CN111090584A - 一种fpga平台ip原型快速验证方法及系统 - Google Patents

一种fpga平台ip原型快速验证方法及系统 Download PDF

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Abstract

本发明公开了一种FPGA平台IP原型快速验证方法及系统，该方法利用平台化思路，提供了稳定的系统环境，避免了多个系统重复开发，多个IP共用系统平台，避免多次重复调试JTAG、总线、UART等，节约了前期工作量；由于IP单独综合的部分逻辑量少，综合和布局布线速度快，便于设计者及时调整设计，节约了IP开发时间；系统设计和IP调试分开，便于IP开发者聚焦在IP本身的调试，方便任务分配。对于多个IP开发而言，主要的差异性体现在IP下位部分中，复用性强。

Description

一种FPGA平台IP原型快速验证方法及系统
技术领域
本发明涉及ASIC/SOC芯片设计技术领域，更具体的说是涉及一种FPGA平台IP原型快速验证方法及系统。
背景技术
目前，随着芯片设计进入到SOC(System on Chip)阶段，IP原型验证成为设计的重要工作，FPGA原型验证是目前主流的技术手段。传统的FPGA平台下，首先将需要进行验证的各个IP准备好，然后集成完毕，再进行综合布局布线，生成bit文件，最后下载到FPGA平台下，开发人员对系统和各个待验证的IP逐个进行验证和调试。具体的传统FPGA平台IP原型验证架构如附图1所示。由附图1可以看出，传统的FPGA原型验证平台下的IP验证流程，包括如下开发步骤：
1.系统集成：将待验证IP和MCU/CPU、总线、ROM、RAM以及必需外设等集成为最小化SOC；
2.集成验证：验证集成的基本功能，对互联进行基础的功能验证；
3.综合布局布线：对时钟管脚等进行约束，使用FPGA提供的工具进行综合布局布线，得到bit文件；
4.调试SOC平台：
a)调试JTAG/SWI调试器，成功连接后，方能进行软件下载；
b)输出外设UART调试，便于输出LOG等信息；
5.调试待验证IP：软件调试与硬件调试结合。
不难发现，传统FPGA平台的IP验证流程存在如下问题：
1、在IP调试进行前，往往需要大量的前置工作，容易出错；
2、调试过程中，设计的任何修改，都会导致整个系统的重新综合布线，开发周期较长，重复性劳动较多，调试难度大。
因此，如何提供一种简单便捷、灵活高效的IP原型快速验证方法是本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明提供了一种FPGA平台IP原型快速验证方法及系统，该方法将调试上位部分与IP下位部分分离为单独的两部分，分别综合成独立的bit文件，系统设计和IP调试分开，解决了多个系统重复开发带来的效率低、调试难度大和出错率高的问题。
为了实现上述目的，本发明采用如下技术方案：
一方面，本发明提供了一种FPGA平台IP原型快速验证方法，该方法包括以下步骤：
将调试上位部分与IP下位部分分离，分别综合成独立的bit文件；
根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口；
提供用于IP下位部分向调试上位部分请求中断服务的中断请求信号；
在调试上位部分对JTAG/SWI调试器和输出外设UART进行调试；
在IP下位部分进行综合布局布线，并对待验证IP进行开发和调试。
进一步地，根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口，具体包括如下步骤：
对于速率较低的IP开发，在调试上位部分与IP下位部分之间设置中/低速接口，提供中/低速率的数据访问，为中/低速IP开发提供数据和控制；采用普通的并行数据线作为接口信号线；
对于速率较高的IP开发，在调试上位部分与IP下位部分之间设置中/高速接口，提供较高速率的数据访问，为高速率IP开发提供数据和控制；采用差分串行数据线作为接口信号线。
进一步地，所述中/低速接口的总线运行频率为1MHz～40MHz；所述中/高速接口的总线运行频率为30MHz～100MHz。
另一方面，本发明还提供了一种FPGA平台IP原型快速验证系统，该系统包括：
JTAG/SWI调试器，所述JTAG/SWI调试器用于调试和下载软件；
调试上位模块，所述JTAG/SWI调试器与所述调试上位模块连接，所述调试上位模块用于将与系统高度耦合且稳定的部分资源单独集成并调试；
IP下位模块，所述IP下位模块用于将系统中更新频繁的部分资源单独集成并调试；
主从接口转换模块，所述主从接口转换模块一端与所述调试上位模块通信连接，其另一端与所述IP下位模块通信连接，所述主从接口转换模块用于根据所述IP下位模块的IP开发速率为其配置对应类型的接口。
进一步地，所述调试上位模块包括CPU/MCU、RAM、ROM和UART。该模块比较稳定，在IP开发过程中，不会发生频繁的更新。
进一步地，所述IP下位模块包括多个待验证IP。该模块更新频繁，在IP开发过程中，会常常更新代码，需要较为频繁的综合布局布线。
进一步地，主从接口转换模块包括中/低速接口和中/高速接口，所述中/低速接口用于在速率较低的IP开发环境下为调试上位模块和IP下位模块提供中/低速率的数据访问，所述中/高速接口用于在速率较高的IP开发环境下为调试上位模块和IP下位模块提供较高速率的数据访问。
经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种FPGA平台IP原型快速验证方法及系统，该方法利用平台化思路，提供了稳定的系统环境，避免了多个系统重复开发，多个IP共用系统平台，避免多次重复调试JTAG、总线、UART等，节约了前期工作量；由于IP单独综合的部分逻辑量少，综合和布局布线速度快，便于设计者及时调整设计，节约了IP开发时间；系统设计和IP调试分开，便于IP开发者聚焦在IP本身的调试，方便任务分配。对于多个IP开发而言，主要的差异性体现在IP下位部分中，复用性强。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1附图为传统FPGA平台IP原型验证架构示意图；
图2附图为本发明提供的一种FPGA平台IP原型快速验证方法的流程示意图；
图3附图为本发明提供的一种FPGA平台IP原型快速验证系统的结构架构示意图；
图4附图为本发明实施例中主从接口转换模块的结构架构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一方面，参见附图2，本发明实施例公开了一种FPGA平台IP原型快速验证方法，该方法包括以下步骤：
S1:将调试上位部分与IP下位部分分离，分别综合成独立的bit文件；
S2:根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口；
S3:提供用于IP下位部分向调试上位部分请求中断服务的中断请求信号；
S4:在调试上位部分对JTAG/SWI调试器和输出外设UART进行调试；
S5在IP下位部分进行综合布局布线，并对待验证IP进行开发和调试。
在本实施例中，通过应用双FPGA开发板硬件平台，将调试上位部分(即SOC系统部分)与IP下位部分分离为单独的设计，分别综合成独立的bit文件。
将与系统高度耦合而且稳定的部分单独集成为一个小型SOC，即调试上位部分，包括MCU，RAM，ROM，UART等。这部分系统比较稳定，在IP开发过程中，不会发生频繁的更新。
将与IP直接相关的部分，单独集成为一个小型子系统，即IP下位部分，包括待验证IP和相应的接口单元。这部分系统更新频繁，在IP开发过程中，会常常更新代码，需要较为频繁的综合布局布线。
在一个具体的实施例中，根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口，具体包括如下步骤：
对于速率较低的IP开发，在调试上位部分与IP下位部分之间设置中/低速接口，提供中/低速率的数据访问，为中/低速IP开发提供数据和控制；采用普通的并行数据线作为接口信号线；
对于速率较高的IP开发，在调试上位部分与IP下位部分之间设置中/高速接口，提供较高速率的数据访问，为高速率IP开发提供数据和控制；采用差分串行数据线作为接口信号线。
在一个具体的实施例中，中/低速接口的总线运行频率为1MHz～40MHz；中/高速接口的总线运行频率为30MHz～100MHz。
主从接口的合理设置具有如下优点：
1、中/低速接口与高/低速接口采用不同的匹配逻辑实现，在合理利用系统资源前提下，保证了信号完整性和系统性能均衡。
2、中/低速接口资源占用少、效率高、IO适应性好，但运行速率较低，各个IO延迟差别较大。
3、中/高速接口资源占用多，带宽高，速度快，受限于FPGA提供的特定的IO类型和数目。
另一方面，参见附图3，本发明实施例还公开了一种FPGA平台IP原型快速验证系统，该系统包括：
JTAG/SWI调试器1，JTAG/SWI调试器1用于调试和下载软件；
调试上位模块2，JTAG/SWI调试器1与调试上位模块2连接，调试上位模块2用于将与系统高度耦合且稳定的部分资源单独集成并调试；
IP下位模块3，IP下位模块3用于将系统中更新频繁的部分资源单独集成并调试；
主从接口转换模块4，主从接口转换模块4一端与调试上位模块2通信连接，其另一端与IP下位模块3通信连接，主从接口转换模块4用于根据IP下位模块3的IP开发速率为其配置对应类型的接口。
在一个具体的实施例中，调试上位模块2包括CPU/MCU、RAM、ROM和UART。
在一个具体的实施例中，IP下位模块3包括多个待验证IP。IP下位模块更新频繁，在IP开发过程中，会常常更新代码，需要较为频繁的综合布局布线。
本实施例中定义专门的主从接口转换模块4，主接口模块提供配置和控制，从接口模块提供数据等信息。另外提供专用的中断请求信号，供IP向MCU/CPU请求中断服务。
参见附图4，主从接口转换模块4包括中/低速接口和中/高速接口，中/低速接口用于在速率较低的IP开发环境下为调试上位模块和IP下位模块提供中/低速率的数据访问，中/高速接口用于在速率较高的IP开发环境下为调试上位模块和IP下位模块提供较高速率的数据访问。
具体地，中/低速接口用于速率较低的IP开发，提供中/低速率的数据访问，为中/低速IP开发提供数据和控制。采用普通的并行数据线作为接口信号线，实现简单高效，资源占用量少。对于某些简单低速的接口协议，可以不做任何特别转换，例如APB接口。
中/高速接口用于速率较高、延迟要求高的IP开发，提供较高速率的数据访问，为高速率IP开发提供数据和控制。采用差分串行数据线作为FPGA间传输信号，配合SERDES接口逻辑，达到较高的速率。该方案速率快，资源要求高，适用于较快数率的IP开发使用，例如USB2.0 IP的开发。
在本实施例中，约定总线运行频率20MHz以内的为低速接口，20MHz～40MHz的为中速接口，40MHz以上为高速接口。
本发明中提到的FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
本发明中提到的UART(Universal Asynchronous Receiver/Transmitter)，即通用异步收发传输器，是电脑硬件的一部分，将资料由串行通信与并行通信间作传输转换。具体实物表现为独立的模块化芯片，或作为集成于微处理器中的周边设备。一般和RS-232C规格的，类似Maxim的MAX232之类的标准信号幅度变换芯片进行搭配，作为连接外部设备的接口。
本发明中提到的SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。
综上所述，本发明实施例公开的FPGA平台IP原型快速验证方法及系统，与现有技术相比，具有如下优点：
1、利用平台化思路，提供稳定的系统环境，避免了多个系统重复开发。多个IP共用系统平台，节约了前期工作量，避免多次重复调试JTAG、总线、UART等；
2、节约了IP开发时间。由于IP单独综合的部分逻辑量少，综合和布局布线速度快，便于设计者及时调整设计；
3、节约了软件开发时间。由于调试器，UART等资源在IP开发初期就可以使用，软件可以用来提供配置，读取IP状态，方便软件开发和调试；
4、方便任务分配。系统设计和IP调试分开，便于IP开发者聚焦在IP本身的调试，避免了大量精力聚焦在系统调试上。稳定的开发平台，利于发现问题和诊断问题；
5、复用性强。对于多个IP开发而言，主要的差异性体现在IP下位部分中，平台可复用部分多，减小了整体工作量。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种FPGA平台IP原型快速验证方法，其特征在于，包括以下步骤：
将调试上位部分与IP下位部分分离，分别综合成独立的bit文件；
根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口；
提供用于IP下位部分向调试上位部分请求中断服务的中断请求信号；
在调试上位部分对JTAG/SWI调试器和输出外设UART进行调试；
在IP下位部分进行综合布局布线，并对待验证IP进行开发和调试。
2.根据权利要求1所述的一种FPGA平台IP原型快速验证方法，其特征在于，根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口，具体包括如下步骤：
对于速率较低的IP开发，在调试上位部分与IP下位部分之间设置中/低速接口，提供中/低速率的数据访问，为中/低速IP开发提供数据和控制；采用普通的并行数据线作为接口信号线；
对于速率较高的IP开发，在调试上位部分与IP下位部分之间设置中/高速接口，提供较高速率的数据访问，为高速率IP开发提供数据和控制；采用差分串行数据线作为接口信号线。
3.根据权利要求2所述的一种FPGA平台IP原型快速验证方法，其特征在于，所述中/低速接口的总线运行频率为1MHz～40MHz；所述中/高速接口的总线运行频率为30MHz～100MHz。
4.一种FPGA平台IP原型快速验证系统，其特征在于，包括：
JTAG/SWI调试器，所述JTAG/SWI调试器用于调试和下载软件；
调试上位模块，所述JTAG/SWI调试器与所述调试上位模块连接，所述调试上位模块用于将与系统高度耦合且稳定的部分资源单独集成并调试；
IP下位模块，所述IP下位模块用于将系统中更新频繁的部分资源单独集成并调试；
主从接口转换模块，所述主从接口转换模块一端与所述调试上位模块通信连接，其另一端与所述IP下位模块通信连接，所述主从接口转换模块用于根据所述IP下位模块的IP开发速率为其配置对应类型的接口。
5.根据权利要求4所述的一种FPGA平台IP原型快速验证系统，其特征在于，所述调试上位模块包括CPU/MCU、RAM、ROM和UART。
6.根据权利要求4所述的一种FPGA平台IP原型快速验证系统，其特征在于，所述IP下位模块包括多个待验证IP。
7.根据权利要求4-6任一项所述的一种FPGA平台IP原型快速验证系统，其特征在于，主从接口转换模块包括中/低速接口和中/高速接口，所述中/低速接口用于在速率较低的IP开发环境下为调试上位模块和IP下位模块提供中/低速率的数据访问，所述中/高速接口用于在速率较高的IP开发环境下为调试上位模块和IP下位模块提供较高速率的数据访问。
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