CN117632621B

CN117632621B - 基于多fpga验证平台的可复用接口配置方法及装置

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Publication number: CN117632621B
Application number: CN202410109613.2A
Authority: CN
Inventors: 陈千里; 苑博; 陈艳领; 张子麟
Original assignee: Icube Corp ltd
Current assignee: Icube Corp ltd
Priority date: 2024-01-26
Filing date: 2024-01-26
Publication date: 2024-05-07
Anticipated expiration: 2044-01-26
Also published as: CN117632621A

Abstract

本发明公开了一种基于多FPGA验证平台的可复用接口配置方法、装置和设备，方法包括：将各FPGA模块的多个信号接口均转换为一个串行接口FSI，所述串行接口FSI包括发送控制器和接收控制器，所述发送控制器用于将多个接口信号封装成串行传输协议；所述接收控制器用于是将所述串行传输协议转换为各接口信号。本发明方法通过使用一个高速的串行接口，只需定义好接口的类型，调用串行接口发送控制器和接收控制器，大幅减少大规模FPGA原型验证中多个FPGA相互通讯的IO引脚数量，因FPGA之间的接口的信号已经统一，对于FPGA实现工作难度大幅降低；同时，由于采用异步时钟处理的技术，也减少了串行传输带来的时间损耗。

Description

基于多FPGA验证平台的可复用接口配置方法及装置

技术领域

本发明属于芯片原型验证技术领域，具体涉及一种基于多FPGA验证平台的可复用接口配置方法、装置和设备。

背景技术

当前在大规模芯片原型验证中，一块FPGA 的资源没有办法将整个芯片规模综合进入FPGA 平台进行验证，需要手动将大规模芯片拆分成多个模块放到不同的FPGA 进行运行。

大规模芯片根据模块划分，然后将模块和模块之间的信号进行互联，这样的技术方案存在几个缺陷：（1）除了AXI 可以转换为serdes 高速接口（FPGA 平台支持的技术），其他的接口比如AHB、APB以及模块的其他信号接口，都需要进行FPGA IO 口的分配，这样占用的FPGA IO 口会很多，比如一个AHB 接口就需要120个FPGA IO 资源，还不包括其他的信号引脚；（2）这样分配IO 引脚，带来了大规模FPGA 平台的复杂性。每个FPGA 之间互联又是一个不同的接口，也有不同的信号名称。这大大增加了FPGA 实现的难度和复杂性。一个FPGA 版本的制作大概需要15个小时，容易出现问题反复调试。

发明内容

本发明针对上述问题，提供了一种基于多FPGA验证平台的可复用接口配置方法、装置和设备，旨在用自定义的通用串行数据接口方案替换原有FPGA 之间交付的接口方案，大幅减少大规模FPGA 原型验证中多个FPGA 相互通讯的IO 引脚数量。

根据本公开实施例的第一方面，提供一种基于多FPGA验证平台的可复用接口配置方法，所述方法包括：

将各FPGA模块的多个信号接口均转换为一个串行接口FSI，所述串行接口FSI包括发送控制器和接收控制器，所述发送控制器用于将多个接口信号封装成串行传输协议；所述接收控制器用于是将所述串行传输协议转换为各接口信号。

在一些实施例中，所述串行接口FSI的命令格式包括8bit位宽的command命令，其中Bit0 至Bit3为命令类型控制位，Bit4至Bit6 为保留位，Bit7 为读写控制位。

在一些实施例中，所述发送控制器的实现步骤具体包括：FPGA模块中的主核将多个接口信号通过多选一选择器进行选择后进行异步时钟的转换、并行转串行转换，给到串行接口从机。

在一些实施例中，所述接收控制器的实现步骤具体包括：所述串行接口从机通过串行转并行转换、异步时钟转换，将信号解码成不同的接口信号送至非CPU主核FPGA模块。

在一些实施例中，所述串行接口FSI进行读操作时，由FPGA模块中的主核将片选信号cs拉低，将时钟信号clk和8bit位宽的command命令以及4个连续的8bit地址发送至从机，并释放data线；从机读取到请求后接管data线，并返回8bit的响应信号ack以及4个连续的8bit位宽数据。

在一些实施例中，所述串行接口FSI进行写操作时，由FPGA模块中的主核将片选信号cs拉低，将时钟信号clk和8bit位宽的command命令以及4个连续的8bit地址、4个连续的8bit数据发送至从机，并释放data线；从机读取到请求后接管data线，并返回8bit的响应信号ack。

根据本公开实施例的第二方面，提供一种基于多FPGA验证平台的可复用接口配置装置，所述装置用于将各FPGA模块的多个信号接口均转换为一个串行接口FSI，所述串行接口FSI包括发送控制器和接收控制器，所述发送控制器用于将多个接口信号封装成串行传输协议；所述接收控制器用于是将所述串行传输协议转换为各接口信号。

根据本公开实施例的第三方面，提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述一种基于多FPGA验证平台的可复用接口配置方法的步骤。

根据本公开实施例的第四方面，提供一种非临时计算机可读存储介质，所述存储介质上存储有计算机指令，所述指令被处理器执行时实现上述一种基于多FPGA验证平台的可复用接口配置方法的步骤。

本公开实施例提供的技术方案：一种基于多FPGA验证平台的可复用接口配置方法、装置和设备，通过使用一个高速的串行接口，只需定义好接口的类型，调用串行接口发送控制器和接收控制器，大幅减少大规模FPGA 原型验证中多个FPGA 相互通讯的IO 引脚数量，因为FPGA 之间的接口的信号已经统一，对于FPGA实现工作难度也大幅降低；同时，由于采用异步时钟处理的技术，也减少了串行传输带来的时间损耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理

图1是本发明实施例中基于多FPGA验证平台的可复用接口配置方法示意图；

图2是本发明实施例中串行接口FSI命令格式示意图；

图3是本发明实施例中串行接口FSI发送控制器实现方法示意图；

图4是本发明实施例中串行接口FSI接收控制器实现方法示意图；

图5是本发明实施例中串行接口FSI的读时序示意图；

图6是本发明实施例中串行接口FSI的写时序示意图；

图7是本发明实施例中一种电子设备结构图。

实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅出示了与本发明相关的部分而非全部结构。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。

本发明实施例针对一种基于多FPGA验证平台的可复用接口配置方法、装置和设备，提供了如下实施例：

实施例1用于说明基于多FPGA验证平台的可复用接口配置方法，如图1所示，方法包括：

用一定自定义的通用串行数据接口方案来替换原有FPGA 之间交付的接口方案，FPGA-0 做为CPU主核，和其他模块进行通讯，采用的数据接口如图1所示。定义了一个基于FPGA 数据交付的一个自定义接口，将AHB、APB、中断以及其他信号都转换为一个10线的串行接口（FSI）。

串行接口FSI的命令格式包括8bit位宽的command命令，其中Bit0 至Bit3为命令类型控制位，Bit4至Bit6 为保留位，Bit7 为读写控制位。

串行接口FSI的命令格式如图2所示，其中，基于信号的类型将command大体分为以下几种。Bit7 做为读写控制位， Bit3 到Bit0 为命令类型控制位。Bit4-Bit6 做为保留位，具体如表1所示:

表1 串行接口FSI的命令格式描述

Bit7	Bit3-Bit0	描述
			R/W	0000	AHB 接口传输
R/W	0001	APB 接口传输
			R/W	0010	中断信号
R/W	0011	其他信号

发送控制器的实现步骤具体包括：FPGA模块中的CPU主核将多个接口信号通过多选一选择器进行选择后进行异步时钟的转换、并行转串行转换，给到串行接口从机。

接收控制器的实现步骤具体包括：所述串行接口从机通过串行转并行转换、异步时钟转换，将信号解码成不同的接口信号送至非CPU主核FPGA模块。

发送控制器，是将AHB、APB 、中断信号以及其他信号封装成串行传输协议；接口控制器，是将串行传输协议转换为AHB、APB、中断信号以及其他信号。

发送控制器的实现，如图3所示，将模块A （FPGA 0）中的 AHB、APB、中断信号以及其他信号通过多选一选择器的选择，之后进行异步时钟的转换、并行转串行转换等，给到串行接口从机。

接收控制器的实现，如图4所示，串行接口从机通过串行转并行转换、异步时钟转换，将信号解码成不同的接口信号送至模块B。

串行接口FSI进行读操作时，由主机将片选信号cs拉低，将时钟信号clk和8bit位宽的command命令以及4个连续的8bit地址发送至从机，并释放data线；从机读取到请求后接管data线，并返回8bit的响应信号ack以及4个连续的8bit位宽数据。

串行接口FSI进行写操作时，由主机将片选信号cs拉低，将时钟信号clk和8bit位宽的command命令以及4个连续的8bit地址、4个连续的8bit数据发送至从机，并释放data线；从机读取到请求后接管data线，并返回8bit的响应信号ack。

FSI 的接口读时序如图5所示，进行读操作时，先由FPGA模块中的主核将片选信号cs拉低，随后将时钟信号clk和8bit位宽的command命令和以及连续4个8bit的地址发送至从机，随后释放data线；从机读取到请求后接管data线，并返回8bit的响应信号ack以及4个连续的8bit位宽数据。

FSI 的接口写时序如图6所示，进行写操作时，先由主机将片选信号cs拉低，随后将时钟信号clk和8bit位宽的command命令和以及连续4个8bit的地址、4个连续的8bit数据发送至从机，随后释放data线；从机读取到请求后接管data线，并返回8bit的响应信号。

另一实施例用于说明基于多FPGA验证平台的可复用接口配置装置，装置用于将各FPGA模块的多个信号接口均转换为一个串行接口FSI，所述串行接口FSI包括发送控制器和接收控制器，所述发送控制器用于将多个接口信号封装成串行传输协议；所述接收控制器用于是将所述串行传输协议转换为各接口信号。除了上模块以外，装置还可以包括其他部件，然而，由于这些部件与本公开实施例的内容无关，因此在这里省略其图示和描述。

基于多FPGA验证平台的可复用接口配置装置的其他具体工作过程参照上述基于多FPGA验证平台的可复用接口配置方法实施例的描述，不再赘述。

另一实施例用于说明本发明系统也可以借助于图7所示的计算设备的架构来实现。图7示出了该计算设备的架构。如图7所示，计算机系统710、系统总线730、一个或多个CPU 740、输入/输出720、存储器750等。存储器750可以存储计算机处理和/或通信使用的各种数据或文件以及CPU所执行包括实施例基于多FPGA验证平台的可复用接口配置方法的程序指令。图7所示的架构只是示例性的，在实现不同的设备时，根据实际需要调整图7中的一个或多个组件。存储器750作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序以及模块，如本发明实施例中的基于多FPGA验证平台的可复用接口配置方法对应的程序指令/模块。一个或多个CPU 740通过运行存储在存储器750中的软件程序、指令以及模块，从而执行本发明系统的各种功能应用以及数据处理，即实现上述的基于多FPGA验证平台的可复用接口配置方法，该方法包括：

当然,本发明实施例所提供的服务器，其处理器不限于执行如上所述的方法操作，还可以执行本发明任意实施例所提供的基于多FPGA验证平台的可复用接口配置方法中的相关操作。

存储器750可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端的使用所创建的数据等。此外，存储器750可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实例中，存储器750可进一步包括相对于一个或多个CPU 740远程设置的存储器，这些远程存储器可以通过网络连接至装置。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

输入/输出720可用于接收输入的数字或字符信息，以及产生与装置的用户设置以及功能控制有关的键信号输入。输入/输出720还可包括显示屏等显示设备。

本发明实施例还提供了一种非临时计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述实施例中所述的基于多FPGA验证平台的可复用接口配置方法，本发明实施例的计算机可读存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子（非穷举的列表）包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器（RAM）、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

存储介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。

此外，一种非临时计算机可读存储介质的其他具体工作过程参照上述基于多FPGA验证平台的可复用接口配置方法实施例的描述，不再赘述。

综合上述各实施例提供的技术方案，一种基于多FPGA验证平台的可复用接口配置方法、装置和设备，通过使用一个高速的串行接口，只需定义好接口的类型，调用串行接口发送控制器和接收控制器，大幅减少大规模FPGA 原型验证中多个FPGA 相互通讯的IO 引脚数量，因为FPGA 之间的接口的信号已经统一，对于FPGA实现工作难度也大幅降低；同时，由于采用异步时钟处理的技术，也减少了串行传输带来的时间损耗。

在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的步骤、方法不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种步骤、方法所固有的要素。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims

1.一种基于多FPGA验证平台的可复用接口配置方法，其特征在于，所述方法包括：

将各FPGA模块的多个信号接口均转换为一个串行接口FSI，所述串行接口FSI包括发送控制器和接收控制器，所述发送控制器用于将多个接口信号封装成串行传输协议；所述接收控制器用于将所述串行传输协议转换为各接口信号；

所述串行接口FSI的命令格式包括8bit位宽的command命令，其中bit0 至bit3为命令类型控制位，bit4至bit6 为保留位，bit7 为读写控制位；

所述串行接口FSI进行读操作时，由FPGA模块中的主核将片选信号cs拉低，将时钟信号clk和8bit位宽的command命令以及4个连续的8bit地址发送至从机，并释放data线；从机读取到请求后接管data线，并返回8bit的响应信号ack以及4个连续的8bit位宽数据；

所述串行接口FSI进行写操作时，由FPGA模块中的主核将片选信号cs拉低，将时钟信号clk和8bit位宽的command命令以及4个连续的8bit地址、4个连续的8bit数据发送至从机，并释放data线；从机读取到请求后接管data线，并返回8bit的响应信号ack。

2.根据权利要求1所述的基于多FPGA验证平台的可复用接口配置方法，其特征在于，所述发送控制器的实现步骤具体包括：FPGA模块中的主核将多个接口信号通过多选一选择器进行选择后进行异步时钟的转换、并行转串行转换，给到串行接口从机。

3.根据权利要求2所述的基于多FPGA验证平台的可复用接口配置方法，其特征在于，所述接收控制器的实现步骤具体包括：所述串行接口从机通过串行转并行转换、异步时钟转换，将信号解码成不同的接口信号送至非CPU主核FPGA模块。

4.一种基于多FPGA验证平台的可复用接口配置装置，其特征在于，所述装置用于将各FPGA模块的多个信号接口均转换为一个串行接口FSI，所述串行接口FSI包括发送控制器和接收控制器，所述发送控制器用于将多个接口信号封装成串行传输协议；所述接收控制器用于是将所述串行传输协议转换为各接口信号;

5.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1至3中任一项所述基于多FPGA验证平台的可复用接口配置方法的步骤。

6.一种非临时计算机可读存储介质，所述存储介质上存储有计算机指令，其特征在于，所述指令被处理器执行时实现如权利要求1至3中任一项所述基于多FPGA验证平台的可复用接口配置方法的步骤。