CN106707143A - 一种芯片内部逻辑验证系统和方法 - Google Patents

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李鑫
彭红五
周饴然
向刚
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers

Abstract

本发明提供了一种芯片内部逻辑验证系统，其特征在于，包括：用于根据控制指令向被测芯片发送控制信号并接收被测芯片的反馈信号的主控模块、用于在被测芯片与主控模块之间进行电平转换的电平转换模块、至少一个用于连接被测芯片的I/O模块；其中所述I/O模块通过电平转换模块连接所述主控模块。上述技术方案能够针对可编程芯片内部逻辑的测试验证，该装置的投入可以对芯片进行批量的测试验证，减少了操作人员的工作量，提高了测试效率和测试覆盖率。

Description

一种芯片内部逻辑验证系统和方法
技术领域
本发明涉及电子技术领域，特别是指一种芯片内部逻辑验证系统和方法。
背景技术
随着计算机和网络技术的发展，工业化与信息化的深度融合成为科技发展的必然趋势。在现代集成电路制造工艺中，芯片加工需要经历一系列化学、光学、冶金、热加工等工艺环节；其中每道工艺都可能引入各种各样的缺陷。虽然芯片制造商一直在不断提升制作工艺，但是理论上无法难免产品存在内部缺陷。同时芯片在运输过程中也可能由于过度震荡挤压碰撞而失效。一旦电路中使用了存在缺陷的芯片，就可能影响到整个系统的稳定运行，造成重大的责任事故和严重的经济损失。同时，随着微电子技术、计算机技术和远距离通信技术的发展，军事领域进入电子时代。硅集成电路技术作为微电子技术的核心，在现代军事技术和武器装备中的广泛应用使现代化战争不再是单一部队使用一般武器的交战，而是电子化武器与电子化武器的对抗(电子战)。因此，作为现代武器的核心，微电子芯片的使用安全尤为重要。基于以上背景，研究指定系统中使用的部分芯片内部逻辑进行测试，包括输入输出逻辑的正确性和内部程序文件的完整性，确保设备仪器所使用的器件安全有效显得十分必要。
发明内容
基于上述缺陷，本发明实施例的目的是提出一种能够对芯片的内部逻辑进行验证的系统和方法。
为了达到上述目的，本发明实施例提出了一种芯片内部逻辑验证系统，包括：用于根据控制指令向被测芯片发送控制信号并接收被测芯片的反馈信号的主控模块、用于在被测芯片与主控模块之间进行电平转换的电平转换模块、至少一个用于连接被测芯片的I/O模块；其中所述I/O模块通过电平转换模块连接所述主控模块。
其中，所述I/O模块包括防插反电路，所述防插反电路包括单片机U1、第一三极管Q1、第二三极管Q2、指示灯D1；其中单片机的第一I/O端口1通过电阻R4连接第一三极管Q1的基极，且第二I/O端口2通过电阻R1连接指示灯D1，第三I/O端口3通过连接上拉电阻R2，并连接第二三极管Q2的集电极；其中第一三极管Q1的发射极连接芯片内部逻辑验证系统的电源开关S1，并连接并联的电容C1和电容C2；且第一三极管Q1的集电极通过并联的电容C4和电容C5连接被测芯片工作电源VCC；其中第二三极管Q2的发射极和基极之间通过电阻R3连接。
其中，所述主控模块包括主微处理器和辅助微处理器；所述主微处理器为ARM9K60处理器；所述辅助微处理器为CPLD EPM1270芯片；其中主微处理器和辅助微处理器之间通过总线接口通信，主微处理器用于完成电平匹配与通信，并接收到的控制指令进行解析并相应发送控制信号以控制辅助微处理器工作，并接收辅助微处理器的反馈信号以对接收到的所述控制指令进行反馈；其中所述主微处理器通过辅助微处理器连接电平转换模块。
其中，还包括用于供电的电源模块，所述电源模块连接外接电源以为所述芯片内部逻辑验证系统和被测芯片供电；其中所述芯片内部逻辑验证系统的所有芯片采用同一供电电路供电，且每一被测芯片各自采用独立的供电电路供电；该供电电路包括TPS5420_D_8降压转换器；该TPS5420_D_8降压转换器一端连接24V输入电压，另一端输出5V输出电压；其中24V输入电压通过两个并联的电容连接TPS5420_D_8降压转换器的VIN管脚；且TPS5420_D_8降压转换器的输出端BOOT管脚连接电容和电感以输出5V电压；且且TPS5420_D_8降压转换器的VSENSE管脚通过二极管连接电感的一端，并通过并联的电容和电阻连接电感的另一端，且VSENSE管脚通过电阻接地。
其中，还包括U7AMS1117-3.3稳压芯片，该U7AMS1117-3.3稳压芯片的输入Vin管脚连接5V输入电压，并通过电容接地；且U7AMS1117-3.3稳压芯片的输出Vout管脚通过电容接地。
其中，所述I/O模块包括信号配置电路和汇总电路；
所述信号配置电路通过数据线和地址线连接汇总电路以接收汇总模块传来的测试信号来产生相应的模拟信号；其中所述信号配置电路包括晶振电路、复位电路、去耦滤波电路、JTAG调试电路；
所述汇总电路连接所述辅助微处理器及被测芯片的串口。
其中，所述电平转换模块为自动电平转换芯片，所述一端的端口电压为5V，另一端的端口电压为3.3V。
其中，所述主控模块通过FT232RL芯片连接上位机。
同时，本发明实施例还提出了一种利用前任一项所述的芯片内部逻辑验证系统对芯片进行测试的方法，包括：
确定测试任务、测试模式和通讯串口；系统自检以确定正确连接了被测芯片；
获取测试指令并对所述测试指令进行验证；
主微处理器对测试指令进行解析以生成控制信号，以使辅助微处理器根据控制信号对被测芯片进行测试；所述辅助微处理器开引脚中断，并将测试结果反馈给主微处理器，主微处理器将测试结果反馈给上位机。
本发明的上述技术方案的有益效果如下：
1、上述技术方案能够针对可编程芯片内部逻辑的测试验证，该装置的投入可以对芯片进行批量的测试验证，减少了操作人员的工作量，提高了测试效率和测试覆盖率。
2、该测试验证装置可同时完成多个同类芯片的测试，节约了测试时间，提高了自动化测试程度，省却了不必要的成本投入。
3、为了保证测试过程的安全性，测试系统有防插反功能，在测试芯片插反时会进行声光报警来提醒测试人员，同时测试装置自动断电，有效地保证了测试过程的安全性和可靠性。
4、测试系统采用开放式、通用化设计，具备扩展性，对系统配置进行稍加改进即可满足对不同类别芯片的测试验证，有广阔的应用前景。
5、各个系统以及各个模块之间采用串口通信协议，保证了信号传输的稳定性。
6、测试装置以软件代替硬件设计扩展激励单元，实现任意激励信号的产生，不仅可以保证系统的小型化，还可以提高系统的可靠性和稳定性。
附图说明
图1为本发明的系统原理结构图；
图2为本发明的系统测试过程程序流程图；
图3为主控模块供电电路原理图；
图4为被测芯片供电电路原理图；
图5为控制部分信号配置模块电路原理图；
图6为控制部分汇总模块电路原理图；
图7为电平匹配电路原理图；
图8为与上位机通信电路原理图；
图9为防插反电路原理图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实例进行详细描述。
本发明实施例的原理是：设计通过硬件平台设计，利用CPLD(可编程逻辑控制器)及其外围电路模拟指定系统内部输入输出情况，完成I/O脉冲信号的配置，并将激励信号加载给待测试芯片，对指定系统使用的部分芯片进行测试，以判断其输出逻辑与标准的输出是否一致，从而验证芯片的正确性，保证芯片内部程序文件被正确烧写和下载。
如图1所示的，本发明实施例的芯片内部逻辑验证系统包括：用于根据控制指令向被测芯片发送控制信号并接收被测芯片的反馈信号的主控模块、用于在被测芯片与主控模块之间进行电平转换的电平转换模块、至少一个用于连接被测芯片的I/O模块；其中所述I/O模块通过电平转换模块连接所述主控模块。
其中，所述主控模块包括主微处理器和辅助微处理器；所述主微处理器为ARM9K60处理器；所述辅助微处理器为CPLD EPM1270芯片。其中主微处理器和辅助微处理器之间通过总线接口通信，主微处理器用于完成电平匹配与通信，并接收到的控制指令进行解析并相应发送控制信号以控制辅助微处理器工作，并接收辅助微处理器的反馈信号以对接收到的所述控制指令进行反馈。如图1所示的，主微处理器通过辅助微处理器连接电平转换模块。如图1所示的，还包括上位机，上位机连接主控模块以发送用于测试的控制指令，并接收主控模块的反馈。其中上位机可以为PC。
如图1所示的，还包括用于供电的电源模块，所述电源模块连接外接电源以为所述芯片内部逻辑验证系统供电。具体的，图3为控制芯片供电电路原理图，图4为被测芯片供电电路原理图。
如图3所示的是为芯片内部逻辑验证系统供电的控制端供电电路，，本发明实施例的芯片内部逻辑验证系统的所有模块都通过如图3所示的控制端供电电路供电。如图3所示的，该控制端供电电路包括TPS5420_D_8降压转换器；该TPS5420_D_8降压转换器一端连接24V输入电压，另一端输出5V输出电压。其中24V输入电压通过并联的电容C8和电容C9连接TPS5420_D_8降压转换器的VIN管脚；且TPS5420_D_8降压转换器的输出端BOOT管脚连接电容C3和电感L1，且VSENSE管脚通过二极管D1连接电感L1的一端，并通过并联的电容C10和电阻R2连接电感L1的另一端，且VSENSE管脚通过电阻R4接地。为了将5V电压进一步转换为3.3V电压，还包括U7AMS1117-3.3稳压芯片，该U7AMS1117-3.3稳压芯片的输入Vin管脚连接5V输入电压，并通过电容C31接地，同时U7AMS1117-3.3稳压芯片的输出Vout管脚通过电容C32接地。
如图4所示的，每一被测芯片都单独采用供电电源来独立供电。如图4所示的，其中每个电源芯片都拥有一个片选端ENA，这个引脚与EPM1270芯片相连接，通过高低电平来控制芯片是否是能来达到独立供电的要求，同时在EPM1270中与三极管EM脚组成同或逻辑关系。当芯片插反时，会使端口EN置低，来达到断电的动作，从而达到保护被测芯片的目的。
如图4所示的，为每一被测芯片供电段的被测芯片供电电路结构与图3的控制端供电电路相同；其包括TPS5420_D_8降压转换器；该TPS5420_D_8降压转换器一端连接24V输入电压，另一端输出5V输出电压。其中24V输入电压通过并联的电容C99和电容C100连接TPS5420_D_8降压转换器的VIN管脚；且TPS5420_D_8降压转换器的输出端BOOT管脚连接电容C98和电感L8，且VSENSE管脚通过二极管D7连接电感L8的一端，并通过并联的电容C101和电阻R43连接电感L1的另一端，且VSENSE管脚通过电阻R44接地。为了将5V电压进一步转换为3.3V电压，还包括U7AMS1117-3.3稳压芯片，该U7AMS1117-3.3稳压芯片的输入Vin管脚连接5V输入电压，并通过电容C102接地，同时U7AMS1117-3.3稳压芯片的输出Vout管脚通过电容C103接地。如图4所示的，还包括三极管Q6，该三极管Q6的发射极和基极之间通过电阻R51连接并接地，且集电极连接电阻R47。
其中，该电平转换模块需要通过I/O模块来连接被测芯片。其中I/O模块包括信号配置电路和汇总电路。其中信号配置电路如图5所示的，通过数据线与地址线来完成同汇总电路的信号传输，接收汇总模块传来的测试信号来产生相应的模拟信号。如图5所示的，该信号配置电路包括晶振电路、复位电路、去耦滤波电路、JTAG调试电路。如图5所示的，每一个信号配置电路包含116个可配置I/O引脚，它们将承担信号的发送以及接受测试结果的功能，并再次通过数据线将结果返回给汇总模块。汇总电路如图6所示的，可以采用已有的成品电路板，以将需要使用的引脚引出来即可，主要是充当数据线以及地址线，来分别与其他EPM1270进行信号配置以及与被测芯片串口进行通讯。
图7为电平转换模块的电路原理图；由于主控模块与被测芯片电压不匹配，要对每个输入输出进行电压匹配，输入、输出均需通过一个八位自动电平转换芯片，来进行传输。自动电平转换芯片可以自动识别传输方向，而不需人为控制，B端口电压为5V，A端口为3.3V，当任意一侧有电平输入时，转化芯片就会将其电平转换成另一种电平电压传递到另外一个端口来完成匹配。
图8为与上位机通信电路原理图；硬件平台与上位机采用串口通信，需要进行电压转换。为了便于设计以及通用性能的考虑，选用FT232RL芯片；该芯片无需外接晶振等相关器件，且支持3.3V和5V电平串口协议。
图9为防插反电路原理图；为防止芯片反插时对测试电路造成损坏，设计的防插反电路。所述I/O模块包括防插反电路，所述防插反电路包括单片机U1、第一三极管Q1、第二三极管Q2、指示灯D1；其中单片机的第一I/O端口1通过电阻R4连接第一三极管Q1的基极，且第二I/O端口2通过电阻R1连接指示灯D1，第三I/O端口3通过连接上拉电阻R2，并连接第二三极管Q2的集电极；其中第一三极管Q1的发射极连接芯片内部逻辑验证系统的电源开关S1，并连接并联的电容C1和电容C2；且第一三极管Q1的集电极通过并联的电容C4和电容C5连接被测芯片工作电源VCC；其中第二三极管Q2的发射极和基极之间通过电阻R3连接。其中，开关S1为系统电源开关，5V为电源模块输出，VCC为待测芯片工作电源，U1为单片机AT89C52。正常情况下，电源的输出电流很小，R3上的电压也很小，三极管Q2处于截止状态，上拉电阻R2使I/O端口3是高电平；单片机的监控程序使I/O端口1输出低电平，从而使三极管Q1工作于饱和状态；I/O端口2输出低电平使电源指示灯D1常亮。当待测芯片不慎插反时，电源的输出电流会很大，使I/O端口1输出高电平，从而使Q1三极管进入截止状态；这样就切断了待测芯片的电源输入，同时使电源指示灯D1进入报警的闪烁状态，发出报警。
图2为本发明的系统测试过程序流程图。分析测试过程，首先要对测试任务、测试模式和通讯串口等进行选择，以与设备进行连接，在连接成功的基础上，软件会根据使用者的选择，调用对应的程序段来完成已选择的测试任务，并在测试过程中将一些必要的数据和信息显示在测试界面中。当系统上电后开始进行系统的初始化，主要包括控制器的初始化和各个系统的初始条件初始化；然后等待ARM处理器发出测试指令，测试系统自检；控制器根据测试内容对测试任务进行解析，被测芯片上电，检测是否插反；如果测试芯片正确安插，控制芯片对测试芯片施加指定的激励信号；当达到延迟时间，采集输出信号并上传至上位机，上位机判断测试结果是否与标准结果一致，从而完成一次测试。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种芯片内部逻辑验证系统，其特征在于，包括：用于根据控制指令向被测芯片发送控制信号并接收被测芯片的反馈信号的主控模块、用于在被测芯片与主控模块之间进行电平转换的电平转换模块、至少一个用于连接被测芯片的I/O模块；其中所述I/O模块通过电平转换模块连接所述主控模块。
2.根据权利要求1所述的芯片内部逻辑验证系统，其特征在于，所述I/O模块包括防插反电路，所述防插反电路包括单片机(U1)、第一三极管(Q1)、第二三极管(Q2)、指示灯(D1)；其中单片机的第一I/O端口通过电阻(R4)连接第一三极管(Q1)的基极，且第二I/O端口通过电阻(R1)连接指示灯(D1)，第三I/O端口通过连接上拉电阻(R2)，并连接第二三极管(Q2)的集电极；其中第一三极管(Q1)的发射极连接芯片内部逻辑验证系统的电源开关(S1)，并连接并联的电容(C1)和电容(C2)；且第一三极管(Q1)的集电极通过并联的电容(C4)和电容(C5)连接被测芯片工作电源(VCC)；其中第二三极管(Q2)的发射极和基极之间通过电阻(R3)连接。
3.根据权利要求1所述的芯片内部逻辑验证系统，其特征在于，所述主控模块包括主微处理器和辅助微处理器；所述主微处理器为ARM9K60处理器；所述辅助微处理器为CPLDEPM1270芯片；其中主微处理器和辅助微处理器之间通过总线接口通信，主微处理器用于完成电平匹配与通信，并接收到的控制指令进行解析并相应发送控制信号以控制辅助微处理器工作，并接收辅助微处理器的反馈信号以对接收到的所述控制指令进行反馈；其中所述主微处理器通过辅助微处理器连接电平转换模块。
4.根据权利要求1所述的芯片内部逻辑验证系统，其特征在于，还包括用于供电的电源模块，所述电源模块连接外接电源以为所述芯片内部逻辑验证系统和被测芯片供电；其中所述芯片内部逻辑验证系统的所有芯片采用同一供电电路供电，且每一被测芯片各自采用独立的供电电路供电；该供电电路包括TPS5420_D_8降压转换器；该TPS5420_D_8降压转换器一端连接24V输入电压，另一端输出5V输出电压；其中24V输入电压通过两个并联的电容连接TPS5420_D_8降压转换器的VIN管脚；且TPS5420_D_8降压转换器的输出端BOOT管脚连接电容和电感以输出5V电压；且且TPS5420_D_8降压转换器的VSENSE管脚通过二极管连接电感的一端，并通过并联的电容和电阻连接电感的另一端，且VSENSE管脚通过电阻接地。
5.根据权利要求4所述的芯片内部逻辑验证系统，其特征在于，还包括U7AMS1117-3.3稳压芯片，该U7AMS1117-3.3稳压芯片的输入Vin管脚连接5V输入电压，并通过电容接地；且U7AMS1117-3.3稳压芯片的输出Vout管脚通过电容接地。
6.根据权利要求1所述的芯片内部逻辑验证系统，其特征在于，所述I/O模块包括信号配置电路和汇总电路；
所述信号配置电路通过数据线和地址线连接汇总电路以接收汇总模块传来的测试信号来产生相应的模拟信号；其中所述信号配置电路包括晶振电路、复位电路、去耦滤波电路、JTAG调试电路；
所述汇总电路连接所述辅助微处理器及被测芯片的串口。
7.根据权利要求1所述的芯片内部逻辑验证系统，其特征在于，所述电平转换模块为自动电平转换芯片，所述一端的端口电压为5V，另一端的端口电压为3.3V。
8.根据权利要求1所述的芯片内部逻辑验证系统，其特征在于，所述主控模块通过FT232RL芯片连接上位机。
9.一种利用如权利要求1-8任一项所述的芯片内部逻辑验证系统对芯片进行测试的方法，其特征在于，包括：
确定测试任务、测试模式和通讯串口；系统自检以确定正确连接了被测芯片；
获取测试指令并对所述测试指令进行验证；
主微处理器对测试指令进行解析以生成控制信号，以使辅助微处理器根据控制信号对被测芯片进行测试；所述辅助微处理器开引脚中断，并将测试结果反馈给主微处理器，主微处理器将测试结果反馈给上位机。
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