CN116418866A - 一种fpga原型验证系统、数据传输方法、设备及存储介质 - Google Patents

一种fpga原型验证系统、数据传输方法、设备及存储介质 Download PDF

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CN116418866A CN202211478754.9A CN202211478754A CN116418866A CN 116418866 A CN116418866 A CN 116418866A CN 202211478754 A CN202211478754 A CN 202211478754A CN 116418866 A CN116418866 A CN 116418866A
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Abstract

本发明公开了一种FPGA原型验证系统、数据传输方法、设备及存储介质，系统包括：多个FPGA，FPGA之间通过高速IO接口连接，高速IO接口包括接口转换模块、链路层、物理层；发送侧FPGA的接口转换模块将第一信号编排成第一数据，并将第一数据经数据选择器分组后存储到异步存储单元；链路层从异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给物理层；物理层将接收到的组合校验码后的第一数据转化成第二信号，并将第二信号发送给接收侧FPGA。本发明的方案，通过高速IO接口实现了FPGA原型验证系统中FPGA之间的数据传输，提高了数据传输速率和带宽。

Description

一种FPGA原型验证系统、数据传输方法、设备及存储介质
技术领域
本发明涉及芯片验证技术领域，尤其涉及一种FPGA原型验证系统、数据传输方法、设备及存储介质。
背景技术
FPGA(Filed Programmable Gate Array，现场可编程逻辑阵列)原型验证系统是在芯片设计过程中搭建的软硬件一体的系统验证环境，是为芯片流片回来前提供的调试驱动软件的平台，以达到软硬件协同开发目的。同时FPGA原型验证系统，还可以作为芯片仿真验证的补充，FPGA内部可以生成真实的电路，并且对接真实的硬件子卡，相比软件仿真使用的软件模型，可发现更多隐蔽的问题，达到充分验证芯片功能的目的。此外FPGA验证相对软件仿真，速度更快，验证效率提升几个数量级，可显著缩短芯片研发周期。由于芯片逻辑规模庞大，通常情况需要芯片逻辑分割至多颗FPGA芯片进行验证，市面上Synopsys、Cadence、S2C等公司都拥有成熟商用的FPGA原型系统，也有公司自己制作的FPGA验证系统。现有技术中，为了实现多FPGA原型系统，通常采用在一个FPGA板上放置四颗FPGA，将FPGA上所有可用的GPIO(General Purpose Input Output通用的输入输出)连接标准的连接器，通过线缆灵活连接起来，同时还可以实现多个FPGA板的级联，因此当前FPGA原型系统中FPGA芯片之间大多通过GPIO互连，但是GPIO互连在某些场景有些局限，如互连的距离、灵活性和带宽方面都有些限制。
以当前Synopsys的HAPS原型系统为例，HAPS系统的发展是随着Xilinx FPGA芯片的更新换代不断升级的，HAPS系统家族包括HAPS-10、20、30、50、60、80和100，HAPS-100基于Xilinx的VU19P芯片是当前最先进原型验证系统，超大容量和SOC核心频率工作在20-50MHz，HAPS-100中使用GPIO专用插座通过外部线缆实现FPGA之间的互连。由于GPIO互连接口内部逻辑分割处信号较多，需要分时复用GPIO互连物理接口，因此GPIO互连接口本身特性限制了接口速率和带宽，并且通过外部线缆连接限制了互连的灵活性和系统规模，而且多个FPGA芯片共用一个同步时钟，增加了板级设计和级联的复杂度，对于FPGA内部时钟约束设计和综合布线提升了难度，并且为了保证发送侧FPGA和接收侧FPGA之间的数据同步，必须使传输的数据在同一个时钟内传输完成，由此导致每个FPGA的时钟频率较低，降低了FPGA原型验证系统的芯片验证效率。
发明内容
有鉴于此，本发明提出了一种FPGA原型验证系统、数据传输方法、设备及存储介质，解决了现有FPGA原型验证系统的GPIO互连接口速率和带宽问题；还解决了GPIO互连接口灵活性差，系统规模较小的问题；还解决GPIO互连多个FPGA时钟的同步问题。
基于上述目的，本发明实施例的一方面提供了一种FPGA原型验证系统，系统具体包括：多个FPGA，所述FPGA之间通过高速IO接口连接，所述高速IO接口包括接口转换模块、链路层、物理层，所述FPGA包括发送侧FPGA和接收侧FPGA；
所述发送侧FPGA的接口转换模块配置为将第一信号编排成第一数据，并将所述第一数据经数据选择器分组后存储到所述发送侧FPGA的异步存储单元；
所述发送侧FPGA的链路层配置为从所述异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给所述发送侧FPGA的物理层；
所述发送侧FPGA的物理层配置为将接收到的组合校验码后的第一数据转化成第二信号，并将所述第二信号发送给所述接收侧FPGA。
在一些实施方式中，所述接收侧FPGA的物理层配置为将接收到的所述发送侧FPGA发送的所述第二信号转化为第二数据，并将所述第二数据发送给所述接收侧FPGA的链路层；
所述接收侧FPGA的链路层配置为响应于接收到所述第二数据，对所述第二数据进行循环冗余校验；
响应于校验出所述第二数据为错误数据，则发起错误数据重传请求信号，并经所述物理层将所述错误数据重传请求信号发给发送侧FPGA；
响应于校验出所述第二数据为正确数据，则去除所述第二数据中的循环冗余校验码，并将去除校验码后的第二数据发送给所述接收侧FPGA的异步存储单元；
所述接收侧FPGA的接口转换模块配置为通过所述接收侧FPGA的数据选择器从所述接收侧FPGA的异步存储单元读取所述去除校验码后的第二数据，并将所述去除校验码后的第二数据恢复为第一信号。
在一些实施方式中，所述物理层包括：电气子层和逻辑子层，其中，
所述发送侧FPGA的逻辑子层配置为将接收到的组合校验码后的第一数据分解为若干组数据信号，并对所述数据信号进行编码，并将编码后的数据信号发送给电气子层；
所述发送侧FPGA的电气子层包括多个通道，配置为基于所述通道并行地接收多组编码后的数据信号，并将接收到的并行的数据信号转化为所述第二信号，并将所述第二信号发送给所述接收侧FPGA。
在一些实施方式中，所述接收侧FPGA的电气子层包括多个通道，配置为基于各个所述通道将接收到的所述第二信号转换为多组并行的第二数据信号；
所述接收侧FPGA的逻辑子层配置为对所述第二数据信号进行解码得到对应的第二数据，并对多组并行的解码后的第二数据进行去偏差处理，并将去除偏差后的多组第二数据发送给所述接收侧FPGA的链路层。
在一些实施方式中，系统还包括：逻辑模块接口，所述异步存储单元的深度大于所述逻辑模块接口的深度；
第一时钟和第二时钟，所述第一时钟配置为将第一时钟信号发送给所述异步存储单元，所述第二时钟配置为将第二时钟信号发送给所述物理层和所述链路层；
所述发送侧FPGA的第二时钟信号和所述接收侧FPGA的第二时钟信号的频率相同。
在一些实施方式中，所述发送侧FPGA的链路层配置为响应于接收到错误数据重传请求信号，则重新读取对应的数据，并通过物理层将对应的数据重新发送给所述接收侧FPGA。
在一些实施方式中，所述异步存储单元包括异步先进先出缓冲器。
本发明实施例的另一方面，还提供了一种FPGA原型验证系统的数据传输方法，应用于FPGA原型验证系统，所述FPGA原型验证系统包括：多个FPGA，所述FPGA之间通过高速IO接口连接，其中，所述高速IO接口包括接口转换模块、链路层、物理层，所述FPGA包括发送侧FPGA和接收侧FPGA，方法包括：
发送侧FPGA的接口转换模块将第一信号编排成第一数据，并将所述第一数据经数据选择器分组后存储到所述发送侧FPGA的异步存储单元；
所述发送侧FPGA的链路层从所述异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给所述发送侧FPGA的物理层；
所述发送侧FPGA的物理层将接收到的组合校验码后的第一数据转化成第二信号，并将所述第二信号发送给所述接收侧FPGA。
本发明实施例的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，所述存储器存储有可在所述处理器上运行的计算机程序，所述计算机程序由所述处理器执行时实现如上方法的步骤。
本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
本发明至少具有以下有益技术效果：一方面，通过高速IO接口实现了FPGA原型验证系统中FPGA之间的数据传输，解决了传统FPGA原型验证系统中通过GPIO互连带来的接口速率和带宽受限问题，提高了数据传输速率和带宽；另一方面，实现了FPGA原型验证系统中FPGA之间接口互连的灵活性，可以实现大规模FPGA原型验证系统的互连；再一方面，本发明的FPGA原型验证系统中，多个FPGA芯片无需再共用一个同步时钟，降低了板间设计和级联的复杂度，降低了FPGA内部时钟约束设计和综合布线的难度，使得每个FPGA逻辑工作频率不在受限，提高了FPGA原型验证系统进行芯片逻辑验证的效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的FPGA原型验证系统的一实施例的结构示意图；
图2为本发明提供的FPGA原型验证系统的又一实施例的结构示意图；
图3为本发明提供的FPGA原型验证系统的数据传输方法的一实施例的框图；
图4为本发明提供的计算机设备的一实施例的结构示意图；
图5为本发明提供的计算机可读存储介质的一实施例的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
基于上述目的，本发明实施例的第一个方面，提出了一种FPGA原型验证系统的实施例。如图1所示，系统具体包括：多个FPGA 10，FPGA10之间通过高速IO接口11连接，高速IO接口11包括接口转换模块12、链路层13、物理层14，FPGA 10包括发送侧FPGA 10a和接收侧FPGA 10b。FPGA原型验证系统中的发送侧FPGA 10a和接收侧FPGA 10b通过高速IO接口11进行通信，具体的通信过程如下：
S1、发送侧FPGA的接口转换模块将第一信号编排成第一数据，并将第一数据经数据选择器分组后存储到发送侧FPGA的异步存储单元，其中，第一信号为发送侧FPGA中ASIC芯片逻辑中一个模块接口的输出信号；
S2、发送侧FPGA的链路层从异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给发送侧FPGA的物理层；
S3、发送侧FPGA的物理层配置为将接收到的组合校验码后的第一数据转化成第二信号，并将第二信号发送给接收侧FPGA，第二信号为串行的高速信号。
在又一具体实施例中，如图2所示，为FPGA原型验证系统中两个FPGA之间的互连结构示意图，每个FPGA既可以作为发送侧来发送数据，又可以作为接收侧来接收数据。下面对如图2所示的FPGA原型验证系统的数据传输路径进行具体的说明。
高速IO接口指的是基于并行转换器的高速串行接口，信号传输速率高达几十G(光信号传输速率的单位)甚至上百G，如PCIe(Peripheral Component Interface Express，总线和接口标准)接口、100G以太网接口等均为高速IO接口。
在本实施例中，高速IO(Input/Output)接口的逻辑包括物理层(physical layer)和链路层(link layer)，物理层配置用于实现四个高速通道GTx的绑定和物理链路的初始化功能，链路层配置用于实现CRC(Cyclic Redundancy Check，循环冗余校验码)校验以及链路重传功能，以保证数据正确无误传输。接口转换模块分为发送逻辑(Tx logic)和接收逻辑(Rx logic)，FPGA A作为发送侧，用于将ASIC(Application Specific IntegratedCircuit，专用集成电路)芯片逻辑中一个模块接口的输出信号，即第一信号，编排成数据，并且经MUX(multiplexer，多路复用器)之后分组送给链路层，分组情况视链路层接口的数据位宽大小而定，例如，链路层接口的数据位宽为256比特，则分为两组即可。链路层将接收的数据与循环冗余校验码组合后发送给物理层，物理层接收到带校验码的数据后，通过高速通道将其转化成串行的高速信号发送给接收侧FPGA。FPGA B作为接收侧，高速串行数据经物理层和链路层后，然后再经接收逻辑的DMUX恢复多个分组并行数据，以提供给内部逻辑使用。
通过上述方案FPGA原型验证系统通过高速IO接口实现了FPGA之间的数据传输，解决了传统FPGA原型验证系统中通过GPIO互连带来的接口速率和带宽受限问题，提高了数据传输速率和带宽。
在又一具体实施例中，FPGA原型验证系统中的FPGA通过高速IO接口互连，具体连接方式如下：
对于一块电路板内的多个FPGA，则FPGA两两之间可以通过PCB走线连接，对于位于不同电路板上的FPGA，则FPGA之间可以通过连接器连接，如果板间互连的距离较远，则可以通过QSFP光纤传输，由此保证链路质量。
本实施例，通过上述方案实现了FPGA原型验证系统中FPGA之间接口互连的灵活性，可以实现大规模FPGA原型验证系统的互连。
在一些实施方式中，所述接收侧FPGA的物理层配置为将接收到的所述发送侧FPGA发送的所述第二信号转化为第二数据，并将所述第二数据发送给所述接收侧FPGA的链路层；
所述接收侧FPGA的链路层配置为响应于接收到所述第二数据，对所述第二数据进行循环冗余校验；
响应于校验出所述第二数据为错误数据，则发起错误数据重传请求信号，并经所述物理层将所述错误数据重传请求信号发给发送侧FPGA；
响应于校验出所述第二数据为正确数据，则去除所述第二数据中的循环冗余校验码，并将去除校验码后的第二数据发送给所述接收侧FPGA的异步存储单元；
所述接收侧FPGA的接口转换模块配置为通过所述接收侧FPGA的数据选择器从所述接收侧FPGA的异步存储单元读取所述去除校验码后的第二数据，并将所述去除校验码后的第二数据恢复为第一信号。
在一具体实施例中，链路层(Link layer)采用PCIE或者自研的链路层IP，用于实现数据的可靠传输，高速IO传输不可避免会有误码造成数据错误，因此在链路层通过CRC校验来发现错误数据，发起错误数据的重传功能，直到正确的数据被正确无误的传输过去。更加具体的，链路层在发送侧FPGA时，采用循环冗余校验即CRC-16或者CRC-32校验，将计算出的校验码和净荷数据编排一起发送给发送侧FPGA的物理层。链路层在接收侧FPGA时，将净荷数据和校验码解析出来，并重新计算数据的校验码，将此计算出的校验码和解析出的校验码比较，如果一致表示数据输出正确无误，如果不一致，表示数据传输有误，则生成错误数据重传请求信号，经接收侧FPGA的物理层、发送侧FPGA的物理层传输到发送侧FPGA的链路层，发送侧FPGA的链路层接收到错误数据重传请求信号后，重新发送该错误数据对应的数据。
在一些实施方式中，所述物理层包括：电气子层和逻辑子层，其中，
所述发送侧FPGA的逻辑子层配置为将接收到的组合校验码后的第一数据分解为若干组数据信号，并对所述数据信号进行编码，并将编码后的数据信号发送给电气子层；
所述发送侧FPGA的电气子层包括多个通道，配置为基于所述通道并行地接收多组编码后的数据信号，并将接收到的并行的数据信号转化为所述第二信号，并将所述第二信号发送给所述接收侧FPGA。
在一些实施方式中，所述接收侧FPGA的电气子层包括多个通道，配置为基于各个所述通道将接收到的所述第二信号转换为多组并行的第二数据信号；
所述接收侧FPGA的逻辑子层配置为对所述第二数据信号进行解码得到对应的第二数据，并对多组并行的解码后的第二数据进行去偏差处理，并将去除偏差后的多组第二数据发送给所述接收侧FPGA的链路层。
在一具体实施例中，物理层(Physical layer)采用PCIE或者以太网的物理层，包括电气子层(ESB)和逻辑子层(LSB)，电气子层用于模拟电路，实现高速信号的串并转换功能和数据、时钟的恢复。电气子层包括多个数据通道。电气子层在发送侧FPGA时，用于将慢速的并行数据转化为高速的串行信号；电气子层在接收侧FPGA时，用于将高速的串行信号转化为慢速的并行数据。逻辑子层由数字逻辑电路实现。逻辑子层在发送侧FPGA时，对从链路层接收到的数据进行分组，以及每组数据的编码，然后发给电气子层。逻辑子层在接送侧FPGA时，将接收到的电气子层每个通道的并行数据进行解码，由于各个物理通道独立传输不可避免会存在延时差，因此，解码后进行多个通道之间数据的去偏差和数据绑定，多个通道数据绑定后成为一个逻辑接口。
在一些实施方式中，系统还包括：逻辑模块接口，所述异步存储单元的深度大于所述逻辑模块接口的深度；
第一时钟和第二时钟，所述第一时钟配置为将第一时钟信号发送给所述异步存储单元，所述第二时钟配置为将第二时钟信号发送给所述物理层和所述链路层；
所述发送侧FPGA的第二时钟信号和所述接收侧FPGA的第二时钟信号的频率相同。
在一具体实施例中，在链路层和接口转换逻辑之间增加异步FIFO(First InFirst Out，是一种先进先出的数据缓存器)，将异步FIFO连接到核心逻辑模块时钟，将物理层连接到IO时钟，通过异步FIFO实现数据从IO时钟域到核心逻辑时钟域的数据传输。FIFO的深度大于核心逻辑模块的缓冲区深度，以避免FIFO溢出，从而实现数据的可靠传输。
如图2所示，两片FPGA都连接各自的IO时钟和核心逻辑时钟，分别是A_io_clk/A_core_clk、B_io_clk/B_core_clk，高速接口两侧的IO时钟可以是异步，但是频率相同，满时钟精度可以为50-100ppm。FPGA内部核心逻辑模块时钟可以是异步并且可以工作在不同频率，以此使得多个FPGA芯片无需再共用一个同步时钟，降低了板间设计和级联的复杂度，降低了FPGA内部时钟约束设计和综合布线的难度，使得每个FPGA逻辑工作频率不在受限，提高了FPGA原型验证系统进行芯片逻辑验证的效率。
在一些实施方式中，所述发送侧FPGA的链路层配置为响应于接收到错误数据重传请求信号，则重新读取对应的数据，并通过物理层将对应的数据重新发送给所述接收侧FPGA。
在一些实施方式中，所述异步存储单元包括异步先进先出缓冲器。
基于同一发明构思，根据本发明的另一个方面，如图3所示，本发明的实施例还提供了一种FPGA原型验证系统的数据传输方法，应用于FPGA原型验证系统，所述FPGA原型验证系统包括：多个FPGA，所述FPGA之间通过高速IO接口连接，其中，所述高速IO接口包括接口转换模块、链路层、物理层，所述FPGA包括发送侧FPGA和接收侧FPGA，方法包括：
S10、发送侧FPGA的接口转换模块将第一信号编排成第一数据，并将所述第一数据经数据选择器分组后存储到所述发送侧FPGA的异步存储单元；
S20、所述发送侧FPGA的链路层从所述异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给所述发送侧FPGA的物理层；
S30、所述发送侧FPGA的物理层将接收到的组合校验码后的第一数据转化成第二信号，并将所述第二信号发送给所述接收侧FPGA。
基于同一发明构思，根据本发明的另一个方面，如图3所示，本发明的实施例还提供了一种计算机设备30，在该计算机设备30中包括处理器310以及存储器320，存储器320存储有可在处理器上运行的计算机程序321，处理器310执行程序时执行如上的方法的步骤。
其中，存储器作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的所述数据传输方法对应的程序指令/模块。处理器通过运行存储在存储器中的非易失性软件程序、指令以及模块，从而执行系统的各种功能应用以及数据处理，即实现上述方法实施例的数据传输方法。
存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据系统的使用所创建的数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
基于同一发明构思，根据本发明的另一个方面，如图4所示，本发明的实施例还提供了一种计算机可读存储介质40，计算机可读存储介质40存储有被处理器执行时执行如上方法的计算机程序410。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种FPGA原型验证系统，其特征在于，包括：
多个FPGA，所述FPGA之间通过高速IO接口连接，所述高速IO接口包括接口转换模块、链路层、物理层，所述FPGA包括发送侧FPGA和接收侧FPGA；
所述发送侧FPGA的接口转换模块配置为将第一信号编排成第一数据，并将所述第一数据经数据选择器分组后存储到所述发送侧FPGA的异步存储单元；
所述发送侧FPGA的链路层配置为从所述异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给所述发送侧FPGA的物理层；
所述发送侧FPGA的物理层配置为将接收到的组合校验码后的第一数据转化成第二信号，并将所述第二信号发送给所述接收侧FPGA。
2.根据权利要求1所述的系统，其特征在于，所述接收侧FPGA的物理层配置为将接收到的所述发送侧FPGA发送的所述第二信号转化为第二数据，并将所述第二数据发送给所述接收侧FPGA的链路层；
所述接收侧FPGA的链路层配置为响应于接收到所述第二数据，对所述第二数据进行循环冗余校验；
响应于校验出所述第二数据为错误数据，则发起错误数据重传请求信号，并经所述物理层将所述错误数据重传请求信号发给发送侧FPGA；
响应于校验出所述第二数据为正确数据，则去除所述第二数据中的循环冗余校验码，并将去除校验码后的第二数据发送给所述接收侧FPGA的异步存储单元；
所述接收侧FPGA的接口转换模块配置为通过所述接收侧FPGA的数据选择器从所述接收侧FPGA的异步存储单元读取所述去除校验码后的第二数据，并将所述去除校验码后的第二数据恢复为第一信号。
3.根据权利要求1所述的系统，其特征在于，所述物理层包括：电气子层和逻辑子层，其中，
所述发送侧FPGA的逻辑子层配置为将接收到的组合校验码后的第一数据分解为若干组数据信号，并对所述数据信号进行编码，并将编码后的数据信号发送给电气子层；
所述发送侧FPGA的电气子层包括多个通道，配置为基于所述通道并行地接收多组编码后的数据信号，并将接收到的并行的数据信号转化为所述第二信号，并将所述第二信号发送给所述接收侧FPGA。
4.根据权利要求1所述的系统，其特征在于，所述接收侧FPGA的电气子层包括多个通道，配置为基于各个所述通道将接收到的所述第二信号转换为多组并行的第二数据信号；
所述接收侧FPGA的逻辑子层配置为对所述第二数据信号进行解码得到对应的第二数据，并对多组并行的解码后的第二数据进行去偏差处理，并将去除偏差后的多组第二数据发送给所述接收侧FPGA的链路层。
5.根据权利要求1所述的系统，其特征在于，还包括：逻辑模块接口，所述异步存储单元的深度大于所述逻辑模块接口的深度；
第一时钟和第二时钟，所述第一时钟配置为将第一时钟信号发送给所述异步存储单元，所述第二时钟配置为将第二时钟信号发送给所述物理层和所述链路层；
所述发送侧FPGA的第二时钟信号和所述接收侧FPGA的第二时钟信号的频率相同。
6.根据权利要求1所述的系统，其特征在于，所述发送侧FPGA的链路层配置为响应于接收到错误数据重传请求信号，则重新读取对应的数据，并通过物理层将对应的数据重新发送给所述接收侧FPGA。
7.根据权利要求1所述的系统，其特征在于，所述异步存储单元包括异步先进先出缓冲器。
8.一种FPGA原型验证系统的数据传输方法，其特征在于，应用于FPGA原型验证系统，所述FPGA原型验证系统包括：多个FPGA，所述FPGA之间通过高速IO接口连接，其中，所述高速IO接口包括接口转换模块、链路层、物理层，所述FPGA包括发送侧FPGA和接收侧FPGA，方法包括：
发送侧FPGA的接口转换模块将第一信号编排成第一数据，并将所述第一数据经数据选择器分组后存储到所述发送侧FPGA的异步存储单元；
所述发送侧FPGA的链路层从所述异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给所述发送侧FPGA的物理层；
所述发送侧FPGA的物理层将接收到的组合校验码后的第一数据转化成第二信号，并将所述第二信号发送给所述接收侧FPGA。
9.一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如权利要求8所述的方法的步骤。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行如权利要求8所述的方法的步骤。
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