CN201869205U - Arinc429总线信号编解码电路 - Google Patents

Arinc429总线信号编解码电路 Download PDF

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杨启勤
田军
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Shaanxi Qianshan Avionics Co Ltd
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Abstract

本实用新型涉及一种ARINC429总线信号的编解码电路。本实用新型ARINC429总线信号编解码电路在FPGA上实现ARINC429通讯。采用“DEI1046+FPGA”的芯片组合实现ARINC429总线信号的接收解码，采用“DEI1072+FPGA”的芯片组合实现ARINC429总线信号的编码发送。通过硬件描述语言实现单通道的收发功能，然后在FPGA上进行多通道例化来实现多通道ARINC429通讯能力。本实用新型ARINC429总线通讯协议电路不仅实现了ARINC429总线信号与并行数字信号的转换，且无需使用专门的协议芯片，便于多通道集成，能够有效节约印制板面积。

Description

ARINC429总线信号编解码电路
技术领域
本实用新型属于电子技术类，应用于航空电子技术领域，是一种针对ARINC429总线信号的硬件编解码电路。
背景技术
ARINC429通讯技术广泛应用于各种航空机载设备上，是一种常用的数据通讯总线。
目前实现ARINC429通讯一般采用现有的ARINC429接口、协议处理芯片配合微处理器来实现。如一种现有ARINC429通讯技术由“HS3282+HS3182”芯片组合实现2路接收1路发送，TS68C429A实现8路接收3路发送。然而这种ARINC429通讯需要的电路多，印制板占用面积大，难以满足多通道、小型化的要求，而且这两种方式的数据处理依赖处理器，会大量占用处理器的时间，效率较低。
发明内容
本实用新型目的：为了解决现有技术难以实现小型化多通道的问题，本实用新型提供了一种在较小的面积上实现多通道通讯的ARINC429总线信号编解码电路。
本实用新型的技术方案：一种ARINC429总线信号编解码电路，其作为发送信号转换芯片的DEI1072芯片与FPGA相接，作为接收信号转换芯片的DEI1046与FPGA相接，且共用与FPGA相接的数据总线，其中，所述FPGA芯片内集成有编码器、第一控制寄存器、并串转换器、数据缓冲器、解码器、串并转换器、第二控制寄存器，其中，编码器与并串转换器以及数据缓冲顺次相接，所述编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；所述解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器均连接与一共同的数据总线后与处理器相接。
其编码电路中的并串转换器连接有校验模块和地址计数模块。
其解码电路中的串并转换器连接有奇偶校验模块，所述奇偶校验模块经32位锁存模块与标号解析模块相连。
本实用新型有益效果是：本实用新型ARINC429总线信号编解码电路在FPGA上实现ARINC429通讯。采用“DEI1046+FPGA”的芯片组合实现ARINC429总线信号的接收解码，采用“DEI1072+FPGA”的芯片组合实现ARINC429总线信号的编码发送。通过硬件描述语言实现单通道的收发功能，然后在FPGA上进行多通道例化来实现多通道ARINC429通讯能力，提高了集成度，减小了所占印制板的面积，缩短了处理器的时间，提高了效率。
附图说明
图1是本实用新型ARINC429总线信号编解码电路的结构框图；
图2是本实用新型ARINC429总线信号解码电路的原理框图；
图3是本实用新型ARINC429总线信号编码电路的原理框图；
其中，1-驱动器、2-编码器、3-第一控制寄存器、4-并串转换器、5-数据缓冲器、6-处理器、7-解码器、8-串并转换器、9-第二控制寄存器、10-数据总线。
具体实施方式
下面通过具体实施方式对本实用新型作进一步的详细说明：
请参阅图1，其是本实用新型ARINC429总线信号编解码电路的结构框图。本实用新型ARINC429总线信号编解码电路采取的方案是在FPGA上实现ARINC429通讯。通过硬件描述语言实现单通道的收发功能，然后在FPGA上进行多通道例化来实现多通道ARINC429通讯能力。该编解码电路的编码发送电路和解码接收电路互相独立，但共用数据地址总线。
其中，所述FPGA芯片内集成有编码器2、第一控制寄存器3、并串转换器4、数据缓冲器5、解码器7、串并转换器8、第二控制寄存器9。其中，发送电路经驱动器1与FPGA芯片内的编码器2相连，而编码器2与并串转换器4以及数据缓冲器5顺次相接，同时，所述编码器2、并串转换器4以及数据缓冲器5均与第一控制寄存器3相连。所述接收电路经驱动器1与FPGA芯片内的解码器7相连，而解码器7与串并转换器8以及数据缓冲器5顺次相接，同时，所述解码器7、串并转换器8以及数据缓冲器5均与第二控制寄存器9相连。而且第一控制寄存器3、第二控制寄存器9以及数据缓冲器5均连接与一共同的数据总线10后与处理器6相接。
其中，所述的驱动器1用于实现ARINC429总线信号与TTL电平之间的转换。所述的串行数据解码器7用于将串行ARINC429数据转化成具有同步时钟的串行数据流。所述的编码器2用于将要发送的串行数据按照双相哈佛码格式进行编码发送。所述的并串数据转换器4和串并数据转换器8分别用于将并行发送数据转化成串行数据流，以及将接收到的串行数据转换成并行数据。所述的数据缓冲器用于将数据打包存放，便于减少外部处理器的访问频率。
请同时参阅图2，其是本实用新型ARINC429总线信号解码电路的原理框图。本实施方式采用“DEI1046+FPGA”的芯片组合实现ARINC429总线信号的接收解码。在硬件实施时，使用DEI1046作为8通道的ARINC429接收信号转换芯片。所述DEI1046发出的信号由FPGA芯片内的解码器7进行位解码，然后由串并转换器8进行串并转换，然后一路进行超时处理，另一路由校验模块进行奇偶校验，32位锁存和标号解析模块进行解析后连接于数据总线10。
解码接收电路的工作流程是：刚开始通讯时，依据设定的波特率对接收到的数据进行解码。然后到串并转换电路完成串行数据到并行数据的转换，然后根据数据进行奇偶校验、标号解析工作，解码后的并行数据写入其标号所对应的数据缓冲器。在接收数据时，数据在数据缓冲区中存放的相对地址与数据标号相同。
请参阅附图3，其是所示为ARINC429总线信号编码电路发送模块的原理框图。本实施方式采用“DEI1072+FPGA”的芯片组合实现ARINC429总线信号的编码发送。在硬件实施时，使用DEI1072作为1个通道的高低速可控制的ARINC429发送信号转换芯片。数据总线10的数据经32位锁存和校验模块的奇偶校验，并串转换器4的并串转换后再经编码器2的位编码，然后传输至DEI1072，由其发送，其间根据读取数据长度对数据进行地址计数。
所述编码电路发送模块的工作流程是：取数据地址指针按照设置好的发送数据长度定时累加，从数据缓冲器(双端口ram)对应的地址里取出数据，由并串转换器按照设定的波特率转成串行数据，然后通过编码电路处理成符合ARINC429总线要求的信号，最后由驱动器转换成符合ARINC429总线电平特征要求的信号发送。校验位在取数据时由校验生成电路产生，且在发送数据时，根据设定的发送长度来发送一定量的数据。
本实用新型将DEI1046芯片和DEI1072芯片的数字接口与Xilinx公司的Virtex4系列的FPGA的IO口连接。外部时钟选用通过FPGA内部的硬件逻辑分频到1MHz的时钟。
在ISE软件界面中，使用VHDL语言分别描述发送编码部分和接收解码部分，并根据硬件上的发送和接收的通道数进行例化。其中，例化是FPGA的一种使用方式，通过在FPGA内复制同种功能单元来实现更多通道的处理能力。发送/接收控制器采用有限状态机来实现，外部数据接口使用FPGA中的Block ram构成的双端口ram来实现。
综上所述本实用新型ARINC429总线通讯协议电路不仅实现了ARINC429总线信号与并行数字信号的转换，且无需使用专门的协议芯片，便于多通道集成，能够有效节约印制板面积。在Virtex4的LX60中，可以例化高达51路接收解码电路和5路编码发送电路，其占用印制板面积不到“HS3282+HS3182”芯片组合的1/8，且大容量缓冲区(512×32bit)的使用，使外部处理器的数据处理负担大为减轻，从而有效实现小型化、多通道。

Claims (3)

1.一种ARINC429总线信号编解码电路，其特征在于：作为发送信号转换芯片的DEI1072芯片与FPGA相接，作为接收信号转换芯片的DEI1046与FPGA相接，且共用与FPGA相接的数据总线，其中，所述FPGA芯片内集成有编码器、第一控制寄存器、并串转换器、数据缓冲器、解码器、串并转换器、第二控制寄存器，其中，编码器与并串转换器以及数据缓冲器顺次相接，同时，所述编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；所述解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器均连接与一共同的数据总线后与处理器相接。
2.根据权利要求1所述的ARINC429总线信号编解码电路，其特征在于：其编码电路中的并串转换器连接有奇偶校验模块和地址计数模块。
3.根据权利要求1或2所述的ARINC429总线信号编解码电路，其特征在于：其解码电路中的串并转换器连接有奇偶校验模块，所述奇偶校验模块经32位锁存模块与标号解析模块相连。
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