CN1767396A

CN1767396A - 下一代8b10b体系结构

Info

Publication number: CN1767396A
Application number: CNA2005101160672A
Authority: CN
Inventors: 拉马纳德·文卡塔; 雷克什·H.·帕特尔; 崇·H.·李
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2004-10-29
Filing date: 2005-10-28
Publication date: 2006-05-03
Anticipated expiration: 2025-10-28
Also published as: US7183797B2; US20070139232A1; US7436210B2; US20060095613A1; CN1767396B

Abstract

在具备支持较大范围数据率(例如，小于、等于和大于3.125Gbps的数据率)的能力的硬知识产权(IP)模块中提供八位十位(8B10B)编码。高速串行接口电路的每个通道包括具有两个8B10B解码器的接收机电路和具有两个8B10B编码器的发射机电路。接收机和发射机电路能够被配置成采取三种操作模式之一进行操作：级联模式、双通道模式和单通道模式。

Description

下一代8B10B体系结构

技术领域

技术领域本发明涉及八位十位(8B10B)编码。更特别地，本发明涉及用于高速数据率的8B10B编码。

背景技术

可编程逻辑器件(PLD)技术以其允许通用硬件设计(被嵌入在集成电路中)被编程以满足许多不同应用的需要的能力而著名。为了便于PLD在某些应用中的使用，知识产权(IP)模块被耦合至PLD核心电路。在一种应用中，IP模块是支持诸如高速串行接口(HSSI)通信的多通道通信协议的逻辑或数据模块。HSSI通信包括诸如，例如，串行快速I/O和PCI-Express的工业标准。在多通道通信协议中，数据在多个通道上来回地在PLD核心电路和IP模块之间传送。

这种HSSI通信使用8B10B编码，所述8B10B编码有利地提供了直流(DC)平衡和受限的游程。DC平衡意味着沿数据路径被传输的二进制“1”的数量等于二进制“0”的数量。这确保了在串行缓冲器的输出电压不过于偏向源电压或接地电压。受限的游程意味着被传输的连续的二进制“1”和“0”的数量被限于，例如，5。这便于接收芯片锁定输入数据。

当前的8B10B编码技术具备处理以最大为3.125吉比特每秒(Gbps)的速率被传输的数据的能力。然而，随着技术的进步，支持甚至更高数据率(例如，大于3.125Gbps的数据率，例如，6.5Gbps)的协议正在被开发。

当前的8B10编码已知为以软IP实现。相比以硬IP实现的体系结构，以软IP实现的体系结构占用了较大的区域。

考虑到前述事实，以具备支持更大范围的数据率(例如，小于、等于和大于3.125Gbps的数据率)的能力的硬IP提供8B10B编码应该是值得期待的。

发明内容

依据本发明，在具备支持更大范围的数据率(例如，小于、等于和大于3.125Gbps的数据率)的能力的硬知识产权(IP)模块中提供八位十位(8B10B)编码。

依据本发明，在支持最大为6.5Gbps的数据率的硬IP模块中提供HSSI电路。HSSI电路的每个通道能够包括支持两个8B10B解码器的接收机电路和支持两个8B10B编码器的发射机电路。控制信号能够被提供(例如，使用动态或静态配置随机访问存储器)以允许接收机和/或发射机电路被配置用于处理数据。这两个8B10B解码器和编码器能够以这样一种方式被耦合，即允许各自的接收机和发射机电路被配置成以以下三种操作模式之一操作：级联模式、双通道模式和单通道模式。

通过使用级联模式和双通道模式，每个通道能够支持大于3.125Gbps，并且最大为6.5Gbps的数据率。在级联模式下，每个解码器或编码器的输出作为输入被发送到另一个解码器或编码器，允许数据信号互相作用。在这种模式下，8B10B编码的特征，包括DC平衡和游程，得以保持。在双通道模式下，每个解码器或编码器独立于另一个解码器或编码器处理数据信号。在这个模式下，8B10B编码的一些特征，例如，游程，没有被保持。

通过使用单通道模式，每个通道能够支持小于或等于3.125Gbps的数据率。在单通道模式下，仅一个解码器或编码器被使用。在这种模式下，8B10B编码的特征，包括DC平衡和游程，得以保持。

附图说明

在结合附图仔细考察下面的详细描述之后，本发明的上面的和其它的目标和优点将是显而易见的，在其中，相似的参考符号指相似的贯穿全篇的部分，在其中：

图1是可编程逻辑器件的一个示例的实施例的简化框图；

图2是在图1中示意的可编程逻辑器件的代表性部分的更加详细的、但仍然简化的框图；

图3是在图2中示意的电路的代表性部分中的发射机和接收机电路的简化框图；

图4是依据本发明，在图2中示意的电路的代表性部分中的接收机电路的简化框图；

图5是依据本发明，以级联模式操作的图4的接收机电路的简化框图；

图6是依据本发明，以双通道模式操作的图4的接收机电路的简化框图；

图7是依据本发明，以单通道模式操作的图4的接收机电路的简化框图；

图8是依据本发明，在图2中示意的电路的代表性部分中的发射机电路的简化框图；

图9是依据本发明，以级联模式操作的图8的发射机电路的简化框图；

图10是依据本发明，以双通道模式操作的图8的发射机电路的简化框图；

图11是依据本发明，以单通道模式操作的图8的发射机电路的简化框图；

图12是依据本发明，采用可编程逻辑器件、多芯片模组，或其它适当的器件的一种示例的系统的简化原理框图。

具体实施方式

依据本发明构造的示例的可编程逻辑器件(PLD)100被显示在图1中。PLD 100是包括了PLD核心电路110和知识产权(IP)模块120的集成电路。PLD核心电路110能够是几种已知类型和构造的任何一种的典型可编程逻辑电路。IP模块120能够是软IP模块，在其中，电路作为可编程逻辑被编程进入。利用连线表或硬件描述语言(例如，甚高速集成电路硬件描述语言(VHDL)或Verilog)，电路按照门电路和门电路的互连来描述，所述门电路和门电路的互连能够与周围的逻辑组合。在另一个实施例中，IP模块120能够是硬IP模块，在其中，电路以硬件被定制设计。仍然在另一个实施例中，IP模块120能够是牢固的IP模块，在其中，电路以硬件被部分地设计，但可为不同的应用而配置。

尽管本发明在这里主要被描述在PLD环境中，本发明还能够在诸如，例如，专用标准产品(ASSP)、专用集成电路(ASIC)、全定制芯片或专用芯片等任何适当的器件上被实现。

依据本发明，IP模块120被配置成支持，例如，诸如高速串行接口(HSSI)电路的多通道通信协议。HSSI电路被用以经由连接122接收一个或多个高速串行(HSS)信号，并且把如此接收的信息以该核心电路更易于使用的形式传递至PLD核心电路110。作为选择或附加地，IP模块120可以被用以经由连接122输出一个或多个指示从PLD核心电路110接收到的信息的信号。引线130被用以在PLD核心电路110和IP模块120之间传达信号。PLD核心电路110还可以经由引线112输入和/或输出其它的，典型地，非IP模块信号。

为了清晰起见，本发明被主要描述在具有HSSI电路的IP模块120的环境中。本发明的原理可适用于很多采用传统的八位十位(8B10B)编码的HSSI通信标准。(关于8B10B编码的信息，参考Franaszek等人的美国专利号4,486,739)。在这里，示例电路示意的HSSI标准支持包括，例如，称为串行快速I/O、PCI-Express、光纤通道和很多非工业标准协议的标准，所述非工业标准协议是正式的工业标准协议的变更。一些用户有时可能需要设计和采用这种工业标准的变型，并且很多这种变型能够被本发明的电路支持。该电路还可能在物理层(PHY)上，而非HSSI标准上被支持。对于一些标准，该HSSI电路可能是在IP模块120中完全可实现的。对于另一些标准，该接口的一部分可能在IP模块120中被实现，并且该接口的一部分可能在PLD核心电路110中被实现。

图2示意了在IP模块120中具有HSSI电路200的PLD 100的局部框图。HSSI电路200包括最多N个通道210。通道N的数量可能依据HSSI标准而改变。依据本发明，每个通道210能够以最大为6.5吉比特每秒(Gbps)操作。每个通道210包括接收机电路212和发射机电路214。

每个接收机电路212经由相关的接收机(RX)信号230接收来自外部电路的数据，并且经由引线260部分地把接收到的数据转换为更适用于PLD核心电路110的形式。例如，每个接收机电路212能够每次从外部电路接收十位(由于8B/10B编码)的连续的串行字节，并且能够每次向PLD核心电路110输出八位的连续的并行字节。

每个发射机电路214经由相关的引线270从PLD核心电路110接收数据，并且经由发射机信号240把接收到的数据部分地转换为更适用于外部电路的形式。例如，每个发射机电路214能够每次从PLD核心电路110接收八位的连续的并行字节，并且能够每次向外部电路输出十位的连续的串行字节。

尽管没有显示，每个数据通道210经由相关的驱动器接收和/或输出一个数据流。为了避免该图过于复杂，该数据流被显示为在接收机信号230和发射机信号240上被发送。每个驱动器能够是差动驱动器，因为所关注的的HSSI标准与本示例的实施例都是使用差动信令接收和传输信息。每个接收机驱动器具有一对相关的输入管脚，并且每个发射机驱动器具有一对相关的输出管脚，所述的输入管脚和输出管脚分别耦合接收机电路212和发射机电路214。接收机电路212可以包括，例如，先入先出(FIFO)电路、解串行器、8B10B解码器和字节对准电路等。发射机电路214可以包括，例如，FIFO电路、串行器和8B10B编码器。

图3是在HSSI电路200中的通道210的更详细的框图。通道210包括接收机电路300和发射机电路350。

接收机电路300包括字节对准电路304、Deskew FIFO缓冲器308、时钟补偿FIFO 314、8B10B解码器320、字节解串行器326、相位补偿FIFO 330和复用器302、310、316、322、328和332。接收机电路300作为输入接收来自外部电路的串行数据信号230、来自PLD核心电路110的PLD接收机时钟信号338和也来自PLD核心电路110的控制信号342和348。接收机电路300作为输出向PLD核心电路110发送并行数据信号344、接收机时钟信号340和状态信号342和348。

字节对准电路304经由数据信号230和复用器302接收来自外部电路的数据。字节对准电路304使用模式检测以确定在输入数据流中的字节或字边界，并且把数据与恢复的时钟信号重新对准。

字节对准后或字对准后的数据沿路径306被发送到Deskew FIFO308和复用器310。Deskew FIFO 308存储字节对准后或字对准后的数据，并且通过消除在不同通道间的输入数据的迟滞提供通道对准。这种迟滞可能由，例如，传输线路长度、温度、在数据接收通道间的制造(也就是工艺参数)变化等导致。通道对准后的数据被发送到复用器310。

复用器310能够被配置成作为输出发送来自字节对准电路304或Deskew FIFO 308的数据。例如，当HSSI接收路径被配置成仅使用单个通道接收数据抽样的时候，通道对准功能可能不是需要的。在这种情况下，复用器310作为输出发送来自字节对准电路304的数据。

复用器310的输出沿路径312被发送到时钟补偿FIFO 314和复用器316。时钟补偿FIFO 314还作为输入接收来自路径342的FIFO控制信号。为了补偿在始发数据的源的时钟和将使用接收到的数据的器件的时钟(例如，与HSSI电路相关的PLD核心电路的时钟)之间的任何频率差异，时钟补偿FIFO 314调整数据作为输出而被发送的频率。时钟补偿后的数据作为输入被发送到复用器316。时钟补偿FIFO 314还可以产生沿路径342输出至PLD核心电路110的状态信号。

复用器316能够被配置成作为输出发送来自复用器310或时钟补偿FIFO 314的数据。复用器316的输出沿路径318被发送到8B10B解码器320和复用器322。8B10B解码器把数据从十位字节形式转换至八位字节形式。解码后的数据作为输入被发送到复用器322。

复用器322能够被配置成作为输出发送来自复用器316或8B10B解码器320的数据。复用器322的输出沿路径324被发送到字节解串行器326和复用器328。字节解串行器326蓄积数据的连续字节，并且并行输出该数据。并行数据作为输入被发送到复用器328。

复用器328能够被配置成作为输出发送来自复用器322或字节解串行器326的数据。复用器328的输出被发送到相位补偿FIFO 330。为了补偿在始发数据的源的时钟和将使用接收到的数据的器件的时钟(例如，与HSSI电路相关的PLD核心电路的时钟)之间的任何相位差异，相位补偿FIFO 330调整数据作为输出被发送的相位。相位补偿后的数据作为输入被发送到复用器332。

复用器332能够被配置成作为输出沿路径334向PLD核心电路110发送来自相位补偿FIFO 330的数据。

发射机电路350包括相位补偿FIFO 354、字节串行器356、8B10B编码器360和复用器352、358和362。发射机电路350作为输入接收来自PLD核心电路110的并行数据信号270和发射机时钟信号368。发射机电路350作为输出向外部电路发送串行数据信号240。

相位补偿FIFO354经由复用器352接收数据信号270。为了补偿在始发数据的源的时钟(例如，与HSSI电路相关的PLD核心电路的时钟)和将使用接收到的数据的器件的时钟之间的任何相位差异，相位补偿FIFO 354调整数据作为输出被发送的相位。

相位补偿后的数据作为输入被发送到字节串行器356。字节串行器356并行地接收数据字节，并且连续地一个接一个地输出这些字节。字节串行化后的数据作为输入被发送到复用器358。

复用器358能够被配置成作为输出发送来自PLD核心电路110(经由数据信号270)或字节串行器356的数据。复用器358的输出作为输入被发送到8B10B编码器360。8B10B编码器360把数据从八位字节形式转换为十位字节形式。为了沿路径240输出至外部电路，编码后的数据作为输入被发送到复用器362。

接收机电路300和发射机电路350还包括便于该电路的各个方面的测试的其它元件。这些元件包括伪随机位序列(PRBS)验证器334、自测试验证器336、自测试生成器364和PRBS生成器366。测试数据信号346被发送到PLD核心电路110。

依据本发明，HSS电路200包括N个通道210，每个通道都支持最大为6.5Gbps的数据率。这是通过以硬IP实现HSSI电路200而达到的。每个接收机电路能够包括支持两个8B10B解码器的电路。接收机电路还包括十位字节对准电路，以及二十位字节对准电路。每个发射机电路能够包括支持两个8B10B编码器的电路。控制信号能够被提供(例如，使用动态或静态配置随机访问存储器)以允许接收机和/或发射机电路被配置用于处理数据。这两个8B10B解码器和编码器能够以这样一种方式被耦合，即允许各自的接收机和发射机电路被配置成以以下三种操作模式之一操作：级联模式、双通道模式和单通道模式。

通过使用级联模式和双通道模式，每个通道能够支持大于3.125Gbps，并且最大为6.5Gbps的数据率。在级联模式下，每个解码器或编码器的输出作为输入被发送到另一个解码器或编码器，允许数据信号互相作用。在这种模式下，8B10B编码的特征，包括DC平衡和游程，得以保持。在双通道模式下，每个解码器或编码器独立于另一个解码器或编码器处理数据信号。在这种模式下，8B10B编码的一些特征，包括，游程，没有被保持。

通过使用单通道模式，每个通道能够支持小于或等于3.125Gbps的数据率。在单通道模式下，仅一个解码器或编码器被使用。在这种模式下，接收机和发射机电路的功能类似于图3的相关描述。8B10B编码的特征，包括DC平衡和游程，被保持了。

图4示意了依据本发明的接收机电路400。接收机电路400包括十位字节对准电路404、二十位字节对准电路406、Deskew FIFO410/410’、时钟补偿FIFO 414/414’、8B10B解码器418/418’、字节解串行器424/424’、相位补偿FIFO 428/428’和复用器402/402’、408、412/412’、416/416’、420、422/422’、426/426’和430。接收机电路400还包括便于该电路的各个方面的测试的其它组件，包括PRBS验证器432/432’和自测试验证器434/434’。

接收机电路400作为输入接收来自外部电路的串行数据信号230、来自PLD核心电路110的PLD接收机时钟信号(没有显示)和也来自PLD核心电路110的控制信号436/436’、442/442’、444和446。接收机电路400作为输出向PLD核心电路110发送并行数据信号440、接收机时钟信号(没有显示)、状态信号436/436’和442/442’和测试数据信号438/438’。

字节对准电路404和406能够经由各自的复用器402/402’接收来自信号230的数据。对于小于或等于3.125Gbps的数据率，数据信号230作为输入经由复用器402被发送到字节对准电路404。字节对准电路404沿十位字节边界对准输入数据流。十位字节对准后的数据经由复用器408被发送到Deskew FIFO 410和复用器412。对于大于3.125Gbps，并且最大为6.5Gbps的数据率，数据信号230作为输入经由复用器402′被发送到字节对准电路406。字节对准电路406沿二十位字节边界对准输入数据流。二十位字节对准后的数据被分割为两个十位字节。十个最高位经由复用器408被发送到Deskew FIFO 410和复用器412。十个最低位被发送到Deskew FIFO 410’和复用器412’。复用器408能够被配置成，取决于输入数据信号230的数据率，使用控制信号444，作为输出发送来自字节对准电路404或406的数据。

来自字节对准电路404和406的数据可以在各自的Deskew FIFO410/410’中被处理，或者旁路至各自的复用器412/412’。复用器412/412’的输出可以在各自的时钟补偿FIFO 414/414’中被处理，或者旁路至各自的复用器416/416’。复用器416/416’的输出能够在各自的8B10B解码器418/418’中被处理，或者旁路至各自的复用器422/422’。

每个8B10B解码器418/418’把数据从十位字节形式转换为8位字节形式。每个解码器418/418’的输出可以被发送到各自的复用器422/422’。作为选择，解码器418/418’中的一个或二者的输出能够作为输入经由复用器420被发送到解码器418/418’中的另一个以便进一步处理。复用器420能够被配置成，使用控制信号446，作为输出发送来自8B10B解码器418/418’的数据。

复用器422/422’的输出可以在各自的字节解串行器424/424’中被处理，或者旁路至各自的复用器426/426’。复用器426/426’的输出在各自的相位补偿FIFO 428/428’中被处理。相位补偿后的数据被发送到复用器430。复用器430能够被配置成作为输出沿路径440向PLD核心电路110发送来自相位补偿FIFO 428/428’的数据。

图5示意了在大于3.125Gbps，并且最大为6.5Gbps的数据率的级联操作模式中使用的接收机电路400的组件。当这两个在不同处理路径上的十位数据信号需要互相作用时，级联操作模式能够被使用。来自信号230的数据作为输入经由复用器402′被发送到二十位字节对准电路406。该二十位字节对准后的数据的十个最高位经由复用器408(没有显示)被发送到Deskew FIFO 410和复用器412，以便在图4描述的接收机电路的上半部分中进一步处理。该二十位字节对准后的数据的十个最低位被发送到Deskew FIFO 410’和复用器412’，以便在图4描述的接收机电路的下半部分中进一步处理。

在8B10B解码器418中被处理的数据能够作为输入经由复用器420(未被显示)被发送到8B10B解码器418’，而在8B10B解码器418’中被处理的数据能够作为输入经由复用器420被发送到8B10B解码器418，以便进一步处理。随后，来自8B10B解码器418/418’的数据被输出至各自的复用器422/422’，以便进一步处理。处理后的数据作为输出经由路径440被发送到PLD核心电路110。

图6示意了在大于3.125Gbps，并且最大为6.5Gbps的数据率的双通道操作模式中使用的接收机电路400的组件。当两个十位数据信号是独立的，并且不需要互相作用的时候，双通道模式能够被使用。来自信号230的数据作为输入经由复用器402′被发送到二十位字节对准电路406。该二十位字节对准后的数据的十个最高位经由复用器408(没有显示)被发送到Deskew FIFO 410和复用器412，以便在图4描述的接收机电路的上半部分中进一步处理。该二十位字节对准后的数据的十个最低位被发送到Deskew FIFO 410’和复用器412’，以便在图4描述的接收机电路的下半部分中进一步处理。来自8B10B解码器418/418’的数据彼此独立地被处理。处理后的数据作为输出经由路径440被发送到PLD核心电路110。

图7示意了在小于或等于3.125Gbps的数据率的单通道操作模式中使用的接收机电路400的组件。来自信号230的数据作为输入经由复用器402′被发送到十位字节对准电路404。该十位字节对准后的数据经由复用器408(没有显示)被发送到Deskew FIFO 410和复用器412，以便在图4描述的接收机电路的上半部分中进一步处理。处理后的数据作为输出经由路径440被发送到PLD核心电路110。

图8示意了依据本发明的发射机电路800。发射机电路800包括相位补偿FIFO 804/804′、字节串行器806/806′、8B10B编码器810/810′和复用器802/802′、808/808′、812、814/814′和816。发射机电路800还包括便于该电路的各个方面的测试的组件，包括自测试生成器818/818′和PRBS生成器820/820′。

发射机电路800作为输入接收并行数据信号270、发射机时钟信号(没有显示)和来自PLD核心电路110的控制信号824。发射机电路800作为输出向外部电路发送串行数据信号822。

并行数据信号270作为输入经由对应的复用器802/802′和复用器808/808′被发送到相位补偿FIFO 804/804′。对于小于或等于3.125Gbps的数据率，数据沿发射机电路的上半部分被发送以进行处理。对于大于3.125Gbps，并且最大为6.5Gbps的数据率，数据位的一半(例如，八个最高位)沿发射机电路的上半部分被发送以进行处理，而数据位的另一半(例如，八个最低位)沿发射机电路的下半部分被发送以进行处理。

随后，来自相位补偿FIFO 804/804′的数据在对应的字节串行器806/806′中被处理。来自字节串行器806/806′的数据作为输入被发送到各自的复用器808/808。复用器808/808′能够被配置成作为输出经由数据信号270发送来自各自的字节串行器806/806′或PLD核心电路110的数据。

随后，复用器808/808′的输出在对应的8B10B编码器810/810′中被处理。每个8B10B编码器810/810′把数据从八位字节形式转换为十位字节形式。每个解码器810/810′的输出可以作为输入被发送到各自的复用器814/814′。作为选择，解码器810/810′中的一个或二者的输出可以作为输入经由复用器812被发送到解码器810/810′中的另一个。复用器812能够被配置成，使用控制信号824，作为输出发送来自8B10B解码器810/810′的数据。复用器814/814′的输出作为输入被发送到复用器816，在那里，数据沿路径822被输出至外部电路。

图9示意了在大于3.125Gbps，并且最大为6.5Gbps的数据率的级联操作模式中使用的发射机电路800的组件。当这两个在不同处理路径上的八位数据信号需要互相作用时，级联操作模式能够被使用。来自数据信号270的八个最高位在图8描述的发射机电路的上半部分中被处理。来自数据信号270的八个最低位在图8描述的发射机电路的下半部分中被处理。

在8B10B编码器810中被处理的数据能够作为输入经由复用器812(没有显示)被发送到8B10B编码器810’，而在8B10B解码器810’中被处理的数据能够作为输入经由复用器812被发送到8B10B解码器810，以便进一步处理。处理后的数据作为输出经由路径822被发送到外部电路。

图10示意了在大于3.125Gbps，并且最大为6.5Gbps的数据率的双通道操作模式中使用的发射机电路800的组件。当两个八位数据信号是独立的，并且不需要互相作用的时候，双通道模式能够被使用。来自数据信号270的八个最高位在图8描述的发射机电路的上半部分中被处理。来自数据信号270的八个最低位在图8描述的发射机电路的下半部分中被处理。来自8B10B编码器810/810’的数据彼此独立地被处理。处理后的数据作为输出经由路径822被发送到外部电路。

图11示意了在小于或等于3.125Gbps的数据率的单通道操作模式中使用的发射机电路800的组件。来自信号270的数据在图4描述的发射机电路的上半部分中被处理。处理后的数据作为输出经由路径822被发送到外部电路。

在图3-11中示意的接收机电路和发射机电路的组件仅仅是示意性的。接收机电路和发射机电路可以包括另外的组件、较少的组件，或者不同的组件配置。图4-11被显示用于阐明8B10B解码器和编码器可以被怎样配置以支持大于3.125Gbps的数据率。尽管为了清晰起见，在这里，本发明被主要描述在支持最大为6.5Gbps的数据率的HSSI电路的环境中，HSSI电路能够提供用于，在接收机电路中使用多于两个8B10B解码器和在发射机电路中使用多于两个8B10B编码器来支持更高的数据率。为了支持更大范围的数据率，另外的组件可以被提供，并且解码器和编码器能够以这样一种方式被耦合，即允许该电路在不同的操作模式下操作。

图12示意了PLD 1202、多芯片模组1204，或其它器件(例如，ASSP、ASIC、全定制芯片、专用芯片)，包括数据处理系统1200中的本发明的实施例。数据处理系统1200能够包括一个或多个下面的组件：处理器1206、存储器1208、I/O电路1210和外围器件1212。这些组件通过系统总线或其它的互连1220而被耦合在一起，并且组装在电路板1230上，所述电路板1230被包含在终端用户系统1240中。

系统1200能够在广泛的各种应用中被使用，例如，计算机网络、数据网络、仪器仪表、视频处理、数字信号处理或需要使用可编程或可再编程逻辑的优点的任何其它应用。PLD/模组1202/1204能够被用于执行各种不同逻辑功能。例如，PLD/模组1202/1204能够被配置为与处理器1206协同工作的处理器或控制器。PLD/模组1202/1204还可以被用作为判优器，以便仲裁对在系统1200中的共享资源的访问。仍然在另一个例子中，PLD/模组1202/1204能够被配置为处理器1206和在系统1200中的另一个组件之间的接口。应该注意到，系统1200仅仅是示范性的，本发明的确切的范围和精神将在下面的权利要求中被声明。

不同的技术能够被用以实现具备本发明的特点的PLD1202或多芯片模组，以及这些器件的各种组件(例如，可编程逻辑连接器(PLC)和控制PLC的可编程功能控制单元(FCE))。例如，每个PLC能够是诸如开关或大量开关的，相对简单的可编程连接器，以便连接几个输入的任意一个至一个输出。作为选择，每个PLC能够是稍微复杂的有能力执行逻辑(例如，通过在逻辑上合并它的几个输入)，以及建立连接的单元。在后一种情况下，例如，每个PLC能够是执行诸如AND、NAND、OR或NOR的功能的乘积项逻辑。适合于实现PLC的组件的例子包括EPROM、EEPROM、导通晶体管、传输门电路、抗熔存储、激光引信、金属备选链路等等。PLC和其它电路组件可以被各种各样的、可编程的功能控制单元(FCE)控制。例如，FCE能够是SRAM、DRAM、磁RAM、铁电RAM、先入先出(FIFO)存储器、EPROM、EEPROM、功能控制寄存器、铁电体存储器、溶接式存储、抗熔存储，或类似物。从上面提及的各种例子可以看出，本发明适用于仅一次性的可编程资源，也适合于可重编程的资源。

因此，可以看出，8B10B编码在具备支持更大范围的数据率(例如，小于、等于和大于3.125Gbps的数据率)的能力的硬IP模块中被提供。本领域的技术人员将意识到本发明能够通过不同于前述的实施例的方式而被实践，前述的实施例是为了阐明的目的而被介绍，而不是限制，并且本发明仅被随后的权利要求所限制。

Claims

1、一种可编程逻辑器件，包括：

可编程逻辑器件核心电路；和

硬知识产权模块，所述模块支持多通道通信协议中的高速数据率，并且被耦合至所述可编程逻辑器件核心电路，其中每个通道包括接收机电路，所述接收机电路具有配备第一八位十位(8B10B)解码器的第一处理电路和配备第二8B10B解码器的第二处理电路。

2、根据权利要求1的可编程逻辑器件，其中所述接收机电路还包括：

第一字节对准电路，所述第一字节对准电路被耦合以接收来自外部电路的数据流，并且可操作地将所述数据流对准十位字节边界；和

第二字节对准电路，所述第二字节对准电路被耦合以接收数据流，并且可操作地将所述数据流对准二十位字节边界。

3、根据权利要求2的可编程逻辑器件，其中，

所述第一处理电路被耦合以接收来自所述第一字节对准电路和所述第二字节对准电路之一的第一数据，并且可操作地处理所述第一数据以输出到所述可编程逻辑器件核心电路；和

第二处理电路被耦合以接收来自所述第二字节对准电路的第二数据，并且可操作地处理所述第二数据以输出到所述可编程逻辑器件核心电路。

4、根据权利要求3的可编程逻辑器件，其中对于小于或等于3.125吉比特每秒的数据率：

所述第一字节对准电路接收所述数据流；并且

所述第一处理处理电路接收来自所述第一字节对准电路的第一数据。

5、根据权利要求3的可编程逻辑器件，其中对于大于3.125吉比特每秒、且小于或等于6.5吉比特每秒的数据率：

所述第二字节对准电路接收所述数据流；

所述第一处理电路接收来自所述第二字节对准电路的、包含十个最高位的第一数据；并且

所述第二处理电路接收来自所述第二字节对准电路的、包含十个最低位的第二数据。

6、根据权利要求1的可编程逻辑器件，其中：

所述第一8B10B解码器可操作地将来自所述第一处理电路的数据从十位字节形式转换至八位字节形式；并且

所述第二8B10B解码器可操作地将来自所述第二处理电路的数据从十位字节形式转换至八位字节形式。

7、根据权利要求1的可编程逻辑器件，还包括复用器，所述复用器被耦合以接收所述第一8B10B解码器的输出和所述第二8B10B解码器的输出，并且可操作地：

发送所述第一8B10B解码器的输出到所述第二8B10B解码器的输入；并且

发送所述第二8B10B解码器的输出到所述第一8B10B解码器的输入。

8、根据权利要求1的可编程逻辑器件，其中使用至少一个配置随机访问存储器信号，控制所述第一处理电路和所述第二处理电路。

9、根据权利要求1的可编程逻辑器件，其中每个通道还包括发射机电路，所述发射机电路具有配备第一8B10B编码器的第三处理电路和配备第二8B10B编码器的第四处理电路。

10、根据权利要求9的可编程逻辑器件，还包括复用器，所述复用器被耦合以接收所述第一8B10B编码器的输出和所述第二8B10B编码器的输出，并且可操作地：

发送所述第一8B10B编码器的输出到所述第二8B10B编码器的输入；并且

发送所述第二8B10B编码器的输出到所述第一8B10B编码器的输入。

11、一种数字处理系统，包含：

处理电路；

被耦合至所述处理电路的存储器；和

如在权利要求1中所限定的可编程逻辑器件，所述可编程逻辑器件被耦合到所述处理电路和所述存储器。

12、一种印刷电路板，在所述印刷电路板上安装了如在权利要求1中限定的可编程逻辑器件。

13、根据权利要求12的印刷电路板，还包括：

存储器，所述存储器被安装在所述印刷电路板上，并且被耦合到所述可编程逻辑器件。

14、根据权利要求12的印刷电路板还，包含：

处理电路，所述处理电路被安装在所述印刷电路板上，并且被耦合到所述可编程逻辑器件。

15、一种支持高速数据率的接收机电路，包含：

第一字节对准电路，所述第一字节对准电路被耦合以接收数据流，并且可操作地将所述数据流对准十位字节边界；

第二字节对准电路，所述第二字节对准电路被耦合以接收数据流，并且可操作地将所述数据流对准二十位字节边界；

第一处理电路，所述第一处理电路被耦合以接收来自所述第一字节对准电路和所述第二字节对准电路之一的第一数据，并且可操作地处理所述第一数据以输出到可编程逻辑器件核心电路；和

第二处理电路，所述第二处理电路被耦合以接收来自第二对准电路的第二数据，并且可操作地处理所述第二数据以输出到所述可编程逻辑器件核心电路。

16、根据权利要求15的电路，其中对于小于或等于3.125吉比特每秒的数据率：

所述第一字节对准电路接收所述数据流；并且

所述第一处理电路接收来自所述第一字节对准电路的第一数据。

17、根据权利要求15的电路，其中对于大于3.125吉比特每秒、且小于或等于6.5吉比特每秒的数据率：

所述第二字节对准电路接收所述数据流；

18、根据权利要求15的电路，其中：

所述第一处理电路包括第一八位十位(8B10B)解码器，所述第一8B10B解码器可操作地将所述第一数据从十位字节形式转换至八位字节形式；并且

所述第二处理电路包括第二8B10B解码器，所述第二8B10B解码器可操作地将所述第二数据从十位字节形式转换为八位字节形式。

19、根据权利要求18的电路，还包括复用器，所述复用器被耦合以接收所述第一8B10B解码器的输出和所述第二8B10B解码器的输出，并且可操作地：

20、根据权利要求15的电路，其中所述第一字节对准电路、所述第二字节对准电路、所述第一处理电路和所述第二处理电路以硬知识产权模块形式实现，并且使用至少一个配置随机访问存储器信号控制这些电路的操作。

21、一种可操作地支持高速数据率的发射机电路，所述发射机电路包括：

第一处理电路，所述第一处理电路被耦合以接收来自可编程逻辑器件核心电路的数据流，并且可操作地处理所述数据流以供输出，其中所述第一处理电路包括可操作地将所述数据流从十位字节形式转换为八位字节形式的第一八位十位(8B10B)编码器；和

第二处理电路，所述第二处理电路被耦合以接收来自所述可编程逻辑器件核心电路的所述数据流，并且可操作地处理所述数据流以供输出，其中所述第二处理电路包括第二8B10B编码器。

22、根据权利要求21的电路，其中对于小于或等于3.125吉比特每秒的数据率，所述第一处理电路接收来自所述可编程逻辑资源核心电路的数据流。

23、根据权利要求21的电路，其中对于大于3.125吉比特每秒、且小于或等于6.5吉比特每秒的数据率：

所述第一处理电路接收来自所述可编程逻辑资源核心电路的数据流的八个最高位；并且

所述第二处理电路接收来自所述可编程逻辑资源核心电路的数据流的八个最低位。

24、根据权利要求21的电路，还包括复用器，所述复用器被耦合以接收所述第一8B10B编码器的输出和所述第二8B10B编码器的输出，并且可操作地：

25、根据权利要求21的电路，其中所述第一处理电路和所述第二处理电路以硬知识产权模块的形式实现，并且使用至少一个配置随机访问存储器信号控制这些电路的操作。