CN201918981U - 双相哈佛码总线信号编解码电路 - Google Patents
双相哈佛码总线信号编解码电路 Download PDFInfo
- Publication number
- CN201918981U CN201918981U CN2010206199054U CN201020619905U CN201918981U CN 201918981 U CN201918981 U CN 201918981U CN 2010206199054 U CN2010206199054 U CN 2010206199054U CN 201020619905 U CN201020619905 U CN 201020619905U CN 201918981 U CN201918981 U CN 201918981U
- Authority
- CN
- China
- Prior art keywords
- data
- control register
- data buffer
- harvard
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
一种双相哈佛码总线信号的硬件编解码电路，其基于FPGA芯片，其分成共用数据地址总线的编码发送电路和解码接收电路，且二者通过数据地址总线与外部处理器相连，FPGA芯片内集成有编码器、第一控制寄存器、并串转换器、数据缓冲器、串并转换器、第二控制寄存器，编码器与并串转换器以及数据缓冲器顺次相接，编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器均连接与一共同的数据总线后与处理器相接。本实用新型降低微处理器负担，且无需使用专门的协议芯片，便于多通道集成，能够有效节约印制板面积。
Description
技术领域
本实用新型属于电子技术类，涉及一种双相哈佛码总线信号的硬件编解码电路。
背景技术
双相哈佛码总线技术应用于民用航空器上，作为飞行数据采集设备与记录设备之间的数据通讯总线。
目前实现双相哈佛码通讯没有相应的协议处理器件，因此，一般利用微处理器的模拟来实现或使用简单的逻辑电路来实现双相哈佛码通讯，这种方式在数据速率较高时加重了微处理器的负担，影响了数据处理的效率。
发明内容
本实用新型的目的是：为了解决现有技术对双相哈佛码通讯缺乏协议处理器，微处理器负担大的问题，本实用新型提供了一种能实现通讯协议处理，降低微处理器负担的基于FPGA芯片的双相哈佛码编解码电路。
本实用新型的技术方案是：一种双相哈佛总线信号编解码电路，其基于FPGA芯片，其分成共用数据地址总线的编码发送电路和解码接收电路，且二者通过数据地址总线与外部处理器相连，其中，所述FPGA芯片内集成有编码器、第一控制寄存器、并串转换器、数据缓冲器、串并转换器、第二控制寄存器，其中，编码器与并串转换器以及数据缓冲器顺次相接，同时，所述编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；所述解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器均连接与一共同的数据总线后与处理器相接。
所述第一控制寄存器和第二控制寄存器均由控制器和寄存器组成。
所述数据缓冲器为双端口ram。
具有与寄存器和数据缓冲器相接的片选译码器。
其发送电路具有与寄存器、控制器和解码器相接的波特率识别器。
所述驱动器使用MAX481驱动芯片或RS422驱动芯片。
本实用新型的有益效果是：本实用新型基于FPGA双相哈佛码总线信号编解码电路能实现双相哈佛码的编码发送和解码接收，能够有效的减轻处理器的负担。同时，在FPGA上大量集成各种总线编解码电路时，能够有效的减少印制板面积，并且使设计更加灵活。
附图说明
图1是本实用新型双相哈佛总线信号编解码电路的结构框图；
图2是本实用新型双相哈佛总线信号解码电路的原理框图；
图3是本实用新型双相哈佛总线信号编码电路的原理框图；
图4是双相哈佛码解码接收位解码输入输出波形示意图，
其中，1-驱动器、2-编码器、3-第一控制寄存器、4-并串转换器、5-数据缓冲器、6-处理器、7-解码器、8-串并转换器、9-第二控制寄存器、10-数据总线。
具体实施方式
下面通过具体实施方式对本实用新型作进一步的详细说明：
请参阅图1，其是本实用新型双相哈佛总线信号编解码电路的结构框图。本实用新型双相哈佛总线信号编解码电路基于FPGA芯片，其分成相互独立的编码发送电路和解码接收电路，但二者共用数据地址总线，并通过数据地址总线与处理器相连。其中该数据地址总线中的数据线为16根，地址线12根，读写信号线1根，片选信号1根，波特率参考设置线2根。
其中，所述FPGA芯片内集成有编码器2、第一控制寄存器3、并串转换器4、数据缓冲器5、解码器7、串并转换器8、第二控制寄存器9。其中，发送电路经驱动器1与FPGA芯片内的编码器2相连，而编码器2与并串转换器4以及数据缓冲器5顺次相接，同时，所述编码器2、并串转换器4以及数据缓冲器5均与第一控制寄存器3相连。所述接收电路经驱动器1与FPGA芯片内的解码器7相连，而解码器7与串并转换器8以及数据缓冲器5顺次相接，同时，所述解码器7、串并转换器8以及数据缓冲器5均与第二控制寄存器9相连。而且第一控制寄存器3、第二控制寄存器9以及数据缓冲器5均连接与一共同的数据总线10后与处理器6相接。所述的驱动器1用于实现双相哈佛码总线信号与TTL电平之间的转换。所述解码器7用于将串行双相哈佛码数据转化成具有同步时钟的串行数据流，且还具有自适应波特率功能。所述编码器2用于将要发送的串行数据按照双相哈佛码格式进行编码发送。所述的并串转换器4和串并转换器8分别用于将并行发送数据转化成串行数据流，以及将接收到的串行数据转换成并行数据。所述数据缓冲器5用于将数据打包存放，便于减少处理器的访问频率。
请参阅图2，其所示为编码发送电路原理框图。在实施时，编码发送电路设置在Virtex系列FPGA上，外部驱动器使用MAX481或功能相似的其它RS422驱动芯片。本实施方式中，其编码发送电路的第一控制寄存器3由控制器和寄存器组成，且所述数据缓冲器5为双端口ram，同时具有一与寄存器和双端口ram相接的片选译码器。
本实施方式中，其编码发送电路的工作流程是：取数据地址指针按照设置好的波特率定时累加，从数据缓冲器5(双端口ram)对应的地址里取出数据，由并串转换器4按照波特率转成串行数据，然后通过编码器2处理成符合双相哈佛码总线要求的信号，最后由驱动器1转换成符合双相哈佛码总线信号特征要求的信号发送。
其中当处理器将数据写入数据缓冲器后，内部的控制器根据设置的波特率产生各种时钟，1倍频的时钟用于数据缓冲器地址累加，每一个波特率时长，地址累加1，从缓冲器中取出12位并行数据；12倍频的时钟用于串并转换，将12位数据转换成串行数据输出；24倍频的时钟用于将串行数据编码发送。内部控制器根据缓冲器中数据的余量，微调发送时钟频率，以保证在处理器正常写入数据的情况下，不会因为编码电路工作频率与处理器工作频率的微小差异导致缓冲器中数据空或满。
请参阅图3，其解码接收电路的原理框图。在实施时，解码接收电路设置在Virtex系列FPGA上，外部驱动器使用MAX481或功能相似的其它RS422驱动芯片。本实施方式中，所述的解码接收电路中的第二控制寄存器9也分成控制器和寄存器，其数据缓冲器为双端口ram，且具有与寄存器和数据缓冲器相接的片选译码器，同时还具有一与寄存器、控制器和解码器相接的波特率识别器。
其中解码器输出信号控制串并转换器转换成并行数据，控制器在寻找同步字时，并行数据的每一次变化都会进行一次数据与同步字的比对，如果比对成功，则每收到12位数据，将数据写入缓冲器，对应的缓冲器地址累加。控制器每个子帧均会检测同步字，当同步字序列错误时，会重新寻找同步字。同样，当数据中断时，控制器会重新启动波特率识别以及同步字比对工作。寄存器保存当前的波特率、同步丢失标志以及数据中断标志。
本实施方式中，其解码接收电路的工作流程是：刚开始通讯时，首先对接收到的数据进行脉宽检测，根据检测到的不同的两种脉宽，来确定当前通讯的波特率。在确定了波特率后，解码电路将接收到的数据转换成两根线的“数据+同步时钟”信号发送到串并转换电路完成串行数据到并行数据的转换，串并转换同时完成对同步字的查找，解码后的并行数据写入数据缓冲器，缓冲器地址循环累加。
当输入的哈佛码数据进入解码接收电路后，由波特率识别电路检测波特率，其方式为检测电平宽度，当检测到两种差异较大的电平宽度后，通过与各波特率下电平宽度标准值比对的方式确定当前的波特率，并记录到控制器中，控制器在判断到波特率识别完成后，使能位解码功能。
另外，请参阅图4，其给出了本实施方式中，双相哈佛码解码接收位解码输入输出波形示意图，其中，位解码根据确定的波特率将输入的哈佛码信号解码成数据与同步时钟的方式。
本实用新型双相哈佛总线信号编解码电路在FPGA上实现了双相哈佛码的编解码，实现了双相哈佛码串行总线信号与并行数字信号的转换，且无需使用专门的协议芯片，降低微处理器负担。而且采用“双端口ram+数据发送/接收状态机”的结构，提供的标准数据存储器接口，方便与各种微处理器连接，其内部的数据存储器达到4k×16bit，可以在FPGA上大量集成各种总线编解码电路时，能够有效的减少印制板面积，使设计更加灵活，因此具有较大的实际应用价值。
Claims (6)
1.一种双相哈佛总线信号编解码电路，其特征在于：基于FPGA芯片，其分成共用数据地址总线的编码发送电路和解码接收电路，且二者通过数据地址总线与外部处理器相连，其中，所述FPGA芯片内集成有编码器、第一控制寄存器、并串转换器、数据缓冲器、串并转换器、第二控制寄存器，其中，编码器与并串转换器以及数据缓冲器顺次相接，同时，所述编码器、并串转换器以及数据缓冲器均与第一控制寄存器相连；所述解码器与串并转换器以及数据缓冲器顺次相接，同时，所述解码器、串并转换器以及数据缓冲器均与第二控制寄存器相连，而且第一控制寄存器、第二控制寄存器以及数据缓冲器均连接与一共同的数据总线后与处理器相接。
2.根据权利要求1所述的双相哈佛总线信号编解码电路，其特征在于：所述第一控制寄存器和第二控制寄存器均由控制器和寄存器组成。
3.根据权利要求2所述的双相哈佛总线信号编解码电路，其特征在于：所述数据缓冲器为双端口ram。
4.根据权利要求3所述的双相哈佛总线信号编解码电路，其特征在于：具有与寄存器和数据缓冲器相接的片选译码器。
5.根据权利要求4所述的双相哈佛总线信号编解码电路，其特征在于：其发送电路具有与寄存器、控制器和解码器相接的波特率识别器。
6.根据权利要求5所述的双相哈佛总线信号编解码电路，其特征在于：所述驱动器使用MAX481驱动芯片或RS422驱动芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010206199054U CN201918981U (zh) | 2010-11-19 | 2010-11-19 | 双相哈佛码总线信号编解码电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010206199054U CN201918981U (zh) | 2010-11-19 | 2010-11-19 | 双相哈佛码总线信号编解码电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN201918981U true CN201918981U (zh) | 2011-08-03 |
Family
ID=44418769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010206199054U Expired - Lifetime CN201918981U (zh) | 2010-11-19 | 2010-11-19 | 双相哈佛码总线信号编解码电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN201918981U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102915010A (zh) * | 2012-09-19 | 2013-02-06 | 山东神戎电子股份有限公司 | 基于fpga的串行通信分配装置及通信方法 |
| CN106788464A (zh) * | 2016-12-12 | 2017-05-31 | 中国科学院上海高等研究院 | 一种15线转4线编码电路 |
| CN107610273A (zh) * | 2017-08-30 | 2018-01-19 | 陕西千山航空电子有限责任公司 | 一种哈佛码总线自适应回传方法 |
-
2010
- 2010-11-19 CN CN2010206199054U patent/CN201918981U/zh not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102915010A (zh) * | 2012-09-19 | 2013-02-06 | 山东神戎电子股份有限公司 | 基于fpga的串行通信分配装置及通信方法 |
| CN106788464A (zh) * | 2016-12-12 | 2017-05-31 | 中国科学院上海高等研究院 | 一种15线转4线编码电路 |
| CN106788464B (zh) * | 2016-12-12 | 2020-08-11 | 中国科学院上海高等研究院 | 一种15线转4线编码电路 |
| CN107610273A (zh) * | 2017-08-30 | 2018-01-19 | 陕西千山航空电子有限责任公司 | 一种哈佛码总线自适应回传方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102831096B (zh) | 一种1553b总线协议ip核 | |
| CN104954096B (zh) | 一种一主多从的高速同步串行通信数据传输方法 | |
| CN102929836B (zh) | 一种航天专用asic芯片系统 | |
| CN108228513B (zh) | 一种基于fpga架构的智能串口通讯装置 | |
| CN106487372A (zh) | 包括单线接口的装置和具有该装置的数据处理系统 | |
| CN110471880B (zh) | 一种基于FPGA支持Label号筛选的ARINC429总线模块及其数据传输方法 | |
| CN105786741B (zh) | 一种soc高速低功耗总线及转换方法 | |
| Liu et al. | A flexible hardware architecture for slave device of i2c bus | |
| CN203812236U (zh) | 一种基于处理器和现场可编程门阵列的数据交换系统 | |
| CN109030926A (zh) | 多通道电压采集模块 | |
| CN201918981U (zh) | 双相哈佛码总线信号编解码电路 | |
| CN110855996A (zh) | 一种基于fpga的图像编解码与网络传输的方法与装置 | |
| CN107436851A (zh) | 串行外设接口四线隔离系统及其控制方法 | |
| CN105279123A (zh) | 双冗余1553b总线的串口转换结构及转换方法 | |
| CN103279442B (zh) | 一种高速互联总线的报文过滤系统及方法 | |
| CN104050121A (zh) | 双收双发可编程arinc429通讯接口芯片 | |
| CN109144927B (zh) | 一种多fpga互联装置 | |
| CN104252560B (zh) | 基于现场可编程门阵列的集中缓存式装置及设计方法 | |
| CN108268416B (zh) | 一种异步接口转同步接口控制电路 | |
| CN201378316Y (zh) | 通用输入/输出接口扩展电路和具有该电路的移动终端 | |
| CN201732367U (zh) | 一种基于dsp的数据接收电路 | |
| CN207835492U (zh) | 一种双缓存载波解调系统 | |
| CN102568605A (zh) | 系统总线检错纠错方法和nand flash控制器 | |
| CN202167017U (zh) | 一种基于物联网管理控制dsp的数据接收电路 | |
| CN106559069B (zh) | 时序译码器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20110803 |