CN102831096B

CN102831096B - 一种1553b总线协议ip核

Info

Publication number: CN102831096B
Application number: CN201210295598.2A
Authority: CN
Inventors: 周莉; 安军社; 李宪强; 解彦
Original assignee: National Space Science Center of CAS
Current assignee: National Space Science Center of CAS
Priority date: 2012-08-17
Filing date: 2012-08-17
Publication date: 2016-05-18
Anticipated expiration: 2032-08-17
Also published as: CN102831096A

Abstract

本发明涉及一种1553B总线协议IP核，包括AXI从设备接口、寄存器模块、BC模块、RT模块、RAM仲裁模块、共享RAM、通道选择模块、编码器模块8、解码器模块、输出选择模块、计时器；其中，AXI从设备接口分别连接到寄存器模块、RAM仲裁模块，寄存器模块分别连接到BC模块、RT模块，BC模块分别连接到RAM仲裁模块、通道选择模块，RT模块分别连接到RAM仲裁模块、通道选择模块，RAM仲裁模块还连接到共享RAM，通道选择模块还分别连接到编码器模块、解码器模块，编码器模块、解码器模块各自连接到输出选择模块。

Description

一种1553B总线协议IP核

技术领域

本发明涉及数据通信领域，特别涉及一种1553B总线协议IP核。

背景技术

随着技术的发展，航空航天电子系统已经从简单的集中控制过渡到目前复杂的分布式系统。美国军用数据总线标准MIL-STD-1553B(以下简称1553B总线)是一种时分制指令响应型串行异步多路数据总线，以其高可靠性、实时性的优异性能广泛应用于航空、航天、航海及其他武器装备上。

1553B总线具有双向传输的特性，传输协议为命令/响应方式，传输速率为1Mbps，采用双冗余的总线型拓扑结构，具有良好的容错性和故障隔离。数据编码采用曼彻斯特II型码，差分传输，一般采用屏蔽双绞线作为传输介质。1553B总线用指令应答方式实现系统通讯，采用冗余通道和奇校验以及相应的错误处理来提高系统的可靠性。

1553B数据总线组成包括一个总线控制器（BC），若干（最多不超过31个）远置终端（RT）和可选用的总线监控器（MT）。总线控制器负责总线的调度、管理，是总线通讯的发起者和组织者；远置终端只能被动的接收或发送和自己有关的数据；总线监视器能够全部或选择性的监视总线的通讯过程，对通讯状态进行分析和判断，给出参与总线通讯的总线控制器和各个远置终端的运行状态和健康状态。

数据总线上的信息流由消息组成，由三种字构成，包括命令字、数据字和状态字，每条消息包含至少一个、至多两个命令字，不多于32个数据字，不多于两个状态字。1553B总线上信息的最小单位是位bit，每20位形成一个字word，每个字的有效信息为16位，在有效信息位的前面有3位的同步头，同步头被分为两个一个半位，有效信息位的后面有1位校验位，1553B总线数据传输采用奇校验。

1553B总线技术的上述特点使得它在航天器电子系统中有着广泛的应用。现有技术中的1553B总线协议IP核具有结构复杂、操作困难、可扩展性差的缺陷。

发明内容

本发明的目的在于克服现有技术中的553B总线协议IP核所具有的结构复杂、操作困难、可扩展性差的缺陷，从而提供一种结构简单，灵活性强的1553B总线协议IP核。

为了实现上述目的，本发明提供了一种1553B总线协议IP核，包括AXI从设备接口1、寄存器模块2、BC模块3、RT模块4、RAM仲裁模块5、共享RAM6、通道选择模块7、曼彻斯特编码模块8、曼彻斯特解码模块9、输出选择模块10、计时器11；其中，

所述的AXI从设备接口1分别连接到寄存器模块2、RAM仲裁模块5，所述的寄存器模块2分别连接到BC模块3、RT模块4，所述BC模块3分别连接到RAM仲裁模块5、通道选择模块7，所述RT模块4分别连接到RAM仲裁模块5、通道选择模块7，所述RAM仲裁模块5还连接到共享RAM6，所述通道选择模块7还分别连接到曼彻斯特编码模块8、曼彻斯特解码模块9，所述曼彻斯特编码模块8、曼彻斯特解码模块9各自连接到输出选择模块10。

上述技术方案中，所述寄存器模块2包括BC和RT共用的配置寄存器、中断清除寄存器、时间标签寄存器、中断状态寄存器，BC的帧开始寄存器、帧停止寄存器，和RT的请求矢量字寄存器、请求标志位寄存器、错误状态寄存器。

上述技术方案中，所述共享RAM6包括消息控制说明区和数据区；其中，所述数据区包括发送数据区与接收数据区，发送数据区和接收数据区的大小通过配置寄存器进行配置；所述消息控制说明区分为RT部分和BC部分，RT的消息控制说明区用于存储RT的非法指令表、子地址控制字和消息描述栈；BC的消息控制说明区用于存储组成BC帧的消息说明。

上述技术方案中，所述RAM仲裁模块5在仲裁时的基本原则为：BC或RT的读写具有高优先级，能够打断CPU读写；CPU写操作的优先级高于读操作。

上述技术方案中，所述BC模块3负责总线调度管理，包括协议控制单元、RT发送单元、RT接收单元、RT到RT单元、广播单元、多路选择器单元；其中，协议控制单元完成消息的管理、分析和调度；RT发送单元用于处理1553B总线中RT至BC传输形式的消息；RT接收单元用于处理1553B总线中BC至RT传输形式的消息；RT到RT单元用于处理1553B总线中RT至RT和RT至RTS传输形式的消息；广播单元用于处理1553B总线中BC至RTS传输形式的广播消息；多路选择器单元根据BC当前处理消息的类型选择相应模块的信号输出到BC功能模块外的通道选择模块和RAM仲裁模块。

上述技术方案中，所述RT模块4包括RT协议状态机单元和多路选择器，其中，RT协议状态机单元需要对解码得到的有效命令字进行解析，依据协议要求，对各种命令字做出响应，包括数据的接收、发送，状态字的设置及各种方式命令的响应；多路选择器用于选择1553B总线双冗余通道中的一条通道进行通信。

上述技术方案中，所述曼彻斯特编码模块8包括数据锁存寄存器、并串转换单元、校验位生成单元、编码输出单元和计数器；其中，数据锁存寄存器用于锁存待编码的数据；并串转换单元用于将锁存的数据进行并串转换；校验位生成单元用于根据编码的数据生成校验位；计数器通过计数为编码输出单元提供定时；编码输出单元检测到编码允许信号有效后，判断数据命令标识产生同步头，然后对16位的数据进行编码输出，最后将校验位编码输出。

上述技术方案中，所述曼彻斯特解码模块9包括同步处理单元、同步头检测单元、串并转换单元、数据寄存单元、校验位检查单元和计数器，其中，同步处理单元对输入的串行1553B信号寄存两个时钟周期，保证整个解码过程与本地时钟同步；同步头检测单元用于检测有效的1553B信号；串并转换单元按位将串行数据转换为并行数据；数据寄存单元用于存储解码后的数据；校验位检查单元对解码后的数据进行奇校验并与接收到的校验位进行比较，判断正确后，置位数据有效位和对应的命令数据标识，输出解码后的数据。若校验错误，解码器模块输出校验位错误并舍弃已解码的数据；若检测到接收的曼彻斯特码错误，解码器模块输出曼彻斯特码错误并舍弃已解码的数据。

本发明的优点在于

（1）可移植性强，可移植到FPGA、ASIC或SOC芯片中；

（2）灵活性强，在实际使用时可以在顶层文件中例化两个1553BIP核，两个IP核可以并行工作在两级1553B总线，不仅使用方便、组网灵活，而且可以有效降低卫星综合电子系统的质量体积功耗；

（3）基于本发明设计的1553B总线接口可以将相关的功能和组合逻辑集成到一个芯片中，具有集成度高、低功耗、可靠性高的优点。

附图说明

图1是本发明的1553B总线协议IP核的结构示意图；

图2是本发明的1553B总线协议IP核中的寄存器模块的各个寄存器的功能示意图；

图3是本发明的1553B总线协议IP核中的共享RAM的结构示意图；

图4是本发明的1553B总线协议IP核中的BC模块的功能示意图；

图5是本发明的1553B总线协议IP核中的RT模块的协议状态机单元的功能示意图；

图6是本发明的1553B总线协议IP核中的曼彻斯特编码模块的功能示意图；

图7是本发明的1553B总线协议IP核中的曼彻斯特解码模块的功能示意图；

图8是本发明的1553B总线协议IP核在一个应用例中的示意图；

图9是本发明的1553B总线协议IP核在另一个应用例中的示意图。

具体实施方式

现结合附图对本发明作进一步的描述。

在图1中示出了本发明的1553B总线协议IP核的结构示意图。如图所示，本发明的IP核包括：AXI从设备接口1、寄存器模块2、BC模块3、RT模块4、RAM仲裁模块5、共享RAM6、通道选择模块7、曼彻斯特编码模块8、曼彻斯特解码模块9、输出选择模块10、计时器11；其中，所述的AXI从设备接口1分别连接到寄存器模块2、RAM仲裁模块5，所述的寄存器模块2分别连接到BC模块3、RT模块4，所述BC模块3分别连接到RAM仲裁模块5、通道选择模块7，所述RT模块4分别连接到RAM仲裁模块5、通道选择模块7，所述RAM仲裁模块5还连接到共享RAM6，所述通道选择模块7还分别连接到曼彻斯特编码模块8、曼彻斯特解码模块9，所述曼彻斯特编码模块8、曼彻斯特解码模块9各自连接到输出选择模块10。

下面对本发明中的各个功能模块做进一步的说明。

AXI从设备接口1用于将本发明的1553B总线IP核连接到AMBAAXI总线上，使得本发明的1553B总线IP核成为AXI总线的一个从设备。外部处理器CPU通过AXI从设备接口1对1553B总线协议处理器的寄存器模块2和RAM6进行读写操作。AXI总线使用VALID/READY握手来传输数据和控制信息，双向的流控机制可以使得主设备和从设备都可以控制数据和控制信息的传输速度。在本发明中，AXI从设备接口1的VALID信号与RAM仲裁模块5的读写完成信号结合起来，保证了数据的可靠传输。

寄存器模块2用于对本发明的IP核的配置实现1553B总线通讯功能的要求，并显示IP核所处的工作状态。该模块包括9个寄存器，每一个寄存器分别完成各自的功能。在图2中示出了该模块中不同寄存器所具有的功能，每个寄存器的宽度为16位。如偏移地址为0x900的寄存器为配置寄存器，该配置寄存器中的内容由CPU实现读写。该配置寄存器的功能在于配置芯片工作模式及相关功能的使能。又如，偏移地址0x901的寄存器为帧开始寄存器，该寄存器中的内容由CPU实现读写，工作在BC模式下且只能对其进行读操作，不能进行写操作，当该寄存器中的内容为有效（如其值为1）时，启动BC帧执行。

共享RAM6用于存储本发明的IP核在工作过程中所产生的数据。为了实现本发明的IP核的资源优化配置和提高其灵活性，如图3所示，所述共享RAM6分为消息控制说明区（256字，1个字为16比特）和数据区（2K字），并且将数据区分为4块，每块为512字。通过配置寄存器，可以将数据区配置为发送数据区1536个字、接收数据区512个字，或者发送数据区1024个字、接收数据1024个字，或者发送数据区512个字、接收数据区1536个字。在RT模式下，数据区用于存储RT要接收和发送的数据，在BC模式下，数据区用于存储BC要接收和发送的数据以及接收到的RT返回状态字。消息控制说明区分为RT部分和BC部分。RT的消息控制说明区用于存储RT的非法指令表、子地址控制字和消息描述栈；BC的消息控制说明区用于存储组成BC帧的消息说明共享。为了资源的优化配置，本实施例中的共享RAM4采用由触发器搭建的同步读写单口RAM，其读写时钟采用AXI总线的系统时钟33MHz。

RAM仲裁模块5用于实现对共享RAM6的读写仲裁。由于CPU可以通过AXI从设备接口读写共享RAM，并且BC/RT也可以读写共享RAM6，而共享RAM6是单口设计，所以为了防止两部分的读写操作冲突，必须进行RAM读写仲裁，保证数据的可靠性和有效性。CPU通过AXI总线读写RAM，而AXI总线有握手机制，如果遇到冲突时可以等待。所以RAM仲裁模块5仲裁时的基本原则是BC/RT的读写具有高优先级，可以打断CPU读写；CPU写操作的优先级高于读操作。

1553B总线是双冗余总线，所述的通道选择模块7用于选择一条总线进行通信，同时通过控制外部1553B收发器的接收使能和发送禁止信号来控制总线的使用。在默认状态下，两个收发器均处于接收状态，发送禁止，以保证能够时刻监听总线通信。

曼彻斯特编码模块8用于实现数据的编码。本实施例中，所述曼彻斯特编码模块8采用了频率为16M的时钟，在该时钟频率下，为了达到1Mb/s的传输率，每传输1比特需计数16个。该模块的编码过程是：检测编码允许信号，锁存待编码数据，判断命令数据标识，进而产生相应的同步头。由于采用16M时钟，对同步头计数48个编码时钟周期，对每一位数据计数16个编码时钟周期。由于采用曼彻斯特编码，所以在编码数据时，前8个编码时钟周期送数据，后8个编码时钟周期送它的反向信号。当编码完16位数据后，编码输出奇校验码，方法与数据相同。当编码完成后，编码结束标志置位。编码器的组成框图如图6所示，包括数据锁存寄存器、并串转换、校验位生成单元、编码输出单元和计数器；其中，数据锁存寄存器用于锁存待编码的数据；并串转换用于将锁存的数据进行并串转换；校验位生成单元用于根据编码的数据生成校验位；计数器通过计数为编码输出单元提供定时；编码输出单元检测到编码允许信号有效后，判断数据命令标识产生同步头，然后对16位的数据进行编码输出，最后将校验位编码输出。在本实施例中，曼彻斯特编码模块8有两个，分别对应不同的数据通道。

曼彻斯特解码模块9用于实现对数据的解码。本实施例中，该解码模块同样采用16M时钟进行解码采样。该解码模块在工作过程中，首先需对数据进行同步头的判断，由于1553B的同步头并非有效的曼彻斯特II码，其时长为3个位时，逻辑跳变发生在1.5位时处，与正常的曼彻斯特II码在一个位时的中间时刻跳变不同，因而需对其进行特殊判断，只有在前1.5位时差分信号的逻辑值不变，后1.5位时的逻辑值不变，而前后的逻辑值相反，才能判断为有效的同步头，否则不是有效的同步头，重新进行同步头的解码；完成同步头的正确解码后，给出命令数据标识，接着解码数据，在解码数据的过程，需对每个数据检查是否为有效的曼彻斯特II码，若不是则解码数据无效，重新进行同步头的解码。16位数据解码完成后，还需对校验码进行解码，并判断数据和校验码是否构成奇校验，若校验不正确，丢弃该数据，若数据校验正确，给出数据有效的标识信号，并对解码得到的数据进行寄存，等待后续协议状态机的处理。解码模块的组成框图如图7所示，包括同步处理单元、同步头检测单元、串并转换单元、数据寄存单元、校验位检查单元和计数器，其中，同步处理单元对输入的串行1553B信号寄存两个时钟周期，保证整个解码过程与本地时钟同步；同步头检测单元用于检测有效的1553B信号；串并转换单元按位将串行数据转换为并行数据；数据寄存单元用于存储解码后的数据；校验位检查单元对解码后的数据进行奇校验并与接收到的校验位进行比较，判断正确后，置位数据有效位和对应的命令数据标识，输出解码后的数据。。在本实施例中，曼彻斯特解码模块9有两个，分别对应不同的数据通道。

输出选择模块10用于实现本发明的IP核的输出信号与相应的外部总线收发器（如图1中所示的1553B收发器）相匹配。所述外部总线收发器可以有多种模式，包括：HOLT公司的HI-1567/HI-1568、SiPix公司的SP481E。输出选择模块10的选择控制信号来自寄存器模块2的输出，由配置寄存器的控制。HI-1567收发器在无信号输入的情况下，在1553B总线上的输出默认是低；而HI-1568收发器的输出默认是高；低功耗的RS-485总线的收发器SP481E功能上可以代替传统的1553B总线的收发器，同时达到低功耗的目的，其输出信号状态与HI-1568收发器相同。收发器的发送接收控制信号也有不相同，需要通过配置寄存器设置，如HI-1567/1568是发送禁止信号（高有效）和接收允许信号（高有效），SP481E是发送允许信号（高有效）和接收允许信号（低有效）。由于不同的外部总线收发器所要求的IP核输出信号不同，因此需要输出选择模块10将编码后的信号转换为相应的收发器信号后再输出。

计时器模块11由一系列的计数器组成，负责时间标签、定时以及超时溢出报错等。

BC模块3和RT模块4是本发明的1553B总线IP核的核心单元。BC模块3负责总线调度管理，是总线通讯的发起者和组织者。BC模块3以帧的形式工作，一帧至少一条消息，在本发明的设计中最多51条消息，默认是帧自动重复模式。BC模块3在一帧中要执行的每条消息需要由CPU在芯片初始化时，事先在BC帧的消息说明栈中定义好。在BC帧的消息说明栈中，每条消息占5个字，分别为：消息控制字、命令字1、命令字2、数据区地址指针、返回消息状态地址指针。BC一帧的时间长度是组成帧的各条消息的时间长度之和，消息的时间长度由消息控制字的低11位决定，消息时间分辨率为2us。

BC模块3的组成框图如图4所示，主要包括协议控制单元、RT发送单元、RT接收单元、RT到RT单元、广播单元、多路选择器单元。协议控制单元是顶层单元，完成消息的管理、分析和调度。其他各个单元的入口都依据该单元的状态，同时该单元也依据其他各个单元的结束信号（或超时）做为状态转移的条件。具体的说，RT发送单元用于处理1553B总线中RT至BC传输形式的消息；RT接收单元用于处理1553B总线中BC至RT传输形式的消息；RT到RT单元用于处理1553B总线中RT至RT和RT至RTS传输形式的消息；广播单元用于处理1553B总线中BC至RTS传输形式的广播消息；多路选择器单元根据BC当前处理消息的类型选择相应模块的信号输出到BC功能模块外的通道选择模块和RAM仲裁模块。目前协议控制单元支持的操作包括：RT发送、RT接收、RT到RT、广播模式、哑巴消息。其中单元命令根据其自身命令特点包含在RT发送单元或RT接收单元中，如RT发送单元中包含发送矢量字（10000）、发送状态字（00010）等，RT接收单元包含RT接收同步信息（10001）等。BC模块3的协议控制单元的控制策略是：通过控制寄存器开始启动消息块的执行和消息块的执行模式（一次执行或者循环执行）；通过帧停止寄存器可以终止帧循环和控制帧间时间间隔；通过设置BC帧的消息说明栈合理安排消息调度、控制消息时间长度等。

RT模块4是IP核RT功能的核心控制单元，包括RT协议状态机单元和多路选择器，其中，RT协议状态机单元需要对解码得到的有效命令字进行解析，依据协议要求，对各种命令字做出响应，包括数据的接收、发送，状态字的设置及各种方式命令的响应等。多路选择器用于选择1553B总线双冗余通道中的一条通道进行通信。

RT模块4支持非法指令验证、子地址控制字查找表和消息描述栈，支持单消息模式和循环缓冲模式。使用时需要在RT模块4初始化时根据实际需要事先设置位于RAM6中的非法指令表、子地址控制字查找表，其内容要求和BC端消息的定义相对应。在每条消息结束后，RT模块4将该消息的相关信息写入消息描述栈，包括：块状态字、时间标签、数据块指针和本条消息命令字。每条消息在描述栈中占四个字，消息描述栈共128个字，故RT消息描述栈可以存32条消息的信息。经非法指令验证无效的消息不存入消息描述栈。

协议状态机单元是RT模块4的关键部分，如图5所示。根据协议，1553B总线上传输的消息类型有：普通消息，广播消息和方式命令消息。RT模块4需区分不同的消息类型，分别进行处理。对RT而言，有效消息必须以命令字起始。接收到命令后，首先验证RT地址有效，然后根据命令字中的子地址值读取非法指令表，并与命令字中的低5位进行匹配。如果命令经验证后无效，结束对该命令字的解析，重新等待命令字。若该命令字有效，根据命令字中的发送接收位和子地址值，读取子地址控制字查找表，获得本次操作的地址和相关控制信息，进入接收状态、发送状态或者方式命令状态进行消息处理。在消息结束后，写RT消息描述栈。

本发明的1553B总线IP核可以有多种应用。在一个应用例中，如图8所示，将本发明的1553B总线IP核直接移植到片内总线采用AMBAAXI总线的ASIC或SOC芯片设计中，将其作为芯片系统的一个从设备，代码不需要任何改变。只需在顶层例化两个1553B协议IP核，即可实现1553B总线的分层设计。在另一个应用例中，将IP核移植到抗辐照的FPGA中，如图9所示，外接微处理器控制1553B总线上的数据通讯，在FPGA中需要增加一个接口模块，实现相应的微处理器与AXI总线之间的读写控制逻辑转换。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种1553B总线协议IP核，其特征在于，包括AXI从设备接口(1)、寄存器模块(2)、BC模块(3)、RT模块(4)、RAM仲裁模块(5)、共享RAM(6)、通道选择模块(7)、曼彻斯特编码模块(8)、曼彻斯特解码模块(9)、输出选择模块(10)、计时器(11)；其中，

所述的AXI从设备接口(1)分别连接到寄存器模块(2)、RAM仲裁模块(5)，所述的寄存器模块(2)分别连接到BC模块(3)、RT模块(4)，所述BC模块(3)分别连接到RAM仲裁模块(5)、通道选择模块(7)，所述RT模块(4)分别连接到RAM仲裁模块(5)、通道选择模块(7)，所述RAM仲裁模块(5)还连接到共享RAM(6)，所述通道选择模块(7)还分别连接到曼彻斯特编码模块(8)、曼彻斯特解码模块(9)，所述曼彻斯特编码模块(8)、曼彻斯特解码模块(9)各自连接到输出选择模块(10)；

所述共享RAM(6)包括消息控制说明区和数据区；其中，所述数据区包括发送数据区与接收数据区，发送数据区和接收数据区的大小通过配置寄存器进行配置；所述消息控制说明区分为RT部分和BC部分，RT的消息控制说明区用于存储RT的非法指令表、子地址控制字和消息描述栈；BC的消息控制说明区用于存储组成BC帧的消息说明；所述共享RAM(6)为单口RAM；

所述RAM仲裁模块(5)用于实现对作为单口RAM的共享RAM(6)的读写仲裁；所述RAM仲裁模块(5)在仲裁时的基本原则为：BC部分或RT部分的读写具有高优先级，能够打断CPU读写；CPU写操作的优先级高于读操作。

2.根据权利要求1所述的1553B总线协议IP核，其特征在于，所述寄存器模块(2)包括BC模块(3)和RT模块(4)共用的配置寄存器、中断清除寄存器、时间标签寄存器、中断状态寄存器，BC的帧开始寄存器、帧停止寄存器，和RT的请求矢量字寄存器、请求标志位寄存器、错误状态寄存器。

3.根据权利要求1所述的1553B总线协议IP核，其特征在于，所述BC模块(3)负责总线调度管理，包括协议控制单元、RT发送单元、RT接收单元、RT到RT单元、广播单元、多路选择器单元；其中，协议控制单元完成消息的管理、分析和调度；RT发送单元用于处理1553B总线中RT至BC传输形式的消息；RT接收单元用于处理1553B总线中BC至RT传输形式的消息；RT到RT单元用于处理1553B总线中RT至RT和RT至RTS传输形式的消息；广播单元用于处理1553B总线中BC至RTS传输形式的广播消息；多路选择器单元根据BC当前处理消息的类型选择相应模块的信号输出到BC功能模块外的通道选择模块和RAM仲裁模块。

4.根据权利要求1所述的1553B总线协议IP核，其特征在于，所述RT模块(4)包括RT协议状态机单元和多路选择器，其中，RT协议状态机单元需要对解码得到的有效命令字进行解析，依据协议要求，对各种命令字做出响应，包括数据的接收、发送，状态字的设置及各种方式命令的响应；多路选择器用于选择1553B总线双冗余通道中的一条通道进行通信。

5.根据权利要求1所述的1553B总线协议IP核，其特征在于，所述曼彻斯特编码模块(8)包括数据锁存寄存器、并串转换单元、校验位生成单元、编码输出单元和计数器；其中，数据锁存寄存器用于锁存待编码的数据；并串转换单元用于将锁存的数据进行并串转换；校验位生成单元用于根据编码的数据生成校验位；计数器通过计数为编码输出单元提供定时；编码输出单元检测到编码允许信号有效后，判断数据命令标识产生同步头，然后对16位的数据进行编码输出，最后将校验位编码输出。

6.根据权利要求1所述的1553B总线协议IP核，其特征在于，所述曼彻斯特解码模块(9)包括同步处理单元、同步头检测单元、串并转换单元、数据寄存单元、校验位检查单元和计数器，其中，同步处理单元对输入的串行1553B信号寄存两个时钟周期，保证整个解码过程与本地时钟同步；同步头检测单元用于检测有效的1553B信号；串并转换单元按位将串行数据转换为并行数据；数据寄存单元用于存储解码后的数据；校验位检查单元对解码后的数据进行奇校验并与接收到的校验位进行比较，判断正确后，置位数据有效位和对应的命令数据标识，输出解码后的数据，若校验错误，解码器模块输出校验位错误并舍弃已解码的数据；若检测到接收的曼彻斯特码错误，解码器模块输出曼彻斯特码错误并舍弃已解码的数据。