CN104199794A - 1553b总线的协处理器系统与协处理方法 - Google Patents

Abstract

本发明提供了一种1553B总线的协处理器系统及方法，该系统包括程序存储器和集成于现场可编程门阵列(FPGA)中的IP核，所述IP核包括微程序控制器，所述微程序控制器与所述程序存储器连接，所述微处理器控制器分别与1553B总线的总线控制器和数据存储器连接。本发明形成1553B总线通信协处理IP核设计，可以通过FPGA器件实现对1553B总线通信的控制。与现有技术相比，其优点和有益效果是：突破现有采用独立微处理器芯片控制1553B总线通信的设计，协处理器IP核的设计便于集成于可编程逻辑器件中，工程运用效果好、调试方便，减少元器件使用种类，取得降低设计成本，提高可靠性的有益效果。

Description

1553B总线的协处理器系统与协处理方法

技术领域

本发明涉及卫星电子设备中用于平台及载荷星载电子设备的1553B总线的改进，尤其涉及一种1553B总线的协处理器系统与协处理方法。

背景技术

1553B总线(全称MIL-STD-1553B总线)是一种时分制指令响应型串行多路数据传输总线，最初是由美国在70年代为适应飞机的发展而提出的飞机内部电子系统联网的标准。因其数据传输具有可靠性高、安全性高的特点，广泛应用于航天航空、舰艇系统等不同的军事平台以及一些民用领域。

1553B总线通信方式应用于星载电子设备中主要实现遥控注数、遥测采集、内存数据下载等数据传输，数据传输量大、数据种类多，按照1553B总线的传输协议，总线控制器以输出中断的方式请求主机响应，进行通信。

传统设计中采用独立微处理器芯片如单片机80C32等作为主机响应总线控制器的中断信号，实现总线通信。该实施方案将需要一个独立功能模块实现总线通信。由于星载电子设备结构多采用小型化层叠模式设计，增加功能模块将造成结构的刚性变差。同时采用微处理器芯片造成产品成本增加。同时增加了处理器软件设计工作，造成星载电子设备可靠度降低，估计至少下降2个百分点。

发明内容

本发明要解决的技术问题是如何使得响应总线控制器的中断信号，实现总线通信的成本更低、可靠性更佳、集成度更高、效果更好。

为了解决这一技术问题，本发明提供了一种1553B总线的协处理器系统，包括程序存储器和集成于现场可编程门阵列(FPGA)中的IP核，所述IP核包括微程序控制器，所述微程序控制器与所述程序存储器连接，所述微处理器控制器分别与1553B总线的总线控制器和数据存储器连接。

所述程序存储器用以存储总线数据处理模块的代码。

所述微程序控制器至少用以：

预存若干控制指令；

读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

进而实现：

利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

依据该基于总线数据的信号以相应的时序输出相应的控制指令。

所述总线控制器至少用以将接收到的总线数据依据总线协议解析处理后发送基于总线数据的信号至所述微处理控制器。

基于总线数据的信号至少包括了中断信号及相关标志信号。

所述总线数据处理模块用以：

使得所述总线控制器实现初始化；

使得所述总线控制器实现总线数据的解析处理，并生成相应的基于总线数据的信号；

使得所述程序控制器以预设的频率查询获得所述的基于总线数据的信号。

当1553B总线处于缓存零等待模式中时，

所述微程序控制器与总线控制器共享1553B总线的RAM接口；

所述微处理器控制器占有地址/数据总线的使用权。

当1553B总线处于缓存零等待模式中时，若所述微处理器控制器被配置为无握手机制，则所述总线控制器被配置成零等待模式。

本发明还提供了一种1553B总线的协处理方法，提供了程序存储器和集成于现场可编程门阵列(FPGA)中的微程序控制器，该方法包括如下步骤：

S1：微程序控制器读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

S2：微程序控制器利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

S3：微程序控制器依据该基于总线数据的信号以相应的时序输出相应的控制指令。

在所述步骤S2前，还包括：

所述总线控制器将接收到的总线数据依据总线协议解析后发送所述基于总线数据的信号至所述微处理控制器。

本发明形成1553B总线通信协处理IP核设计，可以通过FPGA器件实现对1553B总线通信的控制。与现有技术相比，其优点和有益效果是：突破现有采用独立微处理器芯片控制1553B总线通信的设计，协处理器IP核的设计便于集成于可编程逻辑器件中，工程运用效果好、调试方便，减少元器件使用种类，取得降低设计成本，提高可靠性的有益效果。

附图说明

图1是本发明一实施例中1553B总线的协处理器IP核的连接示意图；

图2是本发明一实施例中微处理器控制器的逻辑流程图；

图3是本发明一实施例中的程序设计流程图。

具体实施方式

以下将结合图1至图3对本发明提供的1553B总线的协处理器系统与协处理方法进行详细的描述，其为本发明一可选的实施例，可以认为，本领域的技术人员在不改变本发明精神和内容的范围内能够对其进行修改和润色。

请参考图1，本实施例提供了一种1553B总线的协处理器系统，包括程序存储器和集成于现场可编程门阵列(FPGA)中的IP核，所述IP核包括微程序控制器，所述微程序控制器与所述程序存储器连接，所述微处理器控制器分别与1553B总线的总线控制器和数据存储器连接。

所述程序存储器用以存储总线数据处理程序的代码。

所述总线数据处理模块用以：

使得所述总线控制器实现初始化；

使得所述总线控制器实现总线数据的解析处理，并生成相应的基于总线数据的信号；

使得所述程序控制器以预设的频率查询获得所述的基于总线数据的信号。

进一步来说，与以上三个功能对应的，所述总线数据处理模块包括总线控制器初始化子模块、控制器通信服务子模块、主流程控制子模块。

初始化模块，完成对总线控制器的初始化，设置控制器的工作模式、查找表设置、数据缓存区清空。

控制器通信服务模块，完成总线数据解析处理，并做出相应标志供主流程程序查询处理。

主流程控制模块，查询总线中断信号及相关标志信号，完成总线数据处理要求。

总线控制器实现1553B总线的协议解析，所述微程序控制器(MCU)结合总线数据处理程序完成总线数据处理。本发明形成1553B总线通信协处理IP核设计，可以通过FPGA编程器件实现对1553B总线通信的控制。与现有技术相比，其优点和有益效果是：突破现有采用独立微处理器芯片控制1553B总线通信的设计，协处理器IP核的设计便于集成于可编程逻辑器件中，工程运用效果好、调试方便，减少元器件使用种类，取得降低设计成本，提高可靠性的有益效果。

请参考图2和图3，所述微程序控制器至少用以：

预存若干控制指令；

读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

进而实现：

利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；具体来说，可利用总线数据处理模块中的主流程控制子模块来实现；

依据该基于总线数据的信号输出相应的控制指令。

换言之，所述的微程序控制器(MCU)输出控制信号读取程序存储器中总线数据处理模块的代码，完成解析，得到总线数据处理模块；输出总线控制器及数据存储器读写时序控制等，完成总线协处理及数据存储。微程序控制器MCU设计16位地址、16位数据访问总线控制器及数据存储器，可在顶层设计中根据实际存储空间分配地址数据总线；设计16位地址、8位数据访问程序存储器。本实施例所称的控制指令可以至少包括了如权2所示的取指令控制、控制器状态机控制、PC指针控制、运算寄存器控制、寄存器控制、标志位控制、读写时序控制、地址数据线控制等等，事实上可以不限于此或不包括其中的一项或多项，主要依据需求可以具体设定，无论如何设定，都是本发明方案之一。

总线控制器实现1553B总线协议解析。总线协议解析后发送中断信号至微程序控制器(MCU)。微程序控制器(MCU)采用查询的方式响应中断信号，总线控制器设置中断信号为电平输出方式。查询频率可由数据处理程序设定。总线控制器硬件连接选择16位缓存模式。

所述总线控制器至少用以将接收到的总线数据依据总线协议解析处理后发送基于总线数据的信号至所述微处理控制器。具体来说，所述总线控制器是利用总线数据处理模块中的控制器通信服务子模块来实现。

基于总线数据的信号至少包括了中断信号及相关标志信号。

总线数据处理模块设计可按照通信协议完成总线数据处理，从而使得总线控制器实现1553B总线协议解析。总线协议解析后发送中断信号至微程序控制器(MCU)。微程序控制器(MCU)采用查询的方式响应中断信号，这点与现有技术中是相仿的，从图3中也可知晓其方案，故而不做展开叙述。总线控制器设置中断信号为电平输出方式。查询频率可由总线数据处理模块设定，可选择由控制器通信服务子模块来实现。

当1553B总线处于缓存零等待模式中时，

所述微程序控制器与总线控制器共享1553B总线的RAM接口；

所述微处理器控制器占有地址/数据总线的使用权。

当1553B总线处于缓存零等待模式中时，若所述微处理器控制器被配置为无握手机制，则所述总线控制器被配置成零等待模式。

1553B总线控制器硬件连接选择16位缓存零等待模式。缓存零等待模式中微程序控制器(MCU)和总线控制器能够直接共享RAM接口。该模式中共享RAM的存储空间限于控制器的内部存储空间。缓存零等待模式中微程序控制器(MCU)始终占有地址/数据总线的使用权。在无握手机制的微程序控制器(MCU)的应用中，总线控制器配置成零等待模式。在16位零等待模式中，微程序控制器(MCU)的读操作必须重复两次才能实现正确的数据读取；在连续多字节的数据读取中，数据始终是前一地址的数据。

本发明还提供了一种1553B总线的协处理方法，提供了程序存储器和集成于现场可编程门阵列(FPGA)中的微程序控制器，该方法包括如下步骤：

S1：微程序控制器读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

S2：微程序控制器利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

S3：微程序控制器依据该基于总线数据的信号以相应的时序输出相应的控制指令。

在所述步骤S2前，还包括：

所述总线控制器将接收到的总线数据依据总线协议解析后发送所述基于总线数据的信号至所述微处理控制器。

本实施例使用的1553B总线协处理器IP核的指令宽度为24位，使用8位片外程序存储器，每9个时钟周期可读取一条指令，取指令和执行指令采用一级流水，最长指令执行时间小于9时钟周期，指令执行效率为：9时钟周期/条。

本实施例协处理器提供4个内部寄存器R0-R3，宽度为16位，其中R0可用做8位操作，R2可用做装载间址寄存器，R3可用作存储间址寄存器。其可与IP核连接，也可配置于其中。

本实施例采用ACTEL公司的反熔丝FPGA 54SX32A-STD或54SX72A-STD实现时，时钟频率最高可达35MHz，占用资源小于10000门。

本实施例协处理器IP核设计指令如下：

LD：装载指令即读取数据指令；

LDI：间接地址装载指令，R2为间接寻址寄存器；

ST：存储指令即写数据指令；

STI：间接地址存储指令，R3为间接寻址寄存器；

LIM：立即数装载指令；

AIM：立即数加指令；

ANDIM：立即数与指令；

CIM：立即数比较指令；

INC：加1指令；

DEC：减1指令；

AR：寄存器加指令，将两寄存器相加后的结果存入其中一个寄存器；

XORR：寄存器异或指令，将两寄存器异或后的结果存入其中一个寄存器；

SRR：右移指令，支持1位或8位右移操作，1位右移时最高位补零，8位移位为循环移位，相当于交换高低8位；

SRL：左移指令，支持1位左移操作，最低位补零；

JNZ：非零跳转指令，零标志为0时跳转；

JZ：零跳转指令，零标志为1时跳转；

JL：小于跳转指令，小于标志为1时跳转；

JMP：无条件跳转指令；

CAL：转子指令，不支持子程序嵌套；

RET：子程序返回指令；

CR：比较R0与R1是否相等。

本发明形成1553B总线通信协处理IP核设计，可以通过FPGA器件实现对1553B总线通信的控制。与现有技术相比，其优点和有益效果是：突破现有采用独立微处理器芯片控制1553B总线通信的设计，协处理器IP核的设计便于集成于可编程逻辑器件中，工程运用效果好、调试方便，减少元器件使用种类，取得降低设计成本，提高可靠性的有益效果。

Claims (10)

1.一种1553B总线的协处理器系统，包括程序存储器和集成于现场可编程门阵列(FPGA)中的IP核，所述IP核包括微程序控制器，所述微程序控制器与所述程序存储器连接，所述微处理器控制器分别与1553B总线的总线控制器和数据存储器连接。

2.如权利要求1所述的1553B总线的协处理器系统，其特征在于：所述程序存储器用以存储总线数据处理模块的代码。

3.如权利要求1所述的1553B总线的协处理器系统，其特征在于：所述微程序控制器至少用以：

预存若干控制指令；

读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

进而实现：

利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

依据该基于总线数据的信号输出相应的控制指令。

4.如权利要求3所述的1553B总线的协处理器系统，其特征在于：所述总线控制器至少用以将接收到的总线数据依据总线协议解析处理后发送基于总线数据的信号至所述微处理控制器。

5.如权利要求3所述的1553B总线的协处理器系统，其特征在于：所述基于总线数据的信号至少包括了中断信号及相关标志信号。

6.如权利要求2至5任意之一所述的1553B总线的协处理器系统，其特征在于：所述总线数据处理模块用以：

使得所述总线控制器实现初始化；

使得所述总线控制器实现总线数据的解析处理，并生成相应的基于总线数据的信号；

使得所述程序控制器以预设的频率查询获得所述的基于总线数据的信号。

7.如权利要求1所述的1553B总线的协处理器系统，其特征在于：当1553B总线处于缓存零等待模式中时，

所述微程序控制器与总线控制器共享1553B总线的RAM接口；

所述微处理器控制器占有地址/数据总线的使用权。

8.如权利要求7所述的1553B总线的协处理器系统，其特征在于：当1553B总线处于缓存零等待模式中时，若所述微处理器控制器被配置为无握手机制，则所述总线控制器被配置成零等待模式。

9.一种1553B总线的协处理方法，提供了程序存储器和集成于现场可编程门阵列(FPGA)中的微程序控制器，该方法包括如下步骤：

S1：微程序控制器读取所述程序存储器中的代码，并进行解析，得到总线数据处理模块；

S2：微程序控制器利用所述总线数据处理模块查询获得所述总线控制器传输而来的基于总线数据的信号；

S3：微程序控制器依据该基于总线数据的信号输出相应的控制指令。

10.如权利要求9所述的1553B总线的协处理方法，其特征在于：在所述步骤S2前，还包括：

所述总线控制器将接收到的总线数据依据总线协议解析后发送所述基于总线数据的信号至所述微处理控制器。