CN116192353B - 一种基于fpga的多路选择器同步工作系统及方法 - Google Patents

Abstract

本发明涉及FPGA加速及数据包处理技术领域，特别涉及一种基于FPGA的多路选择器同步工作系统及方法。本发明系统包括：仲裁器模块、广播器模块和多路选择器模块；其中，仲裁器模块用于根据当前有效的输入通道生成控制消息；广播器模块用于将控制信息分发到多个多路选择器模块；多路选择器模块用于根据控制消息分别将当前通道的数据流同步选择输出，实现多组数据流的同步汇集。本发明方法包括：仲裁器模块根据当前有效的输入通道生成控制消息；广播器模块将控制信息分发到多路选择器模块；多个多路选择器模块根据控制消息分别将当前通道的数据流同步选择输出，实现多组数据流的同步汇集。本发明通过配置实例化参数可以适配不同的应用场景。

Description

一种基于FPGA的多路选择器同步工作系统及方法

技术领域

本发明主要应用在FPGA加速及数据包处理技术领域，涉及高速包处理和FPGA功能卸载中需要进行多组数据流汇集的场景，特别涉及在一种多级流表中快速路径和慢速路径的两组包头和负载汇集的场景，具体涉及一种基于FPGA的多路选择器同步工作系统及方法。

背景技术

计算机网络的迅速发展使得速率标准和网络流量不断提升，现有网络基础设施的功能是固化的，难以应对不断扩展网络功能的需求。为了提高网络设备的灵活性、减轻大量数据包对主机处理器带来的负荷，工业界提出了嵌入可编程器件的智能网卡。它们不仅具备可编程带来的灵活性，还拥有高度并行化带来的高吞吐率、底层硬件带来的低延迟，成为了当前网络领域的研究热点和挖掘方向。

对于智能网卡的应用，开发者通常使用硬件描述语言设计包处理架构，进行各类包处理功能在可编程器件上的卸载。在很多诸如协议卸载、转发和交换的实现中，需要使用到流表的查找匹配功能。由于网卡中FPGA芯片的存储资源较少，不能实现深度大、位宽长的流表，因此通常利用板载的DRAM器件进行大量流表的存储，使用FPGA实现DRAM的读写接口。但是DRAM的读写具有较高的延时，不利于数据包的线速处理。这就衍生出了多级流表的设计，它使用片上的存储资源实现容量小但延时低的一级表，使用DRAM实现容量大但延时高的二级表，从而尽可能地提升流表性能。多级表的查表流程大致是：包头和负载先查找一级表，若匹配则经过快速路径输出，若不匹配则经由慢速路径查询二级表。包头和负载两条数据流在一级表后分流至快速和慢速路径，慢速路径经由二级表后与快速路径汇集最终输出。分流和汇集需要分路器和多路选择器的高效配合，通常采用有限状态机作为控制逻辑的实现方法。然而，这种方法的设计和调试难度较大，容易造成死锁，且处理速度难以达到线速。

根据数字逻辑模块化和层次化的设计原则，构造一个可以协调多个选择器进行同步工作的通用方法，实现多组数据流的同步汇集，对于解决多级表快、慢速路径汇集这类多流汇集的问题具有重要意义。

发明内容

本发明的目的在于针对多级表中快、慢速路径中包头、负载两组数据流同步汇集的需求，以及类似的应用场景，需要提出了一种可扩展的协调多个选择器进行同步工作的通用方法，通过模块化、层次化和参数化的设计思想，高效地实现多组数据流的同步汇集。

为达到上述目的，本发明通过下述技术方案实现。

本发明提出了一种基于FPGA的多路选择器同步工作系统，用于实现多组数据流的同步汇集；所述系统包括：仲裁器模块、广播器模块和多个多路选择器模块；其中，

所述仲裁器模块，用于根据当前有效的输入通道生成控制消息；

所述广播器模块，用于将控制消息分别分发到每个多路选择器模块；

所述多个多路选择器模块，用于根据控制消息分别将当前通道的数据流同步选择输出，实现多组数据流的同步汇集。

作为上述技术方案的改进之一，所述仲裁器模块，其输入为各个数据通道的有效、背压和包尾信号，输出为仲裁的结果；

所述仲裁器模块内部使用编码器对有效信号进行编码，从而得到仲裁的结果；

所述仲裁器模块以数据包为单位进行仲裁，单个数据包只产生一次仲裁输出。

作为上述技术方案的改进之一，所述广播器模块，其单个输入和多个输出的总线接口使用标准的AXI4-Stream协议；

所述广播器模块将输入的数据复制多份进行输出，实现数据的广播；

所述广播器模块的输入和输出路径上均采用滑动缓冲器机制。

作为上述技术方案的改进之一，所述多路选择器模块，其多个输入和单个输出的总线接口使用标准的AXI4-Stream协议，其控制接口由选择信号、有效信号、背压信号组成；控制消息通过其有效信号和背压信号的握手机制进行传输；

所述多路选择器模块的输出路径上采用滑动缓冲器机制；

所述多路选择器模块在接收一次选择信号后，将相应的输入至输出通道选通，并等待一个完整的数据包传输结束。

作为上述技术方案的改进之一，所述多路选择器模块的数量与数据流不同类型的数量相等，相同类型的多路数据流使用同一个多路选择器模块；

各个多路选择器模块的输入通道数量相等，即各个数据流类型的通道数量相等。

作为上述技术方案的改进之一，所述系统通过配置数量参数适配不同的应用场景；

其中，所述配置数量参数，具体包括：

根据数据流中不同组的数量配置所述系统中多路选择器模块的数量；

根据各组数据流中不同路的数量配置所述系统中多路选择器模块输入通道的数量。

作为上述技术方案的改进之一，所述不同的应用场景，包括：多级表包头和负载汇集。

本发明还提出了一种基于FPGA的多路选择器同步工作方法，基于上述之一所述的系统实现，所述方法包括：

仲裁器模块根据当前有效的输入通道生成控制消息；

广播器模块将控制信息分别分发到对应的多路选择器模块；

每个多路选择器模块根据控制消息分别将当前通道的数据流同步选择输出，实现多组数据流的同步汇集。

本发明与现有技术相比优点在于：

1.本方法所提出的各个模块在实现上做到了参数化。此方法不仅可以用于多级表这样两组数据流、每组两路数据流的场景，它通过实例化参数可以适配不同位宽、不同通道的数量、数据流不同类型的数量等等多种场景，具有很高的可扩展性；

2.本方法所提出的各个模块在实现上通过增加滑动缓冲器等方法优化时序并提高带宽，因而在性能上能够实现对数据的线速处理，在实际应用中具有较高的吞吐率；

3.本方法所提出的各个模块在设计上做到了模块化、层次化。各模块有独立的功能，其数据接口采用标准的AXI4-Stream协议，其控制接口采用有效信号与背压信号握手的传输机制。因而各模块具备良好的通用性和可移植性，可以应用在其它类似的需求中。

附图说明

图1是顶层模块(即本发明系统)的整体框图；

图2是多路选择器的实现框图；

图3是广播器的实现框图；

图4是仲裁器的实现框图。

具体实施方式

本发明为达到目的而提供的技术方案是：提出一种基于FPGA的多路选择器同步工作方法，以实现多组数据流的同步汇集问题。该方法设计了三个主要模块：包括由控制消息进行选择的多路选择器模块，根据当前有效的输入通道生成控制消息的仲裁器模块，以及负责分发控制消息的广播器模块。此三者的连接如图1所示，顶层模块中实例化若干个选择器，仲裁器模块根据输入通道的有效情况来产生选择信号，选择信号作为控制消息的内容经由广播器模块分发至所有的选择器中。顶层模块可以通过配置实例化参数可以适配不同的应用场景，从而达到良好的可扩展性。具体实施方式如下，根据数据流中不同组的数量，可以指定选择器模块实例化的数量；根据各组数据流中不同路的数量，可以指定选择器输入通道的数量。

针对多级表中快、慢速路径中两组包头、负载数据流同步汇集的应用场景。完整的流程包括：数据包从以太网光口接收并依次经过物理层、链路层硬件模块输入，经解析器提取并整合协议的各个字段作为包头，剩余部分作为负载，二者传输至一级表。一级表查表后根据结果将二者经分路器分流至快速路径或慢速路径，慢速路径会查询二级表。二级表查表后两路径对应的两组数据流经过本发明设计的多流汇集器，汇集成一路输出，送入执行单元或逆解析器。两类路径中的两路包头作为第一组数据流送入第一个多路选择器，两路负载作为第二组数据流送入第二个多路选择器。仲裁器可以根据两路包头的有效信号进行仲裁，其输出的选择信号作为控制消息的内容，经由广播器分发至两个选择器中。后者在接收控制消息后将相应的输入通道选通至输出，最终实现包头和负载的以相同的顺序输出。

下面结合附图和实施例对本发明的技术方案进行详细的说明。

实施例

在FPGA实现的多级表需要区分查询二级表的慢速路径和不进行二次查表的快速路径，这就需要将不同路径的包头和负载在查表后同步地汇集到一组数据路径。在汇集包头和负载两组数据流时，需要保证输出的包头和负载有一致的顺序。通常的做法是使用两个多路选择器分别用于这两条数据流的汇集，并通过设计有限状态机来控制二者的通道选择，使得二者输出的数据具有相同的顺序。然而，这种方法不具有可扩展性，而且调试难度大、灵活性差。

针对以上问题，本发明实现了一种基于FPGA的多路选择器同步工作方法。首先将各组数据流分别输入到一个受控制消息选择的多路选择器，再使用一个仲裁器产生选择信号，经由一个广播模块将选择信号分发到各组数据流对应的选择器中，最后各个多路选择根据控制消息将当前通道的数据选择输出。达到各组数据流输出的顺序一致。

本方法能够同时对多组数据流同步地进行汇集。本发明具有模块化、层次化、参数化、可扩展、可移植的特点。本发明的系统及方法可以使用在多级表包头、负载汇集，或者其它相似的应用场景，可以高效地实现多流汇集。

本发明的一种基于FPGA的多路选择器同步工作系统，包括：仲裁器模块、广播器模块和多路选择器模块；图1展示了让多组数据流实现并行汇集的顶层模块(即实施例中的本发明系统)，其中数据的输入和输出接口为标准的AXI4-Stream协议，分别以sA00_axis_*、sA01_axis_*、mB_axis_*等来标识；其中，使用大写字母标识属于各个组的数据流，使用阿拉伯数字标识同一组内、各个不同路的数据流，此图示中为2组，每组有2路数据流。

图2展示了多路输入的选择器模块，其中数据的输出和输入接口为标准的AXI4-Stream协议，分别以m_axis_*、s00_axis_*、s01_axis_*等来标识；控制接口包括选择信号(select_data)及其有效信号(select_valid)、背压信号(select_ready)；选通的逻辑功能由查找表实现，标识为LUT MUX；输出路径上采用滑动缓冲器(Skid Buffer)机制，在当前的输出(Output Reg)收到背压信号阻塞时，当前数据可以暂存在临时缓冲器(Temp Reg)中，从而避免流水线传输中的气泡。

图3展示了多路输出的广播器模块，其中数据的输入和输出接口为标准的AXI4-Stream协议，分别以s_axis_*、m00_axis_*、m01_axis_*等来标识；输入和输出都使用滑动缓冲器机制来消除气泡、提高吞吐率；输入到输出的数据总线与边带信号直接连接，有效信号与背压信号需要在各输出通道做特殊处理；其中各输出通道的背压信号通过背压逻辑(Backpressure Logic)传递至输入，它判断各个输出通道中滑动缓冲器是否能接收数据，若都能接收数据，则将输入的背压信号置位；各输出通道的有效信号在握手后置零，并等待后续数据。

图4展示了生成选择信号的仲裁器，其中输入的请求信号(request)是各数据通道的有效信号，确认信号(acknowledge)是各数据通道的包尾、有效、背压信号的与；输出的选择信号(select_data)作为顶层模块中控制消息的内容，选择有效信号(select_valid)与内部的掩码(mask)由控制逻辑生成；位于上部的编码器0(Encoder0)进行优先级仲裁，位于下部的编码器1进行轮询仲裁，二者的仲裁结果经过控制逻辑(Control Logic)选择输出；掩码的更新在控制逻辑内部根据当前的输出选择(output select)计算得到。

顶层模块与各个子模块的实现可以使用Verilog语言以及Python脚本完成。使用Verilog编写出独立的子模块，包括编码器、仲裁器、多路选择器、广播器等，再使用Python脚本编写顶层模块多流汇集器的模板，在运行该脚本生成顶层模块时可以指定数据流不同类型的数量(组数)和各个数据流类型中不同通道的数量(路数)。其中组数对应选择器子模块的数量和广播器输出接口的数量，三者是相等的；路数对应选择器输入通道的数量和仲裁器请求信号的位宽，三者是相等的。

多路选择器模块的多个输入和单个输出的接口使用标准的AXI4-Stream协议，其控制接口由选择信号、有效信号、背压信号组成。该模块在控制接口的有效和背压信号若在某个周期内同时为高电平，则标识选择信号的一次成功传输，这种方式称为握手机制。握手机制可以实现精确的传输控制，并且为主机和从机双方都提供了控制传输的方式。该模块在接收一次选择信号后，将相应的输入至输出通道选通，并等待一个完整的数据包传输结束。选择器使用了滑动缓冲器进行输出。滑动缓冲器是一种用于提升时序和吞吐性能的方法，它通过一个临时寄存器来暂存输入数据，从而解耦输入和输出握手机制之间的依赖关系，去除掉输出路径中的气泡。

仲裁器模块的输入为各个数据通道的有效、背压和包尾信号，输出为仲裁的结果。输入的有效信号拼接成为仲裁请求信号总线，送入内部的编码器进行高位或低位优先的编码，该编码结果作为仲裁器的备选结果甲；额外使用另一个编码器对掩码后的请求信号进行高位或低位优先的编码，该编码结果作为备选结果乙。其中，掩码的作用是实现轮询功能，它将此前选通的通道用掩码剔除，从而只仲裁那些还没有被选通过的通道。最终的仲裁结果根据配置参数和备选结果进行输出。该模块以包为单位进行仲裁，单个包只会产生一次仲裁输出，其输入的包尾信号用于确认某个数据帧的边界。

广播器模块的单个输入和多个输出的接口使用标准的AXI4-Stream协议，它将输入的数据复制多份进行输出，实现数据的广播。该模块通过实例化参数来提升可扩展性，可以通过配置参数来实现不同位宽、不同输出通道数量的实例化。在本方法中，广播器用于实现控制消息的分发，它将来自仲裁器的选择信号作为控制消息分发至所有的多路选择器。在所有的输出都完成之前，该模块不会接收数据的输入，这通过标准总线协议中的背压信号来实现。该模块使用滑动缓冲器来去除输出路径的气泡，从而达到高吞吐的性能。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (4)

1.一种基于FPGA的多路选择器同步工作系统，用于实现多组数据流的同步汇集；其特征在于，所述系统包括：仲裁器模块、广播器模块和多个多路选择器模块；其中，

所述仲裁器模块，用于根据当前有效的输入通道生成控制消息；

所述广播器模块，用于将控制消息分别分发到每个多路选择器模块；

所述多个多路选择器模块，用于根据控制消息分别将当前通道的数据流同步选择输出，实现多组数据流的同步汇集；数据的输入和输出接口为标准的AXI4Stream协议；

所述仲裁器模块，其输入为各个数据通道的有效、背压和包尾信号，输出为仲裁的结果；

所述仲裁器模块内部使用编码器对有效信号进行编码，从而得到仲裁的结果；

所述仲裁器模块以数据包为单位进行仲裁，单个数据包只产生一次仲裁输出；

所述广播器模块，其单个输入和多个输出的总线接口使用标准的AXI4-Stream协议；

所述广播器模块将输入的数据复制多份进行输出，实现数据的广播；

所述广播器模块的输入和输出路径上均采用滑动缓冲器机制；

所述多路选择器模块，其多个输入和单个输出的总线接口使用标准的AXI4-Stream协议，其控制接口由选择信号、有效信号、背压信号组成；控制消息通过其有效信号和背压信号的握手机制进行传输；

所述多路选择器模块的输出路径上采用滑动缓冲器机制；

所述多路选择器模块在接收一次选择信号后，将相应的输入至输出通道选通，并等待一个完整的数据包传输结束；

所述多路选择器模块的数量与数据流不同类型的数量相等，相同类型的多路数据流使用同一个多路选择器模块；

各个多路选择器模块的输入通道数量相等，即各个数据流类型的通道数量相等。

2.根据权利要求1所述的基于FPGA的多路选择器同步工作系统，其特征在于，所述系统通过配置数量参数适配不同的应用场景；

其中，所述配置数量参数，具体包括：

根据数据流中不同组的数量配置所述系统中多路选择器模块的数量；

根据各组数据流中不同路的数量配置所述系统中多路选择器模块输入通道的数量。

3.根据权利要求2所述的基于FPGA的多路选择器同步工作系统，其特征在于，所述不同的应用场景，包括：多级表包头和负载汇集。

4.一种基于FPGA的多路选择器同步工作方法，基于权利要求1-3之一所述的系统实现，所述方法包括：

仲裁器模块根据当前有效的输入通道生成控制消息；

广播器模块将控制信息分别分发到对应的多路选择器模块；

每个多路选择器模块根据控制消息分别将当前通道的数据流同步选择输出，实现多组数据流的同步汇集。