CN109542818A - 一种通用的1553b接口装置 - Google Patents

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Abstract

本发明属于航空电子技术领域，具体涉及一种通用的1553B接口装置；本发明的接口装置采用“耦合变压器+驱动器+FPGA”的芯片组合实现1553B总线信号的收发编解码、数据整理、数据缓存通讯；包括：耦合变压器、驱动器、FPGA芯片集成模块、处理器和数据总线；所述的FPGA芯片集成模块内部包含解码器、编码器、1553B协议层模块、数据整理模块和数据缓存器；本发明的接口装置通过硬件描述语言实现数据单通道的BM、RT及BM/RT复用的收发功能、数据的故障判断及进一步打包处理，然后在FPGA上进行多通道例化来实现多通道1553B通讯能力，提高了集成度，简化了处理器的工作任务，缩短了数据处理的时间，同时也减小了所占印制板的面积，提高了效率。

Description

一种通用的1553B接口装置
技术领域
本发明属于航空电子技术领域，具体涉及一种通用的1553B接口装置。
背景技术
1553B总线通讯技术是一种具有可确定性的、传输可靠的数据总线，它广泛应用于各种航空机载设备上。随着现代航电通讯系统重要性的不断提高，1553B总线通讯技术的关键作用也日益突出。传统的1553B总线通讯主要通过协议芯片来实现一个通道的电平转换及编解码功能，再通过处理器将数据进行打包整理并输送到其他系统，这会使处理器的工作过于繁重导致运行过慢；另外，当需要实现多通道的1553B数据收发时，传统协议芯片会由于电路设计更为繁琐、占用板面积更为庞大而显得力所不及。
发明内容
本发明的目的是：提供一种通用的1553B接口装置，其接口内部可集成故障判断、数据打包整理功能，以便于减少处理器的工作量；同时解决传统协议芯片在实现多通道的1553B数据收发时处理器的工作过于繁重的技术问题。
为解决此技术问题，本发明的技术方案是：
一种通用的1553B接口装置，所述的通用的1553B接口装置包括：耦合变压器1、驱动器2、FPGA芯片集成模块3、处理器4和数据总线5；所述的耦合变压器1、驱动器2、FPGA芯片集成模块3顺次通过线路连接在一起；所述的处理器4通过数据总线5与FPGA芯片集成模块3连接在一起。
所述的FPGA芯片集成模块3内部包含解码器31、编码器32、1553B协议层模块33、数据整理模块34和数据缓存器35。
所述的解码器31和编码器32均与1553B协议层模块33相连；1553B协议层模块33、数据整理模块34顺次相接，且两者均连接于数据缓存器35；数据缓存器35通过数据总线5与处理器4相连。
并联连接到耦合变压器1的总线A与总线B为冗余关系，互为备份，同一时刻只有其中一条总线有信号。
所述的通用的1553B接口装置工作过程为：所述的耦合变压器1对1553B信号进行隔离，用所述的驱动器2对信号进行电平转换，然后信号进入所述的FPGA芯片集成模块3，由所述的解码器31进行位解码，再由所述的1553B协议层模块33进行解析。
所述的1553B协议层模块33进行解析时，首先进行数据类型判断：
若为BM功能信号，则进入数据故障判断，再进入数据整理模块，最后将打包好的数据放入BM数据缓存区；
若为RT功能信号，则进入收发模式判断。
进入收发模式判断时，当本设备作为接收端时，进入数据读取，读取数据的接收长度和数据内容，再进入数据故障判断，然后将数据放入RT数据接收缓存区。
进入收发模式判断时，当本设备为发送端时，则读取RT数据发送缓存区，生成状态字，将状态字和数据内容发送至编码器31进行编码，再由驱动器2进行电平转换，由耦合变压器1对信号隔离，完成发送。
BM功能数据接收的工作流程如下：
数据经过隔离、电平转换、解码后到达1553B协议层，读取命令字进行数据类型判断，判断为BM数据后，读取数据内容和长度，进入故障判断，主要判断有无编码错误、同步字头错误、校验错误、接收间隔错误，然后将数据与判断所得故障信息打包整理为固定格式，加上包头后放入BM数据缓存区。
RT功能数据收发工作流程如下：
数据经过隔离、电平转换、解码后到达1553B协议层，读取命令字进行数据类型判断，判断为RT数据后再进行收发模式判断，并读取RT地址和子地址；当设备作为RT接收端时，读取接收长度和数据内容，进入故障判断，判断有无编码错误、同步字头错误、校验错误、接收间隔错误，然后将接收的数据放入RT数据接收缓存区，并产生中断通知处理器来读取；当设备作为RT发送端时，读取RT数据发送缓存区数据内容，并生成状态字，将数据内容与状态字写为相应消息格式，经编码器32编码，驱动器2电平转换，耦合变压器1隔离后发送。
BM数据缓存区、RT数据接收缓存区、RT数据发送缓存区通过数据线和地址线与处理器进行交互，实现数据在FPGA与处理器之间的通讯。
本发明的有益效果是：本发明提出了一种通用化的1553B接口装置，其接口内部集成了故障判断、数据打包整理功能，并具有强大的数据缓存能力，极大的减少了处理器的工作量；同时通过FPGA例化实现多通道的1553B数据收发，大大简化了接口设计，节省了电路及印制板使用面积。
附图说明
图1为本发明一种通用的1553B接口设计的结构框图；
图2是本发明一种通用的1553B接口设计的原理框图；
其中，1-耦合变压器，2-驱动器，3-FPGA芯片集成模块，31-解码器，32-编码器，33-1553B协议层模块，34-数据整理模块，35-数据缓存器，4-处理器，5-数据总线。
具体实施方式
下面结合附图和实施例对本发明做进一步说明：
请参阅图1，其是本发明一种通用的1553B接口装置的结构框图，所述的通用的1553B接口装置包括：耦合变压器1、驱动器2、FPGA芯片集成模块3、处理器4和数据总线5；所述的耦合变压器1、驱动器2、FPGA芯片集成模块3顺次通过线路连接在一起；所述的处理器4通过数据总线5与FPGA芯片集成模块3连接在一起。所述的FPGA芯片集成模块3内部包含解码器31、编码器32、1553B协议层模块33、数据整理模块34和数据缓存器35。所述的解码器31和编码器32均与1553B协议层模块33相连；1553B协议层模块33、数据整理模块34顺次相接，且两者均连接于数据缓存器35；数据缓存器35通过数据总线5与处理器4相连。所述的1553B协议层模块33具有数据类型判断、收发模式判断、数据故障判断、数据读取、状态字生成功能。
本发明一种通用的1553B接口装置采取的方案是使用耦合变压器对信号隔离，驱动器实现信号的电平转换，并在FPGA上实现数据的编解码、故障判断、打包整理功能。如图，总线A与总线B为冗余关系，互为备份，同一时刻只有其中一条总线有信号。信号经耦合变压器1隔离，由驱动器2进行电平转换后进入FPGA芯片集成模块3。所述FPGA芯片集成模块3内的解码器31用于将1553B电平信号转换为并行数字信号，编码器32用于将并行数字信号转换为1553B电平信号；1553B协议层模块33用于实现BM(总线监视器)、RT(远程终端)及BM/RT(总线监视器与远程终端复用)不同功能信号的处理，数据整理模块34用于将BM总线数据进行打包整理，数据缓存器35用于缓存不同功能1553B数据，便于减少外部控制器的访问频率。
请同时参阅图2，其是本发明一种通用的1553B接口装置的原理框图。本发明的接口装置在硬件实施时，使用耦合变压器对1553B信号进行隔离，用驱动器实现信号的电平转换，然后信号进入FPGA芯片集成模块，由解码器31进行位解码，再由1553B协议层模块33进行解析。1553B协议层解析时，首先进行数据类型判断，若为BM功能信号，则进入数据故障判断，再进入数据整理模块，最后将打包好的数据放入缓存1(BM数据缓存区)；若为RT功能信号，则需进入收发模式判断，当本设备作为接收端时，进入数据读取，读取数据的接收长度和数据内容等信息，再进入数据故障判断，然后将数据放入缓存2(RT数据接收缓存区)；当本设备为发送端时，则读取缓存3(RT数据发送缓存区)，生成状态字，将状态字和数据内容发送至编码器32进行编码，再由驱动器2进行电平转换，由耦合变压器1对信号隔离，完成发送。缓存器1、缓存器2、缓存器3通过data(数据线)和addr(地址线)与处理器进行交互，实现数据在FPGA与处理器之间的通讯。
通用的1553B接口设计的工作流程如下：
1、BM功能：BM功能数据接收的工作流程描述如下：
其中，数据经过隔离、电平转换、解码后到达1553B协议层，读取命令字进行数据类型判断，判断为BM数据后，读取数据内容和长度，进入故障判断，主要判断有无编码错误、同步字头错误、校验错误、接收间隔错误等信息，然后将数据与判断所得故障信息打包整理为固定格式，加上包头后放入缓存区1。
2、RT功能：RT功能数据收发工作流程描述如下：
其中，数据经过隔离、电平转换、解码后到达1553B协议层，读取命令字进行数据类型判断，判断为RT数据后再进行收发模式判断，并读取RT地址和子地址。当设备作为RT接收端时，读取接收长度和数据内容，进入故障判断，主要判断有无编码错误、同步字头错误、校验错误、接收间隔错误等信息，然后将接收的数据放入缓存区2，并产生中断通知处理器来读取；当设备作为RT发送端时，读取缓存区3数据内容，并生成状态字，将数据内容与状态字写为相应消息格式，经编码器32编码，驱动器2电平转换，耦合变压器1隔离后发送。
本发明将驱动器芯片的数字接口与ALTERA公司的CycloneIII系列的FPGA的IO口连接。系统时钟由50MHz的外部时钟源通过FPGA内部的硬件逻辑倍频得到，其他时钟(接收时钟与发送时钟)由系统时钟倍频得到。
在软件界面中，使用VHDL语言描述收发的编解码、命令字判断、故障判断、打包整理，并根据硬件上的通道数进行例化。其中，例化是FPGA的一种使用方式，通过在FPGA内复制同种功能单元来实现更多通道的处理能力。收发采用有限状态机来实现，数据缓存器使用数据总线构成的双端口ram来实现。
综上所述本发明一种通用的1553B接口设计不仅实现了多种功能(BM、RT、RT/BM)1553B通讯，而且集成了故障判断、数据打包整理功能，并具有强大的数据缓存能力，极大的简化了处理器的工作量，缩短了数据处理的时间；同时可通过FPGA例化来实现多通道1553B数据收发，相比于协议芯片，其电路更为简化，占用的空间更小，能够有效节约印制板面积。

Claims (9)

1.一种通用的1553B接口装置，其特征在于：所述的通用的1553B接口装置包括：耦合变压器(1)、驱动器(2)、FPGA芯片集成模块(3)、处理器(4)和数据总线(5)；
所述的耦合变压器(1)、驱动器(2)、FPGA芯片集成模块(3)顺次通过线路连接在一起；所述的处理器(4)通过数据总线(5)与FPGA芯片集成模块(3)连接在一起；
所述的FPGA芯片集成模块(3)内部包含解码器(31)、编码器(32)、1553B协议层模块(33)、数据整理模块(34)和数据缓存器(35)；
所述的解码器(31)和编码器(32)均由1553B协议层模块(33)相连；1553B协议层模块(33)、数据整理模块(34)顺次相接，且两者均连接于数据缓存器(35)；数据缓存器(35)通过数据总线(5)与处理器(4)相连。
2.根据权利要求1所述的通用的1553B接口装置，其特征在于：并联连接到耦合变压器(1)的总线A与总线B为冗余关系，互为备份，同一时刻只有其中一条总线有信号。
3.根据权利要求1所述的通用的1553B接口装置，其特征在于：所述的通用的1553B接口装置工作过程为：所述的耦合变压器(1)对1553B信号进行隔离，用所述的驱动器(2)对信号进行电平转换，然后信号进入所述的FPGA芯片集成模块(3)，由所述的解码器(31)进行位解码，再由所述的1553B协议层模块(33)进行解析。
4.根据权利要求3所述的通用的1553B接口装置，其特征在于：所述的1553B协议层模块(33)进行解析时，首先进行数据类型判断：
若为BM功能信号，则进入数据故障判断，再进入数据整理模块，最后将打包好的数据放入BM数据缓存区；
若为RT功能信号，则进入收发模式判断。
5.根据权利要求4所述的通用的1553B接口装置，其特征在于：进入收发模式判断时，当本设备作为接收端时，进入数据读取，读取数据的接收长度和数据内容，再进入数据故障判断，然后将数据放入RT数据接收缓存区。
6.根据权利要求4所述的通用的1553B接口装置，其特征在于：进入收发模式判断时，当本设备为发送端时，则读取RT数据发送缓存区，生成状态字，将状态字和数据内容发送至编码器(31)进行编码，再由驱动器(2)进行电平转换，由耦合变压器(1)对信号隔离，完成发送。
7.根据权利要求4所述的通用的1553B接口装置，其特征在于：BM功能数据接收的工作流程如下：
数据经过隔离、电平转换、解码后到达1553B协议层，读取命令字进行数据类型判断，判断为BM数据后，读取数据内容和长度，进入故障判断，主要判断有无编码错误、同步字头错误、校验错误、接收间隔错误，然后将数据与判断所得故障信息打包整理为固定格式，加上包头后放入BM数据缓存区。
8.根据权利要求4所述的通用的1553B接口装置，其特征在于：RT功能数据收发工作流程如下：
数据经过隔离、电平转换、解码后到达1553B协议层，读取命令字进行数据类型判断，判断为RT数据后再进行收发模式判断，并读取RT地址和子地址；当设备作为RT接收端时，读取接收长度和数据内容，进入故障判断，判断有无编码错误、同步字头错误、校验错误、接收间隔错误，然后将接收的数据放入RT数据接收缓存区，并产生中断通知处理器来读取；当设备作为RT发送端时，读取RT数据发送缓存区数据内容，并生成状态字，将数据内容与状态字写为相应消息格式，经编码器(32)编码，驱动器(2)电平转换，耦合变压器(1)隔离后发送。
9.根据权利要求4所述的通用的1553B接口装置，其特征在于：BM数据缓存区、RT数据接收缓存区、RT数据发送缓存区通过数据线和地址线与处理器进行交互，实现数据在FPGA与处理器之间的通讯。
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