CN201515392U

CN201515392U - 一种mvb总线控制器

Info

Publication number: CN201515392U
Application number: CN2009200658720U
Authority: CN
Inventors: 陈特放; 黄采伦; 樊晓平; 陈艳子; 王靖; 成庶
Original assignee: Central South University
Current assignee: Central South University
Priority date: 2009-09-11
Filing date: 2009-09-11
Publication date: 2010-06-23
Anticipated expiration: 2019-09-11

Abstract

本实用新型公开了一种MVB总线控制器，包括：编码器、解码器、发送数据缓冲器、接收数据缓冲器、主控制单元，本实用新型的技术效果在于：在MVB总线控制器的编码器端加入了发送缓冲区，在解码器端加入接收缓冲区，有效地提高MVB总线控制器的总线响应能力，实现了列车网络化控制，为保证列车安全运行提供了有力的保证。

Description

一种MVB总线控制器

技术领域

本实用新型涉及一种MVB总线控制器。

背景技术

MVB总线即多功能车辆总线(Multifunction Vehicle Bus)，是用于在列车上设备之间传送和交换数据的标准通信介质，MVB总线控制器是实现MVB总线网络功能的关键器件，负责访问MVB总线，并提供与微处理器的通信接口，实现数据传输。由于机车上与MVB连接的其它设备都需要MVB总线控制器与列车通信网络进行连接，所以，自主研制MVB总线控制器不仅对设备本身具有重要意义，对保证在实现列车网络化控制后，既有设备经过网络化改造后继续应用到机车上具有决定性意义。

实用新型内容

为解决现有列车网络化控制不够完善的技术问题，本实用新型提供一种能有效实现总线数据通信功能的MVB总线控制器。

为实现上述技术效果，本实用新型包括：编码器、解码器、发送数据缓冲器、接收数据缓冲器、主控制单元，所述的解码器的输入端连接至MVB总线，解码器的输出端连接至接收数据缓冲器，所述的数据缓冲器的输出端连接至主控制单元的输入端，所述的主控制单元的输出端连接至发送数据缓冲器的输入端，主控制单元的控制端连接至解码器，所述的发送数据缓冲器的输出端连接至编码器的输入端，所述的编码器的输出端连接至MVB总线，编码器的控制端连接至主控制单元。

本实用新型的技术效果在于：在MVB总线控制器的编码器端加入了发送缓冲区，在解码器端加入接收缓冲区，有效地提高MVB总线控制器的总线响应能力，实现了列车网络化控制，为保证列车安全运行提供了有力的保证。

下面结合附图对本实用新型作进一步说明。

附图说明

图1为本实用新型的电路框图；

图2为本实用新型的编码器结构图；

图3为本实用新型的解码器结构图；

图4为本实用新型的主控制单元模块结构示意图。

具体实施方式

参见图1，接收数据时，解码器从总线接收信号，经解码、校验，将数据存入接收缓冲区，并通知主控制单元，主控制单元将数据从接收缓冲区读出，并进行储存，发送数据时，主控制单元将相应数据读出，写入发送缓冲区，然后，主控制单元向编码器发出发送数据的命令，编码器将数据编码后，经使能驱动器的发送允许，将数据发往MVB总线。

参见图2，编码器工作过程如下：MVB总线控制器的组控制模块将数据写入发送缓冲区后，向编码器发出发送命令，发送命令检测模块用来检测主控制单元的发送命令，上升沿有效，发送起动模块接收到发送命令后，使能分频器要求数据读取控制模块从发送缓冲区读出数据。数据读取控制模块产生时序正确的地址信号、读信号、使能信号等控制信号。读出的数据被保存在临时寄存器，校验运算模块从临时寄存器读出数据，按顺序进行CRC运算，偶奇偶校验运算，取反，形成校验序列。输出控制模块在发送时钟CLK的作用下，向MVB总线驱动器发出输出允许信号，同时按顺序发送编码后的帧，包括帧起始分界符，数据，终止分界符。中间每64位数据后面要求插入8位校验序列。

参见图3，解码器从总线接收正确的MVB帧，解析其它设备传来的数据，解码器以和编码器相同的速率接收数据，解码过程包括同步，校验，检错，冲突检测，提取数据等步骤，在没有出错的情况下，正确的数据被存入接收缓冲区，解码器通知主控制单元，将数据取走。根据设计，解码器的工作过程如下：复位后，起始检测同步电路监视总线情况，一旦检测到总线上有帧起始位，就通知16分频电路，产生接收时钟和采样脉冲，采样电路在采样脉冲的作用下，从总线读取串行数据，并将数据送往校验电路和接收控制模块，接收控制模块从送来的信号中判断帧类型，取出应用数据，存入接收缓冲区，当一帧所有数据接收完毕，接收控制模块发出接收完毕、帧类型等信号给主控制单元，同时送往主控制单元的还有冲突，出错等信号，以便主控制单元做出相应处理。接收控制模块在接收一个完整的帧后，检测总线状态，检测到总线空闲后，开始下一帧的接收。空闲检测模块和冲突检测模块一直对总线进行监视，空闲检测模块用来监视帧间间歇，以便开始接收新的一帧。

缓冲器有FIFO结构和DPRAM结构两种方案，FIFO结构虽然使用方便灵活，电路的整体结构简单，但其抗干扰能力较差。出于机车电磁环境恶劣的原因，本实用新型的缓冲器结构采用了DPRAM结构，DPRAM的访问比较特殊，对同一个存储单元，可以有两路独立的访问端口，每个端口由完整的数据线，地址线，读写控制线组成。对同一个存储单元，两路端口可以同时读取，但不能同时读写或同时写。在芯片中加入DPRAM的寻址电路不会增加PCB板的复杂性，并且抗干扰能力大大提高，比如在解码时，如果收到一帧错误数据或不完整数据，只需让后来正确的数据将其覆盖即可。

参见图4，主控制单元模块是MVB总线控制器的核心，负责指挥MVB总线控制器各个部份协调工作，主要任务是确定主帧和从帧的对应关系，以判断通信是否出错，产生各个存储器的访问控制信号和地址信号，协调缓冲区与通信存储器之间地数据交换，主控制单元由主帧检测、从帧检测、主帧接收分析、发送接收定时器、消息数据接收、接收缓冲区控制、发送缓冲区控制、通信存储器访问控制以及一些寄存器组成。主要组成部分的功能和结构设计如下：

1)主帧检测

主帧检测模块主要用来检测解码器是否已经收到一个完整的主帧，以通知相关模块，准备接收主帧。

2)主帧接收分析

从解码器接收主帧数据，并对其进行分析，得到功能代码和寻址的目标设备地址。对功能代码的分析可以知道从帧的类型，数据长度。

3)从帧检测

从帧检测模块主要用来检测是否已经接收到一个完整的从帧，一通知相关模块，准备接收从帧。

4)消息数据检测模块

由于进行消息通信时，消息数据的目标地址保存在数据的第一个字里，所以，在接收消息从帧时，控制模块必须接收消息数据地第一个字，从中解析出目标地址，以确定消息帧是否属于本设备。

5)定时器

由于MVB总线的数据通信采用主从式，总线管理器一轮询的方式发出主帧，相应设备在规定的时间内发出从帧进行响应。为防止错帧和其它意外，每个设备都会对总线进行监视。

对于非总线管理器设备，在接到主帧后，如果本设备为被寻址设备则必须最早在2us之后，最迟在6us之前发出从帧相应，如果不是寻址本设备，则在默认状态下，必须在42.7us前(根据实际情况调整)，检测到被寻址设备的相应从帧，否则，在接收新的主帧前，将忽略一切从帧。

本设计采用32位循环计数器，时钟频率位24MHz，循环计数周期为：

能满足MVB总线中各种定时要求。

为简化设计，实际上只用了一个定时计数器，即32位的循环计数器，发送定时器采用默认定时为4us，则一共需要：4×24＝96个时钟脉冲。起动发送定时器时，即记下当前循环计数器的值T0，当计数器计数到T0+96时，计数结束。同理，对于接收定时器，计数脉冲个数为：24×42.7＝1025个时钟脉冲。

6)模式寄存器和地址寄存器

模式寄存器用于确定当前设备类型，地址寄存器用于保存本设备地址，可以在起动复位后，由硬件开关设置或者由应用配置，本项目中，设备被配置成二类设备，地址在调试中确定。

7)存储访问

存储访问模块包括对两个缓冲区的访问和对通信存储器的访问。具体由接收访问控制，接收缓冲区访问控制信号发生器，发送访问控制，发送缓冲区访问控制信号发生器，通信存储器访问控制信号发生器组成。由于缓冲区采用的是DPRAM，故对缓冲区进行访问时，也要提供地址信号，最重要的是，在通信存储器与缓冲区交换数据时，要协调配合两方时序，保证数据的正确传输，由于采用的系统时钟频率不是很高，同时，按照MVB标准要求，必须在2～6us响应主帧。为减少数据传送时间，将数据以字节的形式在一个时钟脉冲内传送完毕。

Claims

1.一种MVB总线控制器，其特征在于，包括：编码器、解码器、发送数据缓冲器、接收数据缓冲器、主控制单元，所述的解码器的输入端连接至MVB总线，解码器的输出端连接至接收数据缓冲器，所述的数据缓冲器的输出端连接至主控制单元的输入端，所述的主控制单元的输出端连接至发送数据缓冲器的输入端，主控制单元的控制端连接至解码器，所述的发送数据缓冲器的输出端连接至编码器的输入端，所述的编码器的输出端连接至MVB总线，编码器的控制端连接至主控制单元。