CN103888320A - 使用fpga实现传输延时可测的交换机装置和延时测量方法 - Google Patents

Abstract

本发明提出了一种使用可编程逻辑阵列FPGA实现传输延时可测的交换机装置和延时测量方法，包括以下内容：对于符合IEEE802.3标准的SV采样数据裸包，交换机内部的FPGA记录报文的第1个bit进入交换机端口的时刻Tr，以及此帧报文第1个bit从交换机口发出的时刻Tt(时间戳精度为纳秒级)，FPGA计算出在此帧报文在交换机的驻留时间ΔT=Tt-Tr，将此驻留延时ΔT写入SV报文内的指定位置。本发明解决了在智能变电站中继电保护设备在组网方式下，必须依赖外部时钟对时的问题，体现了SV采样数据“谁使用谁同步”的基本原则，原理等效于不通过交换机直接传输SV采样数据的模式。

Description

使用FPGA实现传输延时可测的交换机装置和延时测量方法

技术领域

本发明属于智能变电站过程层数字化技术领域，特别是基于发布/订阅机制SV采样数据通过交换机传输的场景。

背景技术

SV(sample value)是智能电网中，智能变电站过程层传输的数字化采样数据简称。

目前智能变电站继电保护采用组网模式传输SV采样数据报文的障碍在于，跨间隔的继电保护必须依赖于外部时钟，以保证采样数据的同步性，当失去外部时钟或外部时钟出现故障时，跨间隔继电保护将退出运行。

组网模式中，SV采样数据报文的传输依赖交换机，而报文在交换机内的传输延时是不确定的，所以继电保护装置只能基于SV报文中的CNT绝对时标来实现保护功能，由于CNT绝对时标源自变电站内的时钟系统，因此当外部时钟异常时，跨间隔的继电保护装置无法判断采样数据是否同步，只能闭锁保护功能。

发明内容

为了解决上述问题，本申请提供了一种使用可编程逻辑阵列FPGA实现传输延时可测的交换机以及传输延时可测方法，并且将传输延时标记在SV采样数据的固有延时通道的品质位置。继电保护装置接收到标记了传输延时的SV采样数据后，继电保护装置使用本地时间基准，利用固有延时和交换机驻留总延时ΔT还原收到的多个间隔的采样数据的发生时刻，完成采样值的同步处理，其继电保护原理等效于不通过交换机直接传输SV采样数据的模式，体现了采样数据“谁使用谁同步”的基本原则。

本发明所采用的技术方案是：

一种使用可编程逻辑阵列FPGA实现传输延时可测的交换机装置，其特征在于：使用可编程逻辑阵列FPGA精确计算IEC61850-9-2协议SV报文在交换机内的驻留时间，并将驻留时间写入SV报文内。

所述交换机装置包括以太网交换芯片、输入端可编程逻辑阵列FPGA、输出端可编程逻辑阵列FPGA、输入端以太网PHY芯片、输出端以太网PHY芯片和本地时钟模块；

所述输入端以太网PHY芯片的输出端连接至输入端可编程逻辑阵列FPGA的输入端，所述输入端可编程逻辑阵列FPGA的输出端与以太网交换芯片的输入端相连，以太网交换芯片的输出端连接输出端可编程逻辑阵列FPGA的输入端，所述输出端可编程逻辑阵列FPGA输出端与输出端以太网PHY芯片的输入端相连；

本地时钟模块输出端分别连至输入端可编程逻辑阵列FPGA和输出端可编程逻辑阵列FPGA的时钟同步信号输入端，两片FPGA能够获得纳秒ns级别的时间同步精度；

以太网PHY芯片负责实现以太网交换机的物理层接口，输入端以太网PHY芯片将外部以太网口输入的以太网报文转换为输入端可编程逻辑阵列FPGA可识别的数据码流；输出端以太网PHY芯片将输出端可编程逻辑阵列FPGA输出数据码流转换为标准的以太网报文对外输出；

所述输入端以太网PHY芯片用于接收IEC61850-9-2协议的SV报文，所述输入端FPGA将添加本地时间戳之后的输入SV报文输出给交换芯片；交换芯片按二层交换逻辑完成报文转发，将SV报文从目标端口传递给输出端FPGA；输出端FPGA将此帧SV报文在交换机中的总驻留时间信息添加到SV报文中。

所述交换机装置还进一步包括配置管理CPU，配置管理CPU负责上电后给输入端可编程逻辑阵列FPGA、输出端可编程逻辑阵列FPGA、以太网交换芯片下载配置参数，运行过程中监视两片FPGA、以太网交换芯片的工作状态。

本申请还公开了一种基于前述交换机的传输延时测量方法，其特征在于：使用可编程逻辑阵列FPGA精确计算IEC61850-9-2协议SV报文在交换机内的驻留时间，并将驻留时间写入SV报文内。

以太网报文输入和输出交换机的链路层接口基于一片或多片FPGA实现，多片FPGA芯片之间通过交换机内部的本地时钟模块实现纳秒级别的高精度同步，FPGA能够精确测量以太网报文第1个bit进入交换机端口的时刻，以及以太网报文第1个bit从交换机端口输出的时刻。FPGA能够实时计算输入和输出以太网报文的FCS校验码，自动丢弃CRC错误的输入以太网报文，对于更改填写驻留延时的SV报文可以确保输出报文的CRC正确。交换机的二层交换逻辑仍基于通用以太网交换芯片实现。

所述方法包括以下步骤：

（1）交换机接收以太网报文，输入端以太网PHY芯片将报文完成码流转换后，传递给输入端可编程逻辑阵列FPGA，输入端可编程逻辑阵列FPGA从中筛选出符合IEC61850-9-2协议的SV报文，对于其它类型报文直接执行步骤（5）；

（2）输入端可编程逻辑阵列FPGA精确记录SV报文的第1个bit进入交换机输入端口，即到达输入端PHY芯片的时刻Tr；

（3）输入端可编程逻辑阵列FPGA对输入SV报文进行CRC校验，丢弃校验失败的报文并终止全部流程；

（4）输入端可编程逻辑阵列FPGA将Tr信息填入SV报文，并重新计算SV报文的CRC；

（5）输入端可编程逻辑阵列FPGA将处理后的SV报文或未经处理的其它类型报文转发给以太网交换芯片；

（6）以太网交换芯片按照通用二层交换逻辑对报文进行转发，从目标端口输出至输出端可编程逻辑阵列FPGA；

（7）输出端可编程逻辑阵列FPGA将交换芯片输出的报文按以太网报文类型码进行筛选，对于SV报文执行步骤（8），对于其它类型报文直接执行步骤（11）；

（8）输出端可编程逻辑阵列FPGA记录离开时刻Tt，计算出此帧报文在当前交换机的驻留时间ΔT=Tt-Tr；

（9）输出端可编程逻辑阵列FPGA将交换机的驻留时间ΔT写入到SV报文中的专用字段；

（10）输出端可编程逻辑阵列FPGA重新计算更改后SV报文的CRC；

（11）报文传递给输出端以太网PHY芯片，从交换机输出端口完整发出。

本发明中的FPGA可以实时计算输入和输出以太网报文的FCS校验码，自动丢弃CRC错误的输入以太网SV报文，对于更改填写驻留延时的SV报文可以确保输出报文的CRC正确。

如果SV报文经过多级交换机转发，则各级交换机的驻留延时将在SV报文中的“固有延时通道的品质位置”进行多次累加，最终继电保护装置将得到SV报文从“MU装置发出”至“继电保护装置收到”的传输链路总延时。

与现有技术相比，本发明使智能变电站的继电保护原理等效于不通过交换机直接传输SV采样数据的模式，体现了采样数据“谁使用谁同步”的基本原则，相比点对点方案，光缆数量和装置光口数量明显减少，大大节约了智能变电站的建设成本。

附图说明

图1为使用可编程逻辑阵列FPGA实现采交换机传输延时可测的方法流程图；

图2为本发明使用可编程逻辑阵列FPGA实现传输延时可测的交换机传输延时可测的结构框图；

图3为IEC61850-9-2中的SV报文帧格式；

图4为标志交换延时的位置（固有延时通道的品质位置）。

具体实施方式

下面结合附图对本发明进一步说明。

本申请公开了一种使用可编程逻辑阵列FPGA实现传输延时可测的交换机装置，如附图2所示。

所述交换机装置包括以太网交换芯片、输入端可编程逻辑阵列FPGA、输出端可编程逻辑阵列FPGA、输入端以太网PHY芯片、输出端以太网PHY芯片、配置管理CPU和本地时钟模块。

所述输入端和输出端以太网PHY芯片的功能是实现交换机装置的物理层接口，完成FPGA数据码流和外部以太网上的以太网数据帧的编解码转换。

所述输入端FPGA自动筛选出输入的SV报文，可精确测出SV报文输入时刻的本地时间戳Tr，并将Tr添加到输入SV报文中，再输出给交换芯片。

所述交换芯片按二层交换逻辑完成报文转发，将SV报文从目标端口传递给输出端FPGA。

所述输出端FPGA可精确测出SV报文从交换机装置输出时刻的本地时间戳Tt，并将此帧SV报文在交换机中的总驻留时间信息ΔT=Tt-Tr添加到SV报文中。

输入端和输出端FPGA具备足够强的通信吞吐能力，确保交换机装置的输入输出端口均能以最高线速实现以太网报文的全双工收发通信。

交换机内部配置了一个本地时钟模块，用于给输入端FPGA芯片中的输入报文时戳采集模块、输出端FPGA中的输出报文时戳采集模块提供统一的时间基准，确保FPGA测得的Tt和Tr基于统一的参考时间轴。

配置管理CPU负责上电后给FPGA、以太网交换芯片下载配置参数，初始化配置完毕后交换机装置才进入正常工作状态；运行过程中，配置管理CPU实时监视FPGA、以太网交换芯片的工作状态，发现异常后及时告警。

本申请还公开了基于上述交换机的传输延时测量方法，其流程如图1所示，具体实现步骤如下：

（1）接收以太网报文,从以太网报文中筛选出采样值SV（Sampled Value）数据报文

输入端FPGA通过介质访问控制MAC，从以太网物理层PHY芯片读取基于IEEE802.3协议的以太网报文。基于IEEE802.3的以太网报文有许多种，IEEE著作权登记机构注册了一个基于ISO/IEC8802-3MAC子层以太网类型码，其中采样值报文的以太网类型码为0x88BA。输入端FPGA通过判断此以太网类型码，筛选出采样值SV采样数据报文。SV采样数据报文由报文帧头和应用协议数据单元APDU两部分构成如图3所示，对于报文类型码为0x88BA的SV报文执行步骤（2），对于其它类型报文直接执行步骤（5）；

（2）当SV报文的第1个bit进入交换机输入端口时，输入端FPGA记录到达时刻Tr；

（3）输入端FPGA对SV报文进行CRC校验，直接丢弃校验失败的报文并终止全部流程，对于校验通过的报文执行步骤（4）；

（4）输入端FPGA检索到报文中存储ΔT的字段(即固有延时通道的品质位置)如图3所示，将“ΔT0-Tr”的计算结果重新填入此字段（ΔT0为输入报文ΔT字段中原先存储的数值），并重新计算更改后SV报文的CRC，填入此帧报文的FCS字段；

（5）输入端FPGA将处理后的SV报文或未经处理的其它类型报文转发给以太网交换芯片；

（6）以太网交换芯片按照通用二层交换逻辑对报文进行转发，从目标端口输出；

（7）输出端FPGA将交换芯片输出的报文按以太网报文类型码进行筛选，对于报文类型码为0x88BA的SV报文执行步骤（8），对于其它类型报文直接执行步骤（11）；

（8）当报文的第1个bit从交换机口发出瞬时，输出端FPGA记录离开时刻Tt，并计算出此帧报文在当前交换机的驻留时间ΔT1=Tt-Tr；计算出的ΔT1使用32位的数据宽度表示，并且将ΔT1值转换为二进制。其中数值为24位宽度，品质位8位宽度，对于品质的最低位为数据有效位（0：数据有效，1：数据异常）；

（9）将交换机的驻留时间ΔT1写入到SV报文中存储ΔT的字段(即固有延时通道的品质位置)如附图4所示；

（10）输出端FPGA重新计算更改后SV报文的CRC，填入此帧报文的FCS字段。

（11）以太网报文从交换机输出端口完整发出。

以上是本发明申请人结合说明书附图对本发明所作的详细的说明与描述，但是本领域技术人员应该理解，以上实施例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。

Claims (10)

1.一种使用可编程逻辑阵列FPGA实现传输延时可测的交换机装置，其特征在于：使用可编程逻辑阵列FPGA精确计算IEC61850-9-2协议SV报文在交换机内的驻留时间，并将驻留时间写入SV报文内。

2.根据权利要求1所述的交换机装置，其特征在于：

所述交换机装置包括以太网交换芯片、输入端可编程逻辑阵列FPGA、输出端可编程逻辑阵列FPGA、输入端以太网PHY芯片、输出端以太网PHY芯片和本地时钟模块；

所述输入端以太网PHY芯片的输出端连接至输入端可编程逻辑阵列FPGA的输入端，所述输入端可编程逻辑阵列FPGA的输出端与以太网交换芯片的输入端相连，以太网交换芯片的输出端连接输出端可编程逻辑阵列FPGA的输入端，所述输出端可编程逻辑阵列FPGA输出端与输出端以太网PHY芯片的输入端相连；

本地时钟模块输出端分别连至输入端可编程逻辑阵列FPGA和输出端可编程逻辑阵列FPGA的时钟同步信号输入端，两片FPGA能够获得纳秒ns级别的时间同步精度；

以太网PHY芯片负责实现以太网交换机的物理层接口，输入端以太网PHY芯片将外部以太网口输入的以太网报文转换为输入端可编程逻辑阵列FPGA可识别的数据码流；输出端以太网PHY芯片将输出端可编程逻辑阵列FPGA输出数据码流转换为标准的以太网报文对外输出；

所述输入端以太网PHY芯片用于接收IEC61850-9-2协议的SV报文，所述输入端FPGA将添加本地时间戳之后的输入SV报文输出给交换芯片；交换芯片按二层交换逻辑完成报文转发，将SV报文从目标端口传递给输出端FPGA；输出端FPGA将此帧SV报文在交换机中的驻留时间信息添加到SV报文中。

3.根据权利要求2所述的所述的交换机装置，其特征在于：

所述交换机装置还进一步包括配置管理CPU，配置管理CPU负责上电后给输入端可编程逻辑阵列FPGA、输出端可编程逻辑阵列FPGA、以太网交换芯片下载配置参数，运行过程中监视两片FPGA、以太网交换芯片的工作状态。

4.一种使用可编程逻辑阵列FPGA实现传输延时测量方法，其特征在于：使用可编程逻辑阵列FPGA精确计算IEC61850-9-2协议SV报文在交换机内的驻留时间，并将驻留时间写入SV报文内。

5.根据权利要求4所述的延时测量方法，其特征在于：以太网报文输入和输出交换机的链路层接口基于一片或多片FPGA实现，多片FPGA芯片之间通过交换机内部的本地时钟模块实现纳秒级别的高精度同步，FPGA能够精确测量以太网报文第1个bit进入交换机端口的时刻，以及以太网报文第1个bit从交换机端口输出的时刻。

6.根据权利要求4所述的延时测量方法，其特征在于：FPGA能够实时计算输入和输出以太网报文的FCS校验码，自动丢弃CRC错误的输入以太网报文，对于更改填写驻留延时的SV报文可以确保输出报文的CRC正确。

7.根据权利要求4所述的延时测量方法，其特征在于：交换机的二层交换逻辑仍基于通用以太网交换芯片实现。

8.根据权利要求4所述的延时测量方法，其特征在于，所述方法包括以下步骤：

（1）交换机接收以太网报文，输入端以太网PHY芯片将报文完成码流转换后，传递给输入端可编程逻辑阵列FPGA，输入端可编程逻辑阵列FPGA从中筛选出符合IEC61850-9-2协议的SV报文，对于其它类型报文直接执行步骤（5）；

（2）输入端可编程逻辑阵列FPGA精确记录SV报文的第1个bit进入交换机输入端口，即到达输入端PHY芯片的时刻Tr；

（3）输入端可编程逻辑阵列FPGA对输入SV报文进行CRC校验，丢弃校验失败的报文并终止全部流程；

（4）输入端可编程逻辑阵列FPGA将Tr信息填入SV报文，并重新计算SV报文的CRC；

（5）输入端可编程逻辑阵列FPGA将处理后的SV报文或未经处理的其它类型报文转发给以太网交换芯片；

（6）以太网交换芯片按照通用二层交换逻辑对报文进行转发，从目标端口输出至输出端可编程逻辑阵列FPGA；

（7）输出端可编程逻辑阵列FPGA将交换芯片输出的报文按以太网报文类型码进行筛选，对于SV报文执行步骤（8），对于其它类型报文直接执行步骤（11）；

（8）输出端可编程逻辑阵列FPGA记录离开时刻Tt，计算出此帧报文在当前交换机的驻留时间ΔT=Tt-Tr；

（9）输出端可编程逻辑阵列FPGA将交换机的驻留时间ΔT写入到SV报文中的专用字段；

（10）输出端可编程逻辑阵列FPGA重新计算更改后SV报文的CRC；

（11）报文传递给输出端以太网PHY芯片，从交换机输出端口完整发出。

9.根据权利要求8所述的延时测量方法，其特征在于：

两片可编程逻辑阵列FPGA能够实时计算输入和输出以太网报文的FCS校验码，自动丢弃CRC错误的输入以太网SV报文，对于更改填写驻留延时的SV报文能够确保输出报文的CRC正确。

10.根据权利要求8或9所述的延时测量方法，其特征在于：

如果SV报文经过多级交换机转发，则各级交换机的驻留时间将在SV报文中的“固有延时通道的品质位置”进行多次累加，最终继电保护装置将得到SV报文从“MU装置发出”至“继电保护装置收到”的传输链路总延时。

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