CN113194008B - 基于fpga的sv延时可测方法、装置、系统及存储介质 - Google Patents

基于fpga的sv延时可测方法、装置、系统及存储介质 Download PDF

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Abstract

本发明提供了一种基于FPGA的SV延时可测方法、装置、系统及存储介质，该SV延时可测方法包括执行以下步骤：步骤1：上电后FPGA启动计数器；步骤2：FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤，否则执行步骤7；步骤3：将步骤2判定的SV数据帧里面的交换延时累加值ART记为t1。本发明的有益效果是：本发明的SV延时可测方法将以太网帧类型的帧格式进行重新编码，选取了一个保留字段的帧类型进行编码，将两个标志位编码到帧类型里面，当数据帧离开交换机时，将数据帧重新编码恢复帧类型，保证了SV有24位的计数值。

Description

基于FPGA的SV延时可测方法、装置、系统及存储介质
技术领域
本发明涉及电子技术领域，尤其涉及一种基于FPGA的SV延时可测方法、装置、系统及存储介质。
背景技术
在智能变电站项目中，数字采样的额定延时和相位误差是影响继电保护性能的重要因素，只有精确测试出数据经过交换机的延时，就能算出数据采样的延时。
现有FPGA技术：
当FPGA进行SV数据处理时，会在交换延时累加值寄存器的最低两位加上翻转和借位两个标志位，导致计算值有4位的偏差，从而导致最终的SV技术精度会有4x8ns=32ns的误差。
发明内容
本发明提供了一种基于FPGA的SV延时可测方法，包括依次执行以下步骤：
步骤1：上电后FPGA启动计数器。
步骤2：FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网帧类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤，否则执行步骤7。
步骤3：FPGA先将步骤2判定的SV数据帧里面的交换延时累加值ART记为t1，此时FPGA计数器的值为t2，FPGA计数器再记录t2的Bit24值为TH2。
步骤4：比较t2和t1值的大小，如果t2大于t1，则t1借一位，借位标志位CF=1，t1=0x1000000+t1，并将△t的值写入交换延时累加值ART里面，如果t2不大于t1，借位标志位CF=0。
步骤5：△t=t1-t2。
步骤6：将以太网类型重新编码，新编码为0xEEEX，并将编码后类型写入SV数据帧的以太网类型里面，重新编码的SV数据帧为保留类型，交换芯片不做处理。
步骤7： FPGA将数据帧传送给交换芯片。
步骤8：交换芯片存储转发，将数据帧转发给FPGA；
步骤9：FPGA收到来自交换芯片的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0xEEEX，记录计数器的时间为t3，记录t3的Bit24值为TH3，并且还原出TH2和CF的值，否则执行步骤14。
步骤10：判断TH2的值是否为1，并且TH3的值为0；如果TH2的值为1，并且TH3的值为0，说明计数器计满溢出，此时t3=0x1000000+t3，否则执行下一步骤。
步骤11：交换延时累加值的计算，ART=△t+t3。
步骤12：如果借位标志位CF=1，则表示已经有过借位，这时交换延时累加值ART=ART-0x1000000，否则执行下一步骤。
步骤13：FPGA将以太网帧类型0xEEEX还原成0x88BA。
步骤14：FPGA将数据帧转发给PHY。
作为本发明的进一步改进，在所述步骤1中，上电后FPGA的24位计数器以125M时钟计数。
作为本发明的进一步改进，在所述步骤1中，所述计数器的周期为8ns。
作为本发明的进一步改进，在所述步骤6中，将以太网类型重新编码，编码方式如下：将以太网类型改为0xEEEX，前三位固定为三个E，第四位X则按照下表进行编码，最后将编码后的类型写入SV帧的以太网类型里面；
Bit3 Bit2 Bit1 Bit0
保留 保留 TH2 CF
本发明的有益效果是：本发明的SV延时可测方法将太网帧类型的帧格式进行重新编码，选取了一个保留字段的帧类型进行编码，将两个标志位编码到帧类型里面，当数据帧离开交换机时，将数据帧重新编码恢复帧类型，保证了SV有24位的计数值，计数误差也不会降低。
附图说明
图1是本发明的SV延时可测方法流程图。
具体实施方式
如图1所示，本发明公开了一种基于FPGA的SV延时可测方法，包括依次执行以下步骤：
步骤1：上电后FPGA的24位计数器以125M时钟计数，该计数器的周期为8ns。
步骤2：FPGA接收来自PHY（端口物理层）的数据帧，FPGA解析并判断该数据帧，如果以太网帧类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤，否则执行步骤7。
步骤3：FPGA先将步骤2判定的SV数据帧里面的交换延时累加值ART记为t1，此时FPGA计数器的值为t2，FPGA计数器再记录t2的Bit24值为TH2。
步骤4：比较t2和t1值的大小，如果t2大于t1，则t1借一位，借位标志位CF=1，t1=0x1000000+t1，并将△t的值写入交换延时累加值ART里面，如果t2不大于t1，借位标志位CF=0，借位标志CF=0表示t1不借位，ART的是值还是t1。
步骤5：△t=t1-t2。（最终的延时累加值=数据帧之前的延时累加值+数据帧经过本交换芯片的时间=t1+( t3-t2)=(t1-t2)+t3=△t+t3，固△t仅仅表示t1-t2,方便计算。）
步骤6：将以太网类型重新编码，并用新编码0xEEEX替换原来的以太网类型0x88BA；编码方式如下：将类型改为0xEEEX，前三位固定为三个E，第四位X则按照下表进行编码，，并将编码后类型写入SV数据帧的以太网类型里面，重新编码的SV数据帧为保留类型，交换芯片不做处理。
Bit3 Bit2 Bit1 Bit0
保留 保留 TH2 CF
步骤7： FPGA将数据帧传送给交换芯片。
步骤8：交换芯片存储转发，将数据帧转发给FPGA；
步骤9：FPGA收到来自交换芯片的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0xEEEX，记录计数器的时间为t3，记录t3的Bit24值为TH3，并且还原出TH2和CF的值，否则执行步骤14。
步骤10：判断TH2的值是否为1，并且TH3的值为0；如果TH2的值为1，并且TH3的值为0，说明计数器计满溢出，此时t3=0x1000000+t3，否则执行下一步骤。
步骤11：交换延时累加值的计算，ART=△t+t3。
步骤12：如果借位标志位CF=1，则表示已经有过借位，这时交换延时累加值ART=ART-0x1000000，否则执行下一步骤。
步骤13：FPGA将以太网帧类型0xEEEX还原成0x88BA。
步骤14：FPGA将数据帧转发给PHY。
Figure DEST_PATH_IMAGE002
表一 SV数据帧交换延时标注格式
本发明还公开了一种基于FPGA的SV延时可测装置，包括：
启动单元：上电后FPGA启动计数器。
解析判断单元：用于FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网帧类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤，否则进入数据传送单元。
记数单元：用于FPGA先将解析判断单元判定的SV数据帧里面的交换延时累加值ART记为t1，此时FPGA计数器的值为t2，FPGA计数器再记录t2的Bit24值为TH2。
比较单元：用于比较t2和t1值的大小，如果t2大于t1，则t1借一位，借位标志位CF=1，t1=0x1000000+t1，并将△t的值写入交换延时累加值ART里面，如果t2不大于t1，借位标志位CF=0。
计算单元：用于计算△t的值，△t=t1-t2。
重新编码单元：用于将以太网类型重新编码，新编码为0xEEEX，并将编码后类型写入SV数据帧的以太网类型里面，重新编码的SV数据帧为保留类型，交换芯片不做处理。
数据传送单元：用于FPGA将数据帧传送给交换芯片。
转发单元：用于交换芯片存储转发，将数据帧转发给FPGA。
数据接收单元：用于FPGA收到来自交换芯片的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0xEEEX，记录计数器的时间为t3，记录t3的Bit24值为TH3，并且还原出TH2和CF的值，否则进入发送单元。
判断单元：用于判断TH2的值是否为1，并且TH3的值为0；如果TH2的值为1，并且TH3的值为0，说明计数器计满溢出，此时t3=0x1000000+t3，否则进入交换延时累加值计算单元。
交换延时累加值计算单元：用于交换延时累加值的计算，ART=△t+t3。
借位单元：如果借位标志位CF=1，则表示已经有过借位，这时交换延时累加值ART=ART-0x1000000，否则执行还原单元。
还原单元：用于FPGA将以太网帧类型0xEEEX还原成0x88BA。
发送单元：用于FPGA将数据帧转发给PHY。
本发明还公开了一种基于FPGA的SV延时可测系统，包括：存储器、处理器以及存储在所述存储器上的计算机程序，所述计算机程序配置为由所述处理器调用时本发明所述的SV延时可测方法的步骤。
本发明还公开了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序配置为由处理器调用时实现本发明所述的SV延时可测方法的步骤。
本发明的有益效果：本发明的SV延时可测方法将以太网帧类型的帧格式进行重新编码，选取了一个保留字段的帧类型进行编码，将两个标志位编码到帧类型里面，当数据帧离开交换机时，将数据帧重新编码恢复帧类型，保证了SV有24位的计数值，计数误差也不会降低。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于FPGA的SV延时可测方法，其特征在于，包括依次执行以下步骤：
步骤1：上电后FPGA启动计数器；
步骤2：FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网帧类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤；如果以太网帧类型不是0x88BA，则FPGA判定该数据帧不是SV数据帧，并执行步骤7；
步骤3：FPGA先将步骤2判定的SV数据帧里面的交换延时累加值ART记为t1，此时FPGA计数器的值为t2，FPGA计数器再记录t2的Bit24值为TH2；
步骤4：比较t2和t1值的大小，如果t2大于t1，则t1借一位，借位标志位CF=1，t1=0x1000000+t1，并将△t的值写入交换延时累加值ART里面，如果t2不大于t1，借位标志位CF=0；
步骤5：△t=t1-t2；
步骤6：将以太网类型重新编码，新编码为0xEEEX，并将编码后类型写入SV数据帧的以太网类型里面，重新编码的SV数据帧为保留类型，交换芯片不做处理；
步骤7： FPGA将数据帧传送给交换芯片；
步骤8：交换芯片存储转发，将数据帧转发给FPGA；
步骤9：FPGA收到来自交换芯片的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0xEEEX，记录计数器的时间为t3，记录t3的Bit24值为TH3，并且还原出TH2和CF的值，否则执行步骤14；
步骤10：判断TH2的值是否为1，并且TH3的值为0；如果TH2的值为1，并且TH3的值为0，说明计数器计满溢出，此时t3=0x1000000+t3，否则执行下一步骤；
步骤11：交换延时累加值的计算，ART=△t+t3；
步骤12：如果借位标志位CF=1，则表示已经有过借位，这时交换延时累加值ART=ART-0x1000000，否则执行下一步骤；
步骤13：FPGA将以太网帧类型0xEEEX还原成0x88BA；
步骤14：FPGA将数据帧转发给PHY。
2.根据权利要求1所述的SV延时可测方法，其特征在于：在所述步骤1中，上电后FPGA的24位计数器以125M时钟计数。
3.根据权利要求2所述的SV延时可测方法，其特征在于：在所述步骤1中，所述计数器的周期为8ns。
4.根据权利要求1所述的SV延时可测方法，其特征在于，在所述步骤6中，将以太网类型重新编码，编码方式如下：将以太网类型改为0xEEEX，前三位固定为三个E，第四位X则按照下表进行编码，最后将编码后的类型写入SV数据帧的以太网类型里面；
Bit3 Bit2 Bit1 Bit0 保留 保留 TH2 CF
。
5.一种基于FPGA的SV延时可测装置，其特征在于，包括：
启动单元：上电后FPGA启动计数器；
解析判断单元：用于FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网帧类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并进入记数单元，如果以太网帧类型不是0x88BA，则FPGA判定该数据帧不是SV数据帧，并进入数据传送单元；
记数单元：用于FPGA先将解析判断单元判定的SV数据帧里面的交换延时累加值ART记为t1，此时FPGA计数器的值为t2，FPGA计数器再记录t2的Bit24值为TH2；
比较单元：用于比较t2和t1值的大小，如果t2大于t1，则t1借一位，借位标志位CF=1，t1=0x1000000+t1，并将△t的值写入交换延时累加值ART里面，如果t2不大于t1，借位标志位CF=0；
计算单元：用于计算△t的值，△t=t1-t2；
重新编码单元：用于将以太网类型重新编码，新编码为0xEEEX，并将编码后类型写入SV数据帧的以太网类型里面，重新编码的SV数据帧为保留类型，交换芯片不做处理；
数据传送单元：用于FPGA将数据帧传送给交换芯片；
转发单元：用于交换芯片存储转发，将数据帧转发给FPGA；
数据接收单元：用于FPGA收到来自交换芯片的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0xEEEX，记录计数器的时间为t3，记录t3的Bit24值为TH3，并且还原出TH2和CF的值，否则进入发送单元；
判断单元：用于判断TH2的值是否为1，并且TH3的值为0；如果TH2的值为1，并且TH3的值为0，说明计数器计满溢出，此时t3=0x1000000+t3，否则进入交换延时累加值计算单元；
交换延时累加值计算单元：用于交换延时累加值的计算，ART=△t+t3；
借位单元：如果借位标志位CF=1，则表示已经有过借位，这时交换延时累加值ART=ART-0x1000000，否则执行还原单元；
还原单元：用于FPGA将以太网帧类型0xEEEX还原成0x88BA；
发送单元：用于FPGA将数据帧转发给PHY。
6.根据权利要求5所述的SV延时可测装置，其特征在于：在所述启动单元中，上电后FPGA的24位计数器以125M时钟计数。
7.根据权利要求6所述的SV延时可测装置，其特征在于：在所述启动单元中，所述计数器的周期为8ns。
8.根据权利要求5所述的SV延时可测装置，其特征在于：在所述重新编码单元中，将以太网类型重新编码，编码方式如下：将以太网类型改为0xEEEX，前三位固定为三个E，第四位X则按照下表进行编码，最后将编码后的类型写入SV数据帧的以太网类型里面；
Bit3 Bit2 Bit1 Bit0 保留 保留 TH2 CF
。
9.一种基于FPGA的SV延时可测系统，包括：存储器、处理器以及存储在所述存储器上的计算机程序，所述计算机程序配置为由所述处理器调用时实现权利要求1－4中任一项所述的SV延时可测方法的步骤。
10.一种计算机可读存储介质，其特征在于：所述计算机可读存储介质存储有计算机程序，所述计算机程序配置为由处理器调用时实现权利要求1－4中任一项所述的SV延时可测方法的步骤。
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