CN108318846A - 智能变电站合并单元绝对延时的测试装置 - Google Patents

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余恩
李亦龙
徐开
邹成伍
黄恒孜
朱海卫
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Electric Power Research Institute of State Grid Zhejiang Electric Power Co Ltd
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
    • G01R35/02—Testing or calibrating of apparatus covered by the other groups of this subclass of auxiliary devices, e.g. of instrument transformers according to prescribed transformation ratio, phase angle, or wattage rating

Abstract

本发明公开了一种智能变电站合并单元绝对延时的测试装置。合并单元输出报文在经过交换机等网络硬件设备后会产生新的延迟，由于在不同的传输网络中造成的延时不统一，合并单元无法确定这些新的延时，因此不能计入到额定延时中。本发明包括光网口、以太网PHY芯片、现场可编程逻辑门阵列FPGA、同步模块和人机接口；所述的光网口与以太网PHY芯片单向通信，以太网PHY芯片与现场可编程逻辑门阵列FPGA单向通信，现场可编程逻辑门阵列FPGA与同步模块双向通信，现场可编程逻辑门阵列FPGA与人机接口双向通信。本发明实现对合并单元绝对延时的精确测试，为电子式互感器的非同步误差校验提供技术支持。

Description

智能变电站合并单元绝对延时的测试装置
技术领域
本发明涉及智能变电站数字化计量领域，特别是一种针对智能变电站核心设备合并单元计量误差的测试装置。
背景技术
目前，智能变电站的二次量接入由以前的模拟量接入改为经光纤后的数字量接入。智能变电站的二次电压、电流采集方式主要有以下几种。
一、电子式互感器加合并单元方式
电子式互感器的采集器一般安装在户外，采集器内置采样电路直接将一次电压电流量转换为数字量，经光纤送入合并单元（MU）。多相采集器的多路数字量信号送达MU，由MU将多路数字信号同步并合并组合成一组数字信号送到测控、保护设备。
二、传统电磁式互感器加合并单元方式
传统电磁式互感器的二次模拟量经电缆接入MU，MU多路同步采样后经光纤送至测控、保护设备；同样，由于需要CPU进行模数转换和数字处理和传输，必然产生延时。
三、合并单元级联方式
此种方式中，电磁式电压互感器的二次电压经电压MU转换成数字量送至下一级MU（如间隔MU），后者对电磁式电流互感器的二次电流进行采样，并与电压MU过来的电压数字量进行同步，组合成一组数字量送入测控、保护设备。
上述方式中，由于存在模数信号转化、数字信号处理、数字信号传输等过程，会引入一定的延迟时间，主要包括采集器采样时间、采集器数字信号输出延时、MU接收延时、MU处理延时、MU报文输出延时、同步处理延时。这些延时均包含在合并单元的额定延时信息中，但是MU输出报文在经过交换机等网络硬件设备后会产生新的延迟，由于在不同的传输网络中造成的延时不统一，合并单元无法确定这些新的延时，因此不能计入到额定延时中。这些新产生的延迟会影响校验仪等二次设备计量校验。
发明内容
本发明所要解决的技术问题是克服上述现有技术存在的缺陷，提供一种智能变电站合并单元绝对延时的测试装置，其主要针对从合并单元采样到电子式互感器校验仪等二次设备的总延时测量，包括由后续通信网络造成的新的延时，从而实现对智能变电站计量设备的精确校验，并为非同步校验方案提供技术支持。
为此，本发明采用如下的技术方案：智能变电站合并单元绝对延时的测试装置，包括光网口、以太网PHY 芯片、现场可编程逻辑门阵列FPGA、同步模块和人机接口；
所述的光网口与以太网PHY芯片单向通信，以太网PHY芯片与现场可编程逻辑门阵列FPGA单向通信，现场可编程逻辑门阵列FPGA与同步模块双向通信，现场可编程逻辑门阵列FPGA与人机接口双向通信。
目前的合并单元一般工作在4K的采样率模式下，即对电网信号进行每秒4000点等间隔采样，根据每秒一次的同步信号对采样点进行0-3999编号，同步信号到来时刻的采样点编号为0，并把该采样点封装成符合IEC61850-9-2协议的数字报文，通过网络口发出；由于合并单元在采样时进行的模数转换、组帧等操作时，以及数字报文在网络传输过程中存在一定的延迟，造成数字信号与模拟信号产生一定的角度差。本发明实现对合并单元绝对延时的精确测试，为电子式互感器的非同步误差校验提供技术支持。
作为上述技术方案的补充，所述的光网口接收合并单元输出的基于IEC61850-9-2LE协议的光信号，并将该光信号转换为电信号输出给以太网PHY芯片。
作为上述技术方案的补充，所述的以太网PHY芯片接收光网口输出的基于IEC61850-9-2LE协议的电信号，通过MII接口协议将基于EIC61850-9-2LE协议的数字报文送给现场可编程逻辑门阵列FPGA。
作为上述技术方案的补充，所述的现场可编程逻辑门阵列FPGA向同步模块输出同步信号或者接收同步模块输入的同步信号，接收来自以太网PHY芯片的IEC61850-9-2LE的数字报文，根据同步信号对来自以太网PHY芯片的IEC61850-9-2LE数字报文标记时间戳，将标有时间戳的IEC61850-9-2LE数字报文送到人机接口。
作为上述技术方案的补充，所述的人机接口即工控机，采用适用于便携式设备的Linux嵌入式操作系统，具有人机交互功能。
作为上述技术方案的补充，人机接口通过网络接口与现场可编程逻辑门阵列FPGA连接，用于接收来自现场可编程逻辑门阵列FPGA的IEC61850-9-2LE数字报文，显示IEC61850-9-2LE数字报文的绝对延时时间。
作为上述技术方案的补充，所述同步模块的外部连接合并单元向其发送PPS或B码形式的光同步信号，或连接同步时钟接收其发来的PPS或B码形式的光同步信号；同步模块的内部与现场可编程逻辑门阵列FPGA连接，将接收到的光同步信号转化为电同步信号送到现场可编程逻辑门阵列FPGA，或者接收现场可编程逻辑门阵列FPGA发来的电同步信号转化为光同步信号输出到合并单元。
本发明具有的有益效果如下：本发明主要用于测试同步信号与合并单元发出的编号为0的数字包之间的时间差，实现对合并单元绝对延时的精确测试，为电子式互感器的非同步误差校验提供技术支持。
附图说明
图1为本发明的结构框图。
具体实施方式
下面结合说明书附图和具体实施方式对本发明作进一步说明。
如图1所示，本发明合并单元绝对延时的测试装置包括光网口、以太网PHY 芯片、现场可编程逻辑门阵列FPGA、同步模块和人机接口（即工控机）。光网口与PHY芯片单向通信，PHY芯片与FPGA单向通信，FPGA与同步模块双向通信，FPGA与人机接口双向通信。
光网口：采用AVAGO公司的AFBR-5803光纤接口，外部与合并单元连接，接收合并单元输出的基于IEC61850-9-2LE协议的光数字信号，将光信号转换为电信号，内部与以太网PHY 芯片连接，发送电信号给Ethernet PHY 芯片。
以太网PHY 芯片：采用TI公司的DP83640以太网PHY芯片，连接光网口和现场可编程逻辑门阵列FPGA。对光网口传递的基于IEC61850-9-2LE协议的电信号进行处理，通过MII接口协议将基于IEC61850-9-2LE协议的数字报文送给现场可编程逻辑门阵列FPGA。
现场可编程逻辑门阵列FPGA：采用Intel公司的高性能FPGA，向同步模块输出同步信号或者接收同步模块输入的同步信号；根据同步信号对来自以太网PHY芯片的IEC61850-9-2LE数字报文标记时间戳，将标有时间戳的IEC61850-9-2LE报文送到人机接口。
人机接口：采用友善之臂公司的tiny4412ARM核心板，采用适用于便携式设备的Linux嵌入式操作系统，具有人机交互功能。人机接口通过网络接口与现场可编程逻辑门阵列FPGA连接，用于接收来自现场可编程逻辑门阵列FPGA的IEC61850-9-2LE报文，显示IEC61850-9-2LE报文的绝对延时时间。
同步模块：采用Agilent公司的HFBR系列光纤发射、接收器，外部可连接合并单元向其发送PPS或B码形式的光同步信号，也可以连接同步时钟接收其发来的PPS或B码形式的光同步信号；内部与现场可编程逻辑门阵列FPGA连接，将接收到的光同步信号转化为电同步信号送到现场可编程逻辑门阵列FPGA，或者接收现场可编程逻辑门阵列FPGA发来的电同步信号转化为光同步信号输出到合并单元。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (10)

1.智能变电站合并单元绝对延时的测试装置，包括光网口、以太网PHY 芯片、现场可编程逻辑门阵列FPGA、同步模块和人机接口；
所述的光网口与以太网PHY芯片单向通信，以太网PHY芯片与现场可编程逻辑门阵列FPGA单向通信，现场可编程逻辑门阵列FPGA与同步模块双向通信，现场可编程逻辑门阵列FPGA与人机接口双向通信。
2.根据权利要求1所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述的光网口接收合并单元输出的基于IEC61850-9-2LE协议的光信号，并将该光信号转换为电信号输出给以太网PHY芯片。
3.根据权利要求2所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述的以太网PHY芯片接收光网口输出的基于IEC61850-9-2LE协议的电信号，通过MII接口协议将基于EIC61850-9-2LE协议的数字报文送给现场可编程逻辑门阵列FPGA。
4.根据权利要求3所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述的现场可编程逻辑门阵列FPGA向同步模块输出同步信号或者接收同步模块输入的同步信号，接收来自以太网PHY芯片的IEC61850-9-2LE的数字报文，根据同步信号对来自以太网PHY芯片的IEC61850-9-2LE数字报文标记时间戳，将标有时间戳的IEC61850-9-2LE数字报文送到人机接口。
5.根据权利要求1-4任一项所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述的人机接口即工控机，采用适用于便携式设备的Linux嵌入式操作系统，具有人机交互功能。
6.根据权利要求5所述的智能变电站合并单元绝对延时的测试装置，其特征在于，人机接口通过网络接口与现场可编程逻辑门阵列FPGA连接，用于接收来自现场可编程逻辑门阵列FPGA的IEC61850-9-2LE数字报文，显示IEC61850-9-2LE数字报文的绝对延时时间。
7.根据权利要求1-4任一项所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述同步模块的外部连接合并单元向其发送PPS或B码形式的光同步信号。
8.根据权利要求1-4任一项所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述同步模块的外部连接同步时钟接收其发来的PPS或B码形式的光同步信号。
9.根据权利要求1-4任一项所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述同步模块的内部与现场可编程逻辑门阵列FPGA连接，将接收到的光同步信号转化为电同步信号送到现场可编程逻辑门阵列FPGA。
10.根据权利要求1-4任一项所述的智能变电站合并单元绝对延时的测试装置，其特征在于，所述同步模块的内部与现场可编程逻辑门阵列FPGA连接，接收现场可编程逻辑门阵列FPGA发来的电同步信号转化为光同步信号输出到合并单元。
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