CN105573239A - 一种高速背板总线通讯控制装置及方法 - Google Patents

一种高速背板总线通讯控制装置及方法 Download PDF

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Abstract

本发明公开了一种高速背板总线通讯控制装置，包括CPU处理器、可编程逻辑控制器、第一M-LVDS接口、第二M-LVDS接口、第一热插拔控制电路和第二热插拔控制电路，其中：可编程逻辑控制器包括发送模块、发送双端口RAM、发送CRC校验模块、并转串模块、串转并模块、接收CRC校验模块、接收双端口RAM和接收模块；本发明采用M-LVDS低压差分信号作为其传输电平，可以实现高达100Mbps甚至更高的通讯速率。同时，当模件热插拔时，电源热插拔电路保证模件插拔不会引起对模件本身和其他在线模件的供电电源的冲击，保证系统正常工作，同时总线热插拔能自动识别，从而启动不同总线扫描流程，提高总线的利用效率。

Description

一种高速背板总线通讯控制装置及方法
技术领域
本发明属于通讯技术领域，特别涉及一种高速背板总线通讯控制装置及方法。
背景技术
一般大型PLC系统或测控装置的硬件结构一般由电源模件、中央处理单元（CPU）模件、工业实时以太网通讯主从站、IO模件、专用功能模件及背板组成，软件由可编程配置软件、工业实时以太网通讯调度软件及各类IO模件应用软件组成。大型PLC或测控装置内可根据工业控制现场的应用需求不同，在插箱内各位置配置各自所需功能的模件，从而组成灵活且复杂的工业测控系统。
早期PLC或测控装置由于控制现场设备不多，测点数量和通讯数据量较小，一般只需要设计并配置一些数据量不大的IO模件就可以。随着工业控制现场设备的增多和规模的不断扩大，对PLC或测控制装置的要求越来越高，PLC或测控装置向着智能化、网络化、复杂化等方向发展。在一个插箱内，除了数据量较小的普通IO设备之外，还会配置实时以太网通讯模件、高速采样模件及通讯管理模件等，这些模件外部可接入的测点数量多、采集或通讯的数据量大，如4网口实时以太网模件的各网口通讯速率达100Mbps，12通道高速数据采集模件各通道最高采样速率为10kHz，通讯管理模件最高支持8个通道通讯速率为115200pbs的RS485接口等等，虽然这些模件自身可对数据进行一定预处理，如对通讯模件报文的拼包解包、高速数据采集模件的测值滤波及分析等功能，但是插箱内CPU模件仍然需要从这些模件获取大量的数据进行计算、分析及逻辑判断。
现有技术方案一般对测点数量较少的普通IO模件采取CAN总线或则RS485总线实现CPU和模件之间通讯，而对测点多数据量大的高速模件则采用并行LocalBUS或PCI（PeripheralComponentInterconnect）总线，背板设计中这两种总线并存，以实现高速与大数据量的输出。
由于现有技术方案对测点多、数据量大的高速模件则采用并行LocalBUS总线或PCI总线。现地总线或PCI总线一般采取并行总线，为进行大数据量传输，一般设计16位甚至32位数据线，同时需要多根地址线和一些读写控制信号线。同时为实现更高的通讯速率，需要对这些信号进行严格阻抗控制和时序控制，否则会造成通讯过程误码率过高，造成背板设计难度增大、面积增加和生产成本的大幅上升。由于工业控制现场对PLC的可靠性要求越来越高，一般要求CPU模件双机热备、各模件支持热插拔和在线带电更换等功能，而现地总线和PCI等由于信号线较多，插拔后模件自动识别的驱动无法实现，热插拔难度较大，暂无较为成熟的热插拔方案。
随着数字技术的快速发展，可编程逻辑控制器（FPGA或CPLD）工作频率和密度越来越高，成本却越来越低，本发明一种高速背板总线通讯控制策略正是采用CPU处理器、可编程逻辑控制器、热插拔控制电路等，实现CPU模件和高速模件中间大数量的交互、支持模件的带电热插拔功能，其上电自动识别和总线扫描方式可以提高背板总线的利用效率，解决工业现场对大型PLC或测控装置的要求。
一般大型PLC或测控系统，采用CAN总线或RS485总线，也有一些自定义的高速通讯总线，但是其通讯速率达不到100Mbps，且不支持热插拔功能等，同时其模件在线和不在线时始终扫描该模件，造成总线利用率的降低。
发明内容
发明目的：本发明提供了一种高速背板总线通讯控制装置及方法，以解决现有技术中的问题。
技术方案：为了实现上述目的，本发明采用以下技术方案：
一种高速背板总线通讯控制装置，其特征在于：包括高速总线背板，所述高速总线背板上连接有若干个高速通讯总线模件，所述高速通讯总线模件包括CPU处理器、可编程逻辑控制器、第一M-LVDS接口、第二M-LVDS接口、第一热插拔控制电路和第二热插拔控制电路，其中：可编程逻辑控制器包括发送模块、发送双端口RAM、发送CRC校验模块、并转串模块、串转并模块、接收CRC校验模块、接收双端口RAM和接收模块；所述CPU处理器依次连接发送模块、发送双端口RAM、并转串模块、第一M-LVDS接口和第一热插拔控制电路，所述发送双端口RAM和并转串模块之间还连接有发送CRC校验模块；所述第二热插拔控制电路依次连接第二M-LVDS接口、串转并模块、接收双端口RAM、接收模块和CPU处理器，所述串转并模块和接收双端口RAM之间还连接有接收CRC校验模块；
所述第一M-LVDS接口电路将可编程控制器内的并转串模块发送的数字信号转换为低压差分信号，发送至高速总线背板的总线上；第二M-LVDS接口电路将高速总线背板上的低压差分信号，转换为可供可编程逻辑控制器识别的数字信号。
一种高速背板总线通讯控制方法，所述CPU处理器把需要发送的数据通过发送模块写入到发送缓冲区的发送双端口RAM中，发送CRC校验模块根据发送内容和发送长度计算校验码并作为报文发给并串转换模块，并串转换模块把发送双端口RAM中的并行数据转换为串行信号，发送给外部的第一M-LVDS接口，转换成低压差分物理信号送至高速背板总线上；接收过程则相反，串并转换模块将第二M-LVDS接口接收到的串行数字信号转换为并行信号，接收CRC校验模块验证报文的正确性，报文无误后把其放入接收缓冲区，即接收数据的接收双端口RAM中。
所述可编程逻辑控制器内设置有接收缓冲区和发送缓冲区，缓冲区为高速双端口RAM，CPU处理器通过LocalBUS总线写入或读取缓冲区内的数据，其时钟频率的最高值为100MHz，数据位宽为32位。
所述CPU处理器的内部逻辑接口信号用来实现CPU处理器写入或读取总线控制器的双端口RAM的数据，同时提供必要的时钟信号给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号，同时还包括控制信号。
所述内部逻辑接口信号提供的时钟信号为100M或12.5M给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号。
所述并串转换模块把发送双端口RAM中的并行数据按照100MHz的时钟频率转换为串行信号。
上电后高速通讯总线模件中的双端口RAM、中断及全局变量进行初始化，根据拨码地址判断自身是通讯主站还是通讯从站，然后进入通讯主站程序或从站程序；
通讯主站的工作流程，主站要发送数据时，首先检测总线是否空闲，如果总线空闲，即进行发送初始化工作，向从站发送数据信息，并进行发送计数，直到所有数据包全部发送完毕，释放总线，主站发送结束后时，处于接收状态，接收从站上送的数据。
通讯从站的工作流程，模件初始化结束之后，总线处于接收状态，一旦总线上有数据报文，并对报文中的地址、标识、校验的信息的判断，如果是该从站的报文且报文无误，则将该报文放入改从站的接收缓冲区中，通知CPU处理器进行读取。
有益效果：本发明专利采用M-LVDS低压差分信号作为其传输电平，可以实现高达100Mbps甚至更高的通讯速率。同时，当模件热插拔时，电源热插拔电路保证模件插拔不会引起对模件本身和其他在线模件的供电电源的冲击，保证系统正常工作，同时总线热插拔能自动识别，从而启动不同总线扫描流程，提高总线的利用效率。
附图说明
图1是本发明的硬件模块示意图；
图2是本发明CPU和FPGA逻辑IP的接口信号图；
图3是本发明主从站的流程图；
图4是本发明主站的流程图；
图5是本发明从站的流程图。
具体实施方式
下面结合实施例对本发明作更进一步的说明。
名词解释：
FPGA是可编程逻辑控制器。
M-LVDS是多点低电压差分信号收发器，其中M-LVDS的英文全称是MultipointlowVoltageDifferentialSignaling。
如图1-4所示，一种高速背板总线通讯控制装置，其特征在于：包括高速总线背板，所述高速总线背板上连接有若干个高速通讯总线模件，所述高速通讯总线模件包括CPU处理器、可编程逻辑控制器、第一M-LVDS接口、第二M-LVDS接口、第一热插拔控制电路和第二热插拔控制电路，其中：可编程逻辑控制器包括发送模块、发送双端口RAM、发送CRC校验模块、并转串模块、串转并模块、接收CRC校验模块、接收双端口RAM和接收模块；所述CPU处理器依次连接发送模块、发送双端口RAM、并转串模块、第一M-LVDS接口和第一热插拔控制电路，所述发送双端口RAM和并转串模块之间还连接有发送CRC校验模块；所述第二热插拔控制电路依次连接第二M-LVDS接口、串转并模块、接收双端口RAM、接收模块和CPU处理器，所述串转并模块和接收双端口RAM之间还连接有接收CRC校验模块；
所述第一M-LVDS接口电路将可编程控制器内的并转串模块发送的数字信号转换为低压差分信号，发送至高速总线背板的总线上；第二M-LVDS接口电路将高速总线背板上的低压差分信号，转换为可供可编程逻辑控制器识别的数字信号。所述CPU处理器为嵌入式软核处理器。
一种高速背板总线通讯控制方法，所述CPU处理器把需要发送的数据通过发送模块写入到发送缓冲区的发送双端口RAM中，发送CRC校验模块根据发送内容和发送长度计算校验码并作为报文发给并串转换模块，并串转换模块把发送双端口RAM中的并行数据转换为串行信号，发送给外部的第一M-LVDS接口，转换成低压差分物理信号送至高速背板总线上；接收过程则相反，串并转换模块将第二M-LVDS接口接收到的串行数字信号转换为并行信号，接收CRC校验模块验证报文的正确性，报文无误后把其放入接收缓冲区，即接收数据的接收双端口RAM中。
所述可编程逻辑控制器内设置有接收缓冲区和发送缓冲区，缓冲区为高速双端口RAM，CPU处理器通过LocalBUS总线写入或读取缓冲区内的数据，其时钟频率的最高值为100MHz，数据位宽为32位。
所述CPU处理器的内部逻辑接口信号用来实现CPU处理器写入或读取总线控制器的双端口RAM的数据，同时提供必要的时钟信号给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号，同时还包括控制信号。
所述内部逻辑接口信号提供的时钟信号为100M或12.5M给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号。
所述并串转换模块把发送双端口RAM中的并行数据按照100MHz的时钟频率转换为串行信号。
下表为：CPU处理器和可编程逻辑器件接口信号描述表
上电后高速通讯总线模件中的双端口RAM、中断及全局变量进行初始化，根据拨码地址判断自身是通讯主站还是通讯从站，然后进入通讯主站程序或从站程序；
通讯主站的工作流程，主站要发送数据时，首先检测总线是否空闲，如果总线空闲，即进行发送初始化工作，向从站发送数据信息，并进行发送计数，直到所有数据包全部发送完毕，释放总线，主站发送结束后时，处于接收状态，接收从站上送的数据。
通讯从站的工作流程，模件初始化结束之后，总线处于接收状态，一旦总线上有数据报文，并对报文中的地址、标识、校验的信息的判断，如果是该从站的报文且报文无误，则将该报文放入改从站的接收缓冲区中，通知CPU处理器进行读取。
热插拔控制电路实现模件插到或拔出到高速总线背板上时，保证模件及高速总线背板上其他模件不会因为负载突变而出现失电、器件损坏或通讯中断等故障。
CPU处理器通过在线检测电路功能可以判断背板上该总线地址上的模件是否在线，从而进行处理，即扫描或不扫描该总线地址上的模块数据，以提高总线利用效率。
另外，基于本专利发明原理，还可以进行一下改进，首先关于通讯模块主从站识别方法，可以通过各模件的拨码开关方式进行识别。其次，随着以后FPGA和M-LVDS技术的发展，性能速率越来越高，还可进一步提高该背板总线的通讯速率。最后，对于高速通讯总线，当其通讯数据量较大，且CPU处理器能力不高时，可以把多次接收到的数据放入到中间缓冲区中，再产生一次中断信号给CPU处理，避免CPU负担过高。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种高速背板总线通讯控制装置，其特征在于：包括高速总线背板，所述高速总线背板上连接有若干个高速通讯总线模件，所述高速通讯总线模件包括CPU处理器、可编程逻辑控制器、第一M-LVDS接口、第二M-LVDS接口、第一热插拔控制电路和第二热插拔控制电路，其中：可编程逻辑控制器包括发送模块、发送双端口RAM、发送CRC校验模块、并转串模块、串转并模块、接收CRC校验模块、接收双端口RAM和接收模块；所述CPU处理器依次连接发送模块、发送双端口RAM、并转串模块、第一M-LVDS接口和第一热插拔控制电路，所述发送双端口RAM和并转串模块之间还连接有发送CRC校验模块；所述第二热插拔控制电路依次连接第二M-LVDS接口、串转并模块、接收双端口RAM、接收模块和CPU处理器，所述串转并模块和接收双端口RAM之间还连接有接收CRC校验模块；
所述第一M-LVDS接口电路将可编程控制器内的并转串模块发送的数字信号转换为低压差分信号，发送至高速总线背板的总线上；第二M-LVDS接口电路将高速总线背板上的低压差分信号，转换为可供可编程逻辑控制器识别的数字信号。
2.根据权利要求1所述的高速背板总线通讯控制方法，其特征在于：所述CPU处理器把需要发送的数据通过发送模块写入到发送缓冲区的发送双端口RAM中，发送CRC校验模块根据发送内容和发送长度计算校验码并作为报文发给并串转换模块，并串转换模块把发送双端口RAM中的并行数据转换为串行信号，发送给外部的第一M-LVDS接口，转换成低压差分物理信号送至高速背板总线上；接收过程则相反，串并转换模块将第二M-LVDS接口接收到的串行数字信号转换为并行信号，接收CRC校验模块验证报文的正确性，报文无误后把其放入接收缓冲区，即接收数据的接收双端口RAM中。
3.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述可编程逻辑控制器内设置有接收缓冲区和发送缓冲区，缓冲区为高速双端口RAM，CPU处理器通过LocalBUS总线写入或读取缓冲区内的数据，其时钟频率的最高值为100MHz，数据位宽为32位。
4.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述CPU处理器的内部逻辑接口信号用来实现CPU处理器写入或读取总线控制器的双端口RAM的数据，同时提供必要的时钟信号给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号，同时还包括控制信号。
5.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述内部逻辑接口信号提供的时钟信号为100M或12.5M给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号。
6.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述并串转换模块把发送双端口RAM中的并行数据按照100MHz的时钟频率转换为串行信号。
7.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：上电后高速通讯总线模件中的双端口RAM、中断及全局变量进行初始化，根据拨码地址判断自身是通讯主站还是通讯从站，然后进入通讯主站程序或从站程序；
通讯主站的工作流程，主站要发送数据时，首先检测总线是否空闲，如果总线空闲，即进行发送初始化工作，向从站发送数据信息，并进行发送计数，直到所有数据包全部发送完毕，释放总线，主站发送结束后时，处于接收状态，接收从站上送的数据。
8.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：通讯从站的工作流程，模件初始化结束之后，总线处于接收状态，一旦总线上有数据报文，并对报文中的地址、标识、校验的信息的判断，如果是该从站的报文且报文无误，则将该报文放入改从站的接收缓冲区中，通知CPU处理器进行读取。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105978548A (zh) * 2016-06-28 2016-09-28 青岛歌尔声学科技有限公司 一种支持热插拔功能的电路
CN106168936A (zh) * 2016-07-13 2016-11-30 惠州紫旭科技有限公司 一种经济柔性连线的高速串行通信方法、装置和系统
CN106227155A (zh) * 2016-07-20 2016-12-14 上海宇航系统工程研究所 一种星载天线伺服控制器多串口实时通讯控制系统及方法
CN106444527A (zh) * 2016-11-04 2017-02-22 南京丰道电力科技有限公司 一种基于可编程控制器的背板总线系统
CN108234267A (zh) * 2018-02-08 2018-06-29 卡斯柯信号有限公司 一种基于m-lvds实时多主高速总线的通信系统
CN111444125A (zh) * 2020-05-15 2020-07-24 华大半导体有限公司 一种扩展总线系统
CN111551376A (zh) * 2020-06-02 2020-08-18 中车青岛四方车辆研究所有限公司 基于轨道交通试验台的数据采集控制单元
CN112100112A (zh) * 2020-09-18 2020-12-18 中车株洲电力机车研究所有限公司 全双工总线及列车
CN112398713A (zh) * 2020-10-22 2021-02-23 北京和利时系统工程有限公司 一种背板总线数据发送方法及装置
CN112398715A (zh) * 2020-10-22 2021-02-23 北京和利时系统工程有限公司 一种背板总线数据接收方法及装置
CN113032319A (zh) * 2021-03-30 2021-06-25 中车青岛四方车辆研究所有限公司 基于fpga的车载系统数据传输方法及同步高速串行总线结构
CN113406923A (zh) * 2021-06-24 2021-09-17 深圳市华茂欧特科技有限公司 一种高效编解码规则实现plc高速差分背板总线的方法
CN114048155A (zh) * 2021-11-23 2022-02-15 北京和利时系统工程有限公司 通讯系统及智能控制器
EP4216516A1 (en) * 2022-01-25 2023-07-26 Schneider Electric Industries SAS Transmitter and receiver module, communication system for exchanging ethernet frames on a single m-lvds line
CN117149687A (zh) * 2023-09-05 2023-12-01 浙江东开半导体科技有限公司 一种信号中转保障装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102508456A (zh) * 2011-09-29 2012-06-20 东南大学 振动监视保护装置的背板总线式结构及其通信控制方法
CN103809547A (zh) * 2012-11-14 2014-05-21 沈阳高精数控技术有限公司 一种伺服驱动器现场总线接口的控制系统及方法
CN104808572A (zh) * 2015-03-13 2015-07-29 沈阳中科博微自动化技术有限公司 基于功能安全的高完整性plc控制器
CN104881386A (zh) * 2015-05-14 2015-09-02 南京国电南自美卓控制系统有限公司 一种解决blvds总线直流平衡问题的装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102508456A (zh) * 2011-09-29 2012-06-20 东南大学 振动监视保护装置的背板总线式结构及其通信控制方法
CN103809547A (zh) * 2012-11-14 2014-05-21 沈阳高精数控技术有限公司 一种伺服驱动器现场总线接口的控制系统及方法
CN104808572A (zh) * 2015-03-13 2015-07-29 沈阳中科博微自动化技术有限公司 基于功能安全的高完整性plc控制器
CN104881386A (zh) * 2015-05-14 2015-09-02 南京国电南自美卓控制系统有限公司 一种解决blvds总线直流平衡问题的装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
吴从中等: "《基于FPGA的CAN控制器软核的设计与实现》", 《电路与系统学报》 *
张洪亮: "《基于FPGA的BLVDS总线设计》", 《电讯技术》 *
徐锋等: "《基于RocketIO的SAR雷达系统高速串行传输的实现》", 《遥感技术与应用》 *

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105978548B (zh) * 2016-06-28 2018-10-26 青岛歌尔声学科技有限公司 一种支持热插拔功能的电路
CN105978548A (zh) * 2016-06-28 2016-09-28 青岛歌尔声学科技有限公司 一种支持热插拔功能的电路
CN106168936A (zh) * 2016-07-13 2016-11-30 惠州紫旭科技有限公司 一种经济柔性连线的高速串行通信方法、装置和系统
CN106227155A (zh) * 2016-07-20 2016-12-14 上海宇航系统工程研究所 一种星载天线伺服控制器多串口实时通讯控制系统及方法
CN106227155B (zh) * 2016-07-20 2019-03-12 上海宇航系统工程研究所 一种星载天线伺服控制器多串口实时通讯控制系统及方法
CN106444527A (zh) * 2016-11-04 2017-02-22 南京丰道电力科技有限公司 一种基于可编程控制器的背板总线系统
CN108234267B (zh) * 2018-02-08 2023-11-07 卡斯柯信号有限公司 一种基于m-lvds实时多主高速总线的通信系统
CN108234267A (zh) * 2018-02-08 2018-06-29 卡斯柯信号有限公司 一种基于m-lvds实时多主高速总线的通信系统
CN111444125A (zh) * 2020-05-15 2020-07-24 华大半导体有限公司 一种扩展总线系统
CN111444125B (zh) * 2020-05-15 2024-03-29 小华半导体有限公司 一种扩展总线系统
CN111551376A (zh) * 2020-06-02 2020-08-18 中车青岛四方车辆研究所有限公司 基于轨道交通试验台的数据采集控制单元
CN112100112A (zh) * 2020-09-18 2020-12-18 中车株洲电力机车研究所有限公司 全双工总线及列车
CN112398713A (zh) * 2020-10-22 2021-02-23 北京和利时系统工程有限公司 一种背板总线数据发送方法及装置
CN112398715A (zh) * 2020-10-22 2021-02-23 北京和利时系统工程有限公司 一种背板总线数据接收方法及装置
CN113032319B (zh) * 2021-03-30 2023-09-05 中车青岛四方车辆研究所有限公司 基于fpga的车载系统数据传输方法及同步高速串行总线结构
CN113032319A (zh) * 2021-03-30 2021-06-25 中车青岛四方车辆研究所有限公司 基于fpga的车载系统数据传输方法及同步高速串行总线结构
CN113406923A (zh) * 2021-06-24 2021-09-17 深圳市华茂欧特科技有限公司 一种高效编解码规则实现plc高速差分背板总线的方法
CN114048155A (zh) * 2021-11-23 2022-02-15 北京和利时系统工程有限公司 通讯系统及智能控制器
EP4216516A1 (en) * 2022-01-25 2023-07-26 Schneider Electric Industries SAS Transmitter and receiver module, communication system for exchanging ethernet frames on a single m-lvds line
CN117149687A (zh) * 2023-09-05 2023-12-01 浙江东开半导体科技有限公司 一种信号中转保障装置
CN117149687B (zh) * 2023-09-05 2024-04-09 浙江东开半导体科技有限公司 一种信号中转保障装置

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