CN102253913A - 一种对多板卡端口进行状态获取和输出控制的装置 - Google Patents

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Abstract

本发明公开一种对多板卡端口进行状态获取和输出控制的装置，用于以太网交换系统中，通过将CPU的GPIO设计成半双工6线制SPI接口，其输入和输出共享4数据线方式，采用特定的帧结构，并通过CPLD扩展多个并行的SPI接口，采取寄存器实时映像技术，将接口板的状态信息和控制信息快速同步到该映像寄存器，并辅以中断处理方式，CPU通过对映像寄存器做读、写的操作。采用本发明的技术方案，可以提高CPU对多板卡端口进行监控的效率，可更好地满足对交换机环网恢复的实时性要求。

Description

一种对多板卡端口进行状态获取和输出控制的装置
技术领域
本发明涉及多板卡以太网交换系统技术领域，尤其涉及一种对多板卡端口进行状态获取和输出控制的装置。
背景技术
在分布式多SLOT接口板卡的以太网交换系统中，尤其对光模块较多的接口板卡，每一SLOT的板卡都有若干状态变化信息，比如每个光端口模块的光信号丢失Rx_LOS、发送故障Tx_Fault、模块在位插拔Present、新接口板识别BID等信息，需要CPU及时响应处理；同时CPU也有若干控制信息，比如光模块关闭控制Tx_Disable，光模块的I2C总线的切换控制等，也需要及时传送到各SLOT板卡。CPU响应处理的实时性，直接关系到交换机环网恢复时间的实时性要求。
而当CPU的外部接口资源有限，无法直接访问接口板卡的端口信息，或不适合采用周期性轮流查询的方式实现上述需求时，就需要使用一种扩展外部接口，提高CPU效率的方法。
发明内容
本发明的目的在于提供一种对多板卡端口进行状态获取和输出控制的装置，解决了当CPU的外部接口不丰富的情况下，使CPU快速获取端口状态的变化，并及时输出控制信号，从而使交换机系统满足环网恢复的时间要求。
为达到上述目的，本发明是通过以下技术方案来实现的：
一种对多板卡端口进行状态获取和输出控制的装置，包括：CPU、可编程逻辑电路、以及多个SLOT接口板；所述的CPU包含6个GPIO，且把6个GPIO设计为6线制半双工SPI接口。
CPU还包括：中断输入信号IRQ。
所述的可编程逻辑电路包括：接口系统时钟、双向Buffer、CPU SPI接口控制逻辑电路、输入移位寄存器、输出移位寄存器、发送写控制电路、接收读控制电路、地址译码逻辑、多个SLOT的发送控制映像寄存器、多个SLOT的接收状态映像寄存器、多个SLOT的Master SPI控制逻辑电路、SLOT状态信号变化识别电路、SLOT中断寄存器，以及中断复用产生逻辑。
所述可编程逻辑电路采用CPLD(复杂可编程逻辑器件)。
所述的多个SLOT接口板电路，每个都包含有并入串出移位寄存器和串入并出移位寄存器；每个SLOT接口板和可编程逻辑电路的对应Master SPI之间通过标准的4线全双工SPI接口相连。
CPU的GPIO接口具有单字节操作模式的帧结构和BURST多字节连续操作模式的帧结构。
采用映像寄存器的方式，CPU通过所述6线制半双工SPI接口对接收状态映像寄存器进行读操作；或者对发送控制映像寄存器做写操作。
Master SPI接口控制逻辑电路，通过SLOT接口板上的并入串出移位寄存器，将SLOT接口板的端口状态信息传送到接收状态映像寄存器中；同时将发送控制映像寄存器中的内容传送到SLOT接口板的串入并出移位寄存器的输出端。
本发明通过将CPU的GPIO设计成半双工6线制SPI接口，其输入和输出共享4数据线方式，采用特定的帧结构，并通过CPLD扩展多个并行的SPI接口，采取寄存器实时映像技术，将接口板的状态信息和控制信息快速同步到该映像寄存器，并辅以中断处理方式，CPU通过对映像寄存器做读、写的操作，即可达到CPU对接口板端口进行快速监控的目的。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1是本发明装置的结构图；
图2是本发明的6线制SPI接口的单字节操作时序图；
图3是本发明的6线制SPI接口BURST模式3字节操作时序图；
图4是本发明的处理流程图。
具体实施方式
如图1所示，本发明对多板卡端口进行状态获取和输出控制的装置包括：CPU、可编程逻辑电路、以及多个SLOT接口板。
所述的CPU包含6个GPIO，且把6个GPIO设计为6线制半双工SPI接口；以及中断输入信号IRQ。
所述的可编程逻辑电路包括接口系统时钟，双向Buffer，CPU SPI接口控制逻辑电路，输入移位寄存器，输出移位寄存器，发送写控制电路，接收读控制电路，地址译码逻辑，多个SLOT的发送控制映像寄存器，多个SLOT的接收状态映像寄存器，多个SLOT的Master SPI控制逻辑电路，SLOT状态信号变化识别电路，SLOT中断寄存器，中断复用产生逻辑。
所述可编程逻辑电路采用CPLD(复杂可编程逻辑器件)。
所述的SLOT接口板，每个都包含有并入串出移位寄存器和串入并出移位寄存器。
基本帧结构为操作码+数据。其中操作码由读写控制比特和7比特地址构成。该接口可工作于单字节访问模式和BURST多字节连续读或连续写操作模式。
单字节操作模式的帧结构是：操作码+1字节数据。如图2所示。
BURSR模式的帧结构是：操作码+N字节数据。根据CPU_SPI_EN的宽度和时钟周期数自行判决，地址自动加1，从而提高读或写操作的效率。以3字节的操作为例，如图3所示。
CPLD首先根据操作码，解析得知后续是读操作还是写操作，并及时改变数据线接口的方向。同时CPU的GPIO数据线也要同步变更方向。根据约定，双方都是在CPU_SPI_SCK的下降沿发送数据，在其上升沿接收数据。
如图4所示流程，本发明所述的CPLD上电后，CPLD内部复位，中断寄存器清零，CPU SPI控制逻辑电路处于IDLE状态，控制双向Buffer的方向为输入，等待接收操作码；当CPLD检测到CPU_SPI_EN由高电平变为低电平(即有效)后，进入操作码接收状态。
在操作码接收状态，当检测到CPU_SPI_SCK上升沿后，此时从输入移位寄存器获取到操作码的高4bit，当再次检测到CPU_SPI_SCK上升沿后，则获取到操作码的低4bit。解析操作码，得知后续操作是读操作还是写操作，并解析出要读或写的映射寄存器的首地址。
如果操作码解析是读操作，则进入读操作状态，读取地址译码指向的映像寄存器，当检测到CPU_SPI_CLK下降沿输出其高4比特到PU_SPI_DATA；同时把控制双向Buffer的方向改为输出；然后当继续检测到CPU_SPI_CLK下降沿时，输出其低4比特到PU_SPI_DATA；然后读地址加1，为随后的BURST读操作做准备。检测CPU_SPI_EN的状态，如果CPU_SPI_EN仍为低电平(即有效)，则准备读取后续地址的映像寄存器的内容。如果检测到CPU_SPI_EN变为高电平(即无效)，则读过程结束，返回到IDLE状态等待。
如果操作码解析是写操作，则进入写操作状态，控制双向Buffer的方向不变，仍为输入；当检测到CPU_SPI_CLK上升沿时，则从PU_SPI_DATA采集到的高4BIT；当再次检测到CPU_SPI_CLK上升沿时，则从PU_SPI_DATA采集到的低4BIT；同时把整字节写入到当前地址译码指向的发送控制映像寄存器中。然后写地址加1，为随后的BURST写操作做准备。检测CPU_SPI_EN的状态，如果CPU_SPI_EN仍为低电平(即有效)，则准备将后续收到的整字节写入到后续地址指向的发送控制映像寄存器中。如果检测到CPU_SPI_EN变为高电平(即无效)，则写过程结束，返回到IDLE状态等待。
通过这样的过程，CPU就通过6线制半双工SPI接口实现了对CPLD内部映像寄存器的读或写的访问。
而对于SLOT Master SPI接口，该SPI控制逻辑电路，在发送方向，连续不断地把CPLD内部发送控制映像寄存器的内容，传送到SLOT接口板的传入并出寄存器，并锁存输出；在接收方向，该Master SPI接口电路连续不断地把来自于SLOT接口板的状态信号，接近实时地传送到CPLD内部的接收状态映像寄存器中。
SLOT SPI时钟以5Mhz计算，传送1Byte信息，所需时间不足2us；对于CPU SPI接口，若时钟速率也按照5Mhz计算，因其是6线SPI方式，同时传送4bit信息，考虑到操作码开销，读取一次映射寄存器的时间大约是1-2us。
本发明采用把CPU的6个GPIO引脚，设计出6线制半双工SPI接口，包括使能信号CPU_SPI_EN，方向是从CPU输出到CPLD；时钟信号CPU_SPI_SCK，方向是CPU输出到CPLD；4个数据信号CPU_SPI_DATA[3:0]，是双向信号。数据的接收和发送采用时分复用方式，即CPU要么读取状态信息，要么输出控制信息。方向控制根据帧结构中操作码的读写控制bit来确定。
采用本发明的方法，可使硬件造成的时间延迟很小，进而使CPU能及时获取端口的状态信息并输出控制，从而满足以太网交换机对环网的实时性要求。

Claims (8)

1.一种对多板卡端口进行状态获取和输出控制的装置，包括：CPU、可编程逻辑电路、以及多个SLOT接口板，其特征在于：所述的CPU包含6个GPIO，且把6个GPIO设计为6线制半双工SPI接口。
2.如权利要求1所述的对多板卡端口进行状态获取和输出控制的装置，其特征在于：CPU还包括：中断输入信号IRQ。
3.如权利要求1所述的对多板卡端口进行状态获取和输出控制的装置，其特征在于：所述的可编程逻辑电路包括：接口系统时钟、双向Buffer、CPU SPI接口控制逻辑电路、输入移位寄存器、输出移位寄存器、发送写控制电路、接收读控制电路、地址译码逻辑、多个SLOT的发送控制映像寄存器、多个SLOT的接收状态映像寄存器、多个SLOT的Master SPI控制逻辑电路、SLOT状态信号变化识别电路、SLOT中断寄存器，以及中断复用产生逻辑。
4.如权利要求1或3所述的对多板卡端口进行状态获取和输出控制的装置，其特征在于：所述可编程逻辑电路采用CPLD。
5.如权利要求1所述的对多板卡端口进行状态获取和输出控制的装置，其特征在于：所述的多个SLOT接口板电路，每个都包含有并入串出移位寄存器和串入并出移位寄存器；每个SLOT接口板和可编程逻辑电路的对应Master SPI之间通过标准的4线全双工SPI接口相连。
6.如权利要求1所述的对多板卡端口进行状态获取和输出控制的装置，其特征在于：所述CPU的GPIO接口具有单字节操作模式的帧结构和BURST多字节连续操作模式的帧结构。
7.如权利要求1所述的对多板卡端口进行状态获取和输出控制的装置，其特征在于：采用映像寄存器的方式，CPU通过所述6线制半双工SPI接口对接收状态映像寄存器进行读操作；或者对发送控制映像寄存器做写操作。
8.如权利要求3所述的对多板卡端口进行状态获取和输出控制的装置，其特征在于：所述的Master SPI接口控制逻辑电路，通过SLOT接口板上的并入串出移位寄存器，将SLOT接口板的端口状态信息传送到接收状态映像寄存器中；同时将发送控制映像寄存器中的内容传送到SLOT接口板的串入并出移位寄存器的输出端。
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