CN101354657A - 现场可编程门阵列的加载方法及加载电路 - Google Patents

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Abstract

本发明提供一种现场可编程门阵列的加载电路及加载方法,加载电路包括微处理器、非易失性存储器以及现场可编程门阵列,非易失性存储器与微处理器连接,微处理器与现场可编程门阵列连接,使用该加载电路加载数据时,微处理器从非易失性存储器中读取加载数据,并将加载数据写入寄存器中,通过控制器从寄存器中读取加载数据,并通过加载数字信号将加载数据传输至现场可编程门阵列。实施本发明提升了整个加载过程的速度,大幅度的降低了加载时间,从而降低了系统启动配置时间,也降低了系统的故障恢复时间,提升了产品性能和指标。

Description

现场可编程门阵列的加载方法及加载电路
技术领域
本发明涉及向现场可编程门阵列中加载文件方法及相应的加载电路。 背景技术
FPGA (Field-programmable gate arrays,现场可编程门阵列)是一种可擦 除可编程的只读存储器。通常在单板上电初始化时,将相关程序数据加载到 FPGA中。FPGA初始化后,可以完成复杂的逻辑控制,实现各种业务处理功 能。由于FPGA是一种掉电不保存数据的逻辑芯片,所以要求每次上电启动 后要重新加载,即将程序数据重新加载写入到FPGA芯片中,使其能够正常 工作。
请参见图1,图1为一种现有的对FPGA加载文件的加载电路,该电路包 括微处理器(MCU) 11、非易失性存储器DATAFLASH12以及FPGA13,非 易失性存储器12与MCU 11连接,MCU 11通过通用输入/输出GPIOlll模块 与FPGA 13连接。
现有的一种对FPGA加载文件的方法是将加载的文件存储在非易失性存 储器12中,上电启动后MCU 11通过其专门接口从非易失性存储器12中读 取数据,存储到緩存区中,然后再通过MCU 11的GPIO接口 111加载到FPGA 13中去,FPGA与MCU之间的加载信号如下表所示:
<table>table see original document page 4</column></row> <table>
D—IN
加载数字信号
上表所示的FPGA加载信号都要单独连接到MCU 11的一个GPIO 111 管脚上,在图1所示,FPGA 13的加载管脚PROG_B、 INIT—B、 DONE、 CCLK、 D—IN分别连接到MCU 11中的GPIO 111的5根管脚上,由软件实现对各个 管脚的控制。MCU 11提供的5根GPIO管脚通常具有控制作用,通过软件控 制CCLK和D一IN信号实现数据传输,完成最终的加载功能。MCUll按比特 位依次从緩存区中从低位到高位依次读取一个字节的数据时,首先将CCLK 信号拉低,读取传输字节数据的最低位的比特位,将该位状态通过D一IN信号 传输给FPGA;然后将CCLK信号拉高,准备下一比特位数据输出,将加载 的字节数据右移一位,即将下一位数据移至最低位。
由于这种加载方式需要通过软件控制各管脚工作状态,软件控制的方式 通常对最高传输速率有上限阈值,因此对数据的加载速度限制较大,同时, GPIO管脚的控制时间受限于MCU的时钟速率,例如,加载数据采用软件控 制数字板ARM指令时钟和数据传输,FPGA的加载时间受到MCU的指令时 钟限制,而数字板ARM指令时钟通常控制加载FPGA的时钟为500K左右。 而且加载一个字节数据要分别控制CCLK和D_IN管脚八次,对于加载大文 件的FPGA数据,加载的时间就较难控制,甚至加载时间过长,影响到系统 初始化工作。
发明内容
本发明的目的在于提供一种现场可编程门阵列的加载方法及加载电路, 能够提高加载速度,减少系统启动配置时间。
本发明提供一种现场可编程门阵列的加载方法,包括步骤:
步骤l,微处理器读取加载数据;
步骤2,将所述加载数据写入所述微处理器的串行总线传输接口模块的寄 存器中;
步骤3,所述串行总线传输接口模块的控制器从所述寄存器中读取所述加
载数据;
步骤4,根据串行总线传输接口模块向所述现场可编程门阵列发送的时钟 信号,通过所述串行总线传输接口模块发送加载数字信号将所述加载数据传 输至所述现场可编程门阵列。
本发明还提供一种现场可编程门阵列的加载电路,包括微处理器、非易 失性存储器以及现场可编程门阵列,所述非易失性存储器与所述微处理器连 接,所述微处理器与所述现场可编程门阵列连接,
所述微处理器包括通用输入/输出接口模块和串行总线传输接口模块,所 述通用输入/输出接口模块与与所述现场可编程门阵列连接,发送复位信号以 及接收复位完成信号和加载完成信号;
所述串行总线传输接口模块与所述现场可编程门阵列连接,发送加载时 钟信号和加载数字信号;该串行总线传输接口模块包括寄存器,以及控制器;
所述微处理器从所述非易失性存储器中读取加载数据,并将所述加载数 据写入所述寄存器中,通过所述控制器从所述寄存器中读取所述加载数据, 并通过所述加载数字信号将所述加载数据传输至所述现场可编程门阵列。
实施本发明的现场可编程门阵列的加载方法及加载电路,通过写SPI数 据寄存器,由SPI模块的控制器完成加载数据的输出过程,减少了对MCU的 GPIO模块的多重控制,进一步,由于SPI模块的时钟信号由MCU的CPU产 生,其最高传输速率的限制要求远低于现有技术中通过软件控制时钟频率对 最高传输速率的要求,可以根据用户对传输速率的需求进行设置,从而使的 传输速率远大于MCU控制GPIO的速率。通过SPI ^^莫块的传输速率提升整个 加载过程的速度,大幅度的降低了加载时间,从而降低了系统启动配置时间, 也降低了系统的故障恢复时间,提升了产品性能和指标。
附图说明
图1为现有技术中现场可编程门阵列的加载电路的原理框图;
图2为本发明的一个实施例中现场可编程门阵列的加载方法;
图3为本发明的一个实施例中现场可编程门阵列的加载电路的原理框图;
图4为本发明的一个优选实施例中现场可编程门阵列的加载方法;
图5为本发明的一个优选实施例中现场可编程门阵列的加载电路的原理 框图。
具体实施方式
参阅图2和图3,本发明对FPGA加载数据的加载方法及加载电路使用 SPI ( Serial Peripheral Interface,串行总线传输接口 )来克服对MCU管脚的速 率要求。如图3所示,MCU 11通过GPIO 31模块和SPI 32模块与FPGA13 连接。在一个实施例中,MCU 11通过总线与DATAFLASH 12连接,实现将 存储在DATAFLASH 12中需要加载的文件通过GPIO 31模块和SPI32模块快 速加载到FPGA 13中。
如图2所示,当对FPGA 13加载数据时,MCU 11从DATAFLASH12读 取加载数据(SI);然后将所读取的加载数据写入SPI 32模块的寄存器中(S2 ); SPI的控制器从该寄存器中读取加载数据(S3);在本发明中,通过SPI32模 块向FPGA 13发送时钟信号,根据SPI 32模块向FPGA 13发送的时钟信号, 通过所述SPI 32模块将加载数据传输至FPGA 13 ( S4 )。
在本发明的一个实施例中,在执行步骤S1之前,可以通过向FPGA13发 送PROG—B信号,使FPGA13进入加载状态。另外,在本发明的一个实施例 中,当MCU从低位开始传输加载数据的字节时,设置SPI 32模块的工作模 式,将SPI 32设置为SPI主机模式,即,数据传输的起始由主机发送数据来 启动,主机激活时钟并开始传输;另外,设置SPI 32模块数据传输LSB低位 在先,工作模式为模式0,以保持与MCU传输的方向一致。
在本发明的一个实施例中,当FPGA 13接收到PROG—B信号时,对该信 号进行处理,启动FPGA 13的加载过程;当复位完成后FPGA 13会向MCU 11 发送INIT—B信号,当MCU 11接收到该信号后,检测该信号是否指示出错, 如果指示出错,则结束,当前加载过程失败,否则,执行Sl步骤。
作为本发明的进一步改进,在一个实施例中,MCU 11循环;险测SPI 32 模块的状态寄存器标志位SPIF标志,判断传输是否完成,即寄存器是否为空, 如果为空,则检测INH1B信号是否指示出错,如果指示出错,则加载结束; 否则,检测DONE信号是否指示加载完成,如果未完成,则执行Sl步骤。
MCU通过写SPI模块的寄存器完成数据的加载过程,而不需要通过软件 对GPIO各加载管脚——控制,大大减少了 MCU对GPIO的操作过程;进一 步,由于SPI模块的时钟信号由MCU的CPU产生,其最高传输速率的限制 要求远低于现有技术中通过软件控制时钟频率对最高传输速率的要求,可以 根据用户对传输速率的需求进行设置,从而使的传输速率远大于MCU控制 GPIO的速率,本发明大大降低了加载时间,提高了加载速度,从而降低了系 统启动配置时间,也降低了系统的故障恢复时间,提升了产品性能和指标。 另外,本发明将SPI模块作为FPGA芯片的加载过程的专用模块,而并非复 用该SPI模块的功能。
参考图4和图5,为实施本发明的一优选实施例。
图5中,FPGA13的PROG—B、INIT—B和DONE信号管脚连接到MCU 11 内部的GPI031接口上,PROG_B、 INIT—B和DONE信号管脚分别接PIN1〜3 管脚,对于MCU11来说,PIN1管脚为输出管脚,PIN2和PIN3管脚为输入 管脚。FPGA13的CCLK和DJN信号管脚连接到MCU 11内部的SPI 32模 块上,FPGA 13模块的CCLK管脚连接SPI 32模块的SCK管脚,D—IN管脚 连接MOSI管脚,这样,加载FPGA的速率不再由MCUll的速率来控制,而 转由SPD2模块的时钟速率控制。
加载流程如图4所示,首先启动加载(S4-l ),通过对PROG_B管脚发出
复位信号PROG—B信号,使FPGA13进入加载状态。同时设置MCU 11的SPI 32模块的工作模式,设置为SPI主机模式(即,数据传输的起始由主机发送 数据来启动,主机的CPU激活时钟,并通过SCK管脚发送时钟信号,开始传 输加载数据),数据传输LSB低位在先,工作模式为模式0(即,CPHA=0, 加载数据在SCK的第一个时钟沿采样;CPOL=0, SCK为高电平,有效状态)。
然后,检测复位完成状态管脚是否出错(S4-2 ),判断FPGA13的INIT_B 信号是否指示出错,如果指示出错,则退出加载流程;如果指示正常,进入 下一操作步骤。
MCU 11从緩存区DATAFLASH 12读取一个页的加载数据到緩冲区中 (S4-3 ),并设置加载数据指针为緩冲区头指针。根据当前加载数据指针读取 緩沖区中的一个字节数据(S4-4)。
MCU 11将加载的一个字节数据写入到SPI32的数据寄存器中(S4-5), 由SPI32内部控制器,将该一个字节数据中的8位比特数据信号根据SCK信 号的时钟特性,通过MOSI管脚传输到FPGA13中,完成一个字节数据的加 载。
然后MCU11循环检测SPI 32的状态寄存器SPIF标志,判断传输是否完 成(S4-6),如果未完成,则继续传输,直至传输完成。如果传输完成则进入 下一操作步骤。
在本实施例中,每加载完成一个字节数据后,都要检测加载状态是否出 错(S4-7),即判断FPGA13的INH1B信号是否指示出错。如果指示加载出 错(S4-12),加载结束(S4-13)。如果指示加栽正确,则再判断FPGA13的 DONE信号是否指示加载完成(S4-8), DONE信号为高信号,表明本次加载 已完成,加载结束(S4-13)。
如果DONE信号指示加载未完成,则准备加载下一个字节数据,判断当 前加载数据指针是否溢出(S4-9)。如果指针未溢出,加载指针加一,移到下
一个字节(S4-10),同时读取緩冲区中当前指针的一个加载数据,重复执行上 述步骤S4-5至S4-8。
S4-9中如果数据指针溢出,则MCU11读取下一页数据到缓冲区中,重复 执行上述步骤S4-3至S4-9,直到完成所有加载数据的加载。
本发明使用SPI模块控制加载时钟和数据传输,加载速度受SPI总线时钟 控制,大大提升了 FPGA芯片的加载速率,减少了加载时间。例如,微处理 器ARM的SPI时钟速率可以达到6.9M左右,而采用现有技术的通过GPIO 模块加载方式控制时钟速率只能达到500K, ^使用本发明加载1.6M的FPGA 文件,耗时可以仅需要12秒,而现有技术中通过GPIO模块加载需要耗时45 秒。使用本发明加载I.IM的FPGA文件,耗时可以仅需要8秒,而现有技术 中通过GPIO模块加栽需要耗时32秒。由此可见,本发明使用SPI模块速率 提升GPIO的控制速率,提高了加载速度、减小了系统启动配置时间、降低了 系统故障恢复时间。
以上所述的本发明实施方式,并不构成对本发明保护范围的限定。任何 在本发明的精神和原则之内所作的修改、等同替换和改进等,均应包含在本 发明的权利要求保护范围之内。

Claims (9)

1、一种现场可编程门阵列的加载方法,其特征在于,包括步骤: 步骤1,微处理器读取加载数据; 步骤2,将所述加载数据写入所述微处理器的串行总线传输接口模块的寄存器中; 步骤3,所述串行总线传输接口模块的控制器从所述寄存器中读取所述加载数据; 步骤4,根据串行总线传输接口模块向所述现场可编程门阵列发送的时钟信号,通过所述串行总线传输接口模块发送加载数字信号将所述加载数据传输至所述现场可编程门阵列。
2、 根据权利要求1所述的现场可编程门阵列的加载方法,其特征在于, 所述步骤1之前还包括:步骤A:向所述现场可编程门阵列发送复位信号,设置所述串行总线传 输接口模块为主机模式,数据传输LSB低位在先,工作模式为模式0。
3、 根据权利要求2所述的现场可编程门阵列的加载方法,其特征在于, 所述步骤A之后还包括步骤B:接收并^r测所述现场可编程门阵列的复位完成信号是否指示出错,如果 指示出错,则结束,否则,执行步骤l。
4、 根据权利要求2所述的现场可编程门阵列的加载方法,其特征在于, 所述步骤4之后包括步骤:步骤5,检测所述寄存器是否为空,如果为空,则检测复位完成信号是否 指示出错,如果指示出错,则加载结束;否则,检测加载完成信号是否指示 加载完成,如果未完成,则执行步骤l。
5、 一种现场可编程门阵列的加载电路,包括微处理器、非易失性存储器 以及现场可编程门阵列,所述非易失性存储器与所述微处理器连接,所述微 处理器与所述现场可编程门阵列连接,其特征在于:所述微处理器包括通用输入/输出接口模块和串行总线传输接口模块,所 述通用输入/输出接口模块与与所述现场可编程门阵列连接,发送复位信号以 及接收复位完成信号和加载完成信号;所述串行总线传输接口模块与所述现场可编程门阵列连接,发送加载时 钟信号和加载数字信号;该串行总线传输接口模块包括寄存器,以及控制器;所述微处理器从所述非易失性存储器中读取加载数据,并将所述加载数 据写入所述寄存器中,通过所述控制器从所述寄存器中读取所述加载数据, 并通过所述加载数字信号将所述加载数据传输至所述现场可编程门阵列。
6、 根据权利要求5所述的现场可编程门阵列的加载电路,其特征在于: 所述输入/输出接口模块的工作模式为主机模式。
7、 根据权利要求5或6所述的现场可编程门阵列的加载电路,其特征在 于:所述串行总线传输接口模块为主机模式,数据传输LSB低位在先,工作 模式为模式0。
8、 根据权利要求7所述的现场可编程门阵列的加载电路,其特征在于: 所述串行总线传输接口模块包括SCK管脚和MOSI管脚,通过所述SCK管脚 与所述现场可编程门阵列的CCLK管脚连接,通过所述MOSI管脚与所述现 场可编程门阵列的D_IN管脚连接。
9、 根据权利要求6所述的现场可编程门阵列的加载电路,其特征在于: 所述输入/输出接口模块通过输出管脚与所述现场可编程门阵列的PROG一B管 脚连接,通过两个输入管脚分别与所述现场可编程门阵列的INIT—B管脚和 DONE管脚连接。
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