CN101539785A - 集成闪存存储单元的主板 - Google Patents

Abstract

本发明提供一种集成闪存存储单元的主板，主板上包括内存控制模块和输入/输出控制模块，还包括集成闪存存储单元，集成在主板上用于存储数据；闪存控制器，与集成闪存存储单元相连，接收输入/输出控制模块的指令，控制集成闪存存储单元的通信；直接内存访问控制器，协同闪存控制器控制集成闪存存储单元的通信。本发明提供的带有闪存存储的主板，利用闪存读写速度快、抗震性好、低功耗的优点，以闪存为存储介质构成计算机的存储单元，闪存直接集成到主板上，也简化了电路，减小体积和重量。根据闪存本身的特点，这种闪存存储单元较硬盘的速度更快，功耗噪声更低，而且安全性更好。

Description

集成闪存存储单元的主板

技术领域

本发明涉及一种计算机结构部件，特别涉及一种集成闪存存储单元的主板。

背景技术

现在的计算机系统数据存储核心是传统硬盘，硬盘使用磁盘为存储介质，通过磁头对磁盘进行各项操作。现有的硬盘体积较大，并且由于其内部有马达、磁头等机械部件，所以抗震性差，容易损坏而造成丢失数据；并且仍需专用的SCSI(Small Computer System Interface小型计算机系统接口)、SATA(Serial Advanced Technology Attachment点对点串行ATA)或PATA(ParallelATA，并行ATA)硬盘接口连接工作，由于传统硬盘使用时需要与主板之间连接一根电源线和一根数据线，主板连接CPU模块和内存，通过主板上的内存控制模块和输入/输出控制模块进行通信控制，所以其连接复杂，拆装都不方便。

现有一种固态硬盘(solid state disk，SSD)，这种硬盘用闪存代替磁体作为存储介质的硬盘，该硬盘包含存储控制器、存储介质、缓存等部分组成，但是其使用的接口和安装方式均与传统硬盘没有区别，其结构仍然很复杂，连接依旧不方便。

发明内容

本发明的目的之一在于提供一种读写速度快、抗震性好、低功耗的带有闪存存储的主板。

本发明提供了一种集成闪存存储单元的主板，主板上包括输入/输出控制模块，还包括：

集成闪存存储单元，集成在主板上用于存储数据；

闪存控制器，与集成闪存存储单元相连，接收输入/输出控制模块的指令，控制集成闪存存储单元的通信；

直接内存访问控制器，连接闪存控制器，接收输入/输出控制模块的指令，协同闪存控制器控制集成闪存存储单元的通信；

缓存，连接直接内存访问控制器，与集成闪存存储单元通信。

本发明还提供一种带有闪存存储的主板，主板上包括输入/输出控制模块，还包括：

闪存存储单元通信接口，可连接外部闪存存储单元进行通信；

闪存控制器，与闪存存储单元通信接口相连，接收输入/输出控制模块的指令，控制闪存存储单元通信接口的通信；

直接内存访问控制器，连接闪存控制器，接收输入/输出控制模块的指令，协同闪存控制器控制闪存存储单元通信接口的通信；

缓存，连接直接内存访问控制器，与闪存存储单元通信接口通信。

本发明还提供了一种与带有闪存存储的主板配合使用的闪存存储单元，包括闪存存储器和通信接口，通信接口配合带有闪存存储的主板上的闪存存储单元通信接口进行闪存存储器的数据通信。

本发明还提供了一种基于集成闪存存储单元的主板实现数据通信控制的读取方法，包含以下步骤：

直接内存访问控制器和闪存控制器接收读取控制命令；

闪存控制器控制集成闪存存储单元将数据发送到缓存；

直接内存访问控制器控制缓存将数据发送到内存。

本发明还提供了一种基于集成闪存存储单元的主板实现数据通信控制的写入方法，其特征在于，包含以下步骤：

内存访问控制器和闪存控制器接收写入控制命令；

直接内存访问控制器控制要写入的数据从内存写入到缓存中；

闪存控制器对闪存存储单元分配地址；

闪存控制器将缓存中的数据写入到闪存存储单元中。

本发明提供的带有闪存存储的主板，利用闪存读写速度快、抗震性好、低功耗的优点，以闪存为存储介质构成计算机的存储单元，闪存可直接集成到主板上，也简化了电路，减小体积和重量。根据闪存本身的特点，这种闪存存储单元较硬盘的速度更快，功耗噪声更低，而且安全性更好。

附图说明

图1是本发明第一实施例提供的集成闪存存储单元的主板结构图；

图2是本发明第一实施例提供的集成闪存存储单元的主板工作原理图；

图3是本发明第二实施例提供的集成闪存存储单元的主板结构图；

图4是本发明第一和第二实施例提供的集成闪存存储单元的主板工作原理图；

图5是本发明第三实施例提供的带有闪存存储的主板结构图；

图6是本发明第三实施例提供的带有闪存存储的主板工作原理图；

图7是本发明第四实施例提供的带有闪存存储的主板结构图；

图8是本发明第三和第四实施例提供的带有闪存存储的主板算法工作原理图；

图9是本发明第五实施例提供的闪存存储单元结构示意图；

图10是本发明第五实施例提供的闪存存储单元中闪存芯片级联结构图；

图11是本发明第六实施例的读取方法流程图；

图12是本发明第七实施例的读取方法流程图；

图13是本发明第八实施例的写入方法流程图；

图14是本发明第九实施例的写入方法流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明通过在输入/输出控制模块中的闪存控制芯片与集成闪存存储单元进行通信，对集成闪存存储单元进行数据的写入、读取、擦除等操作。

作为本发明的第一实施例，图1示出了一种集成闪存存储单元的主板，与CPU模块6和内存7连接，主板上包括内存控制模块12和输入/输出控制模块1，还包括：集成闪存存储单元10，集成在主板上用于存储数据；

闪存控制器2，与集成闪存存储单元10相连，接收输入/输出控制模块的指令，控制集成闪存存储单元10的通信；

直接内存访问控制器(DMA，Direct Memory Access)3，连接闪存控制器2，接收输入/输出控制模块1的指令，协同闪存控制器2控制集成闪存存储单元10的通信；

缓存5，连接直接内存访问控制器3，与集成闪存存储单元10通信。

输入/输出控制模块1在主板上与CPU模块6、内存控制模块12通过系统总线进行通信，实现对输入/输出总线的控制和通信。CPU模块6一般由逻辑运算单元、控制单元和存储单元组成。在逻辑运算和控制单元中包括一些寄存器，这些寄存器用于CPU模块6在处理数据过程中数据的暂时保存。CPU模块6一般由主板上的CPU插槽安装CPU组成，也可以为集成在主板上的CPU。

内存控制模块12是主板芯片组中起主导作用的最重要的组成部分，内存控制模块12与CPU模块6的联系并控制内存7、AGP数据在北桥内部传输，提供对CPU模块6的类型和主频、系统的前端总线频率、内存的类型和最大容量、AGP插槽、ECC纠错等支持，整合型芯片组的北桥芯片还集成了显示核心。其主要负责CPU模块6与内存之间的交流；CPU模块6与外设之间的交流；支持内存的种类及最大容量的控制。

闪存控制器2，控制闪存存储单元与输入/输出控制模块1和直接内存访问控制器3之间的通信。

直接内存访问控制器3控制外部设备和内存之间直接读写数据，既不通过CPU模块6，也不需要CPU模块6干预。CPU模块6除了在数据传输开始和结束时做一点处理外，在传输过程中CPU模块6可以进行其他的工作。这样，在大部分时间里，CPU模块6和输入/输出模块1都处于并行操作。因此，使整个计算机系统的效率大大提高。

直接内存访问控制器3包括主存地址寄存器、数据数量计数器、直接内存访问的控制/状态逻辑、直接内存访问请求触发器、数据缓冲寄存器、中断机构。

直接内存访问控制器3采用以下三种方式：1、停止CPU模块6访问内存7：当外部设备要求传送一批数据时，由直接内存访问控制器3发一个信号给CPU模块6。直接内存访问控制3器获得总线控制权后，开始进行数据传送。一批数据传送完毕后，直接内存访问控制器3通知CPU模块6可以使用内存7，并把总线控制权交还给CPU模块6。2、周期挪用：当外部设备没有直接内存访问请求时，CPU模块6按程序要求访问内存7，一旦I/O设备有直接内存访问请求，则I/O设备挪用一个或几个周期。3、直接内存访问控制器3与CPU模块6交替访问：一个CPU周期可分为2个周期，一个专供直接内存访问控制器3访问，另一个专供CPU模块6访问。不需要总线使用权的申请、建立和归还过程。

集成闪存存储单元10集成在主板上，由于制造工艺的提高，闪存芯片的体积已经越来越小，而且由于本实施例省去了主板上的硬盘接口及硬盘接口的相关线路，所以为将闪存芯片集成在主板上提供了充足的空间，可以包括单个闪存芯片或或包括相互级联的至少二闪存芯片。目前单片闪存芯片的容量虽然已经可以达到16GB，但还是无法满足计算机存储的要求。这样就需要通过级联的方式扩大闪存存储单元的整体容量。图6中以K9GCG08U1M闪存芯片为例给出了一种双通道8片闪存芯片级联的方式，这样就构建了一个64GB的闪存存储单元。闪存存储单元中闪存芯片的级联方式包括图6中所示的方法，但不限于此。它可以用更多的闪存芯片级联，甚至可以是用四通道实现。

参见图2，图2给出了集成闪存存储单元10与CPU模块6通信的示意图，CPU模块6对集成闪存存储单元10进行写操作时，CPU模块6发送控制命令给到直接内存访问控制器3和闪存控制器2，数据从内存7传送到缓存5中，闪存控制器2对相应的集成闪存存储单元10进行评估，发送分配地址信息，再将缓存5中数据发送到集成闪存存储单元10；CPU模块6对集成闪存存储单元10读操作时，发送指令通知到直接内存访问控制器3和闪存控制器2，闪存控制器2从集成闪存存储单元10读取数据，传送到缓存5中，缓存5中的数据再通过内存7给到CPU模块6。

第一实施例通过闪存控制器、直接内存访问控制器、缓存和集成闪存存储单元实现了对现有的硬盘接口和硬盘的替代，闪存控制器、直接内存访问控制器、缓存通常在一个IC中，但是为了主板上的线路简洁，基于第一实施例提出第二实施例。

如图3所示，第二实施例将闪存控制器2、直接内存访问控制器12和/或缓存5内置到输入/输出控制模块1中，并且输入/输出控制模块1上定义闪存接口，通过带有闪存控制器2、直接内存访问控制器12和缓存5的输入/输出控制模块1实现对集成闪存存储单元10的控制和通信，节省了主板上需要布置的芯片数量，简化了线路，其数据传输的原理与第一实施例相同，此处不再重复。

上述第一和第二实施例中，根据闪存存储单元本身的特性，如图4所示，在安装操作系统后，在操作系统8中还可增加控制闪存存储单元数据读写的算法，如：映射算法81、均衡算法82、ECC算法83等。

映射算法81，用于管理闪存存储器中的存储块。由于NAND闪存存储器内所含的存储单元以页(Page)和块(Block)为基本单位进行操作，并不能保证每个块出厂后都是好的。因此，必须要确保数据存储到好的块中。映射算法实现闪存存储器中逻辑块与物理块之间有效映射，保证读写数据的各逻辑块可以对应到无缺陷的块，以保证数据的可靠性和完整性。

均衡算法82，用于均衡闪存存储器中逻辑位置地址的读写概率，以提高闪存存储器的使用寿命。

错误检查和修正(Error cheching and correcting，ECC)算法83，用于完成对闪存存储器存储读取数据时的错误检测和修正，控制位错误比率。在其他闪存控制器(像闪存盘、MP3控制器)上，由于控制的运算能力有限，ECC算法都以固件的形式实现。而本发明中基于计算机CPU强大的运算能力，将ECC算法包含在操作系统中，这样就可以通过升级操作系统对算法升级。由此，不需从新掩膜就可以支持最新技术的闪存存储器。

第一和第二实施例提供的集成闪存存储单元的主板利用主板空间，将闪存存储单元直接集成在主板上，并直接与闪存控制器连接进行数据传输，省去了闪存存储单元与闪存控制器之间的通信接口，进一步的简化了主板的连接结构。

图5示出了本发明的第三实施例提供的带有闪存存储的主板结构图，包括输入/输出控制模块1，闪存存储单元通信接口4，与输入/输出控制模块1进行通信的闪存控制器2和直接内存访问控制器，闪存控制器2控制闪存存储单元接口4与直接内存访问控制器3之间的通信，直接内存访问控制器3连接缓存5。

输入/输出控制模块1在主板上与现有的CPU模块6、内存控制模块12通过系统总线进行通信，实现对输入/输出总线1的控制和通信。CPU模块6一般由逻辑运算单元、控制单元和存储单元组成。在逻辑运算和控制单元中包括一些寄存器，这些寄存器用于CPU模块6在处理数据过程中数据的暂时保存。CPU模块6一般由主板上的CPU插槽安装CPU组成，也可以为集成在主板上的CPU。

内存控制模块12与CPU模块6联系并控制内存7，提供对CPU模块6的类型和主频、系统的前端总线频率、内存的类型和最大容量。内存控制模块12主要负责CPU模块6与内存7之间的交流；CPU模块与外设之间的交流；支持内存的种类及最大容量的控制。

闪存控制器2控制闪存存储单元接口4与输入/输出控制模块1和直接内存访问控制器3之间的通信。

闪存存储单元接口4总线分为数据总线41和控制总线42：数据总线41可以是8位、16位、32位或64位等，可以支持8/16位闪存存储单元，可以实现单通道、双通道甚至四通道；控制总线42中有RE#、WE#、ALE、CLE、WP#、RB和若干CE#信号等。

直接内存访问控制器3控制外部设备和内存之间直接读写数据，既不通过CPU模块6，也不需要CPU模块6干预。CPU模块6除了在数据传输开始和结束时做一些处理外，在传输过程中CPU模块6可以进行其他的工作。这样，在大部分时间里，CPU模块6和输入/输出模块1都处于并行操作。因此，使整个计算机系统的效率大大提高。

直接内存访问控制器3包括主存地址寄存器、数据数量计数器、直接内存访问的控制/状态逻辑、直接内存访问请求触发器、数据缓冲寄存器、中断机构。

直接内存访问控制器3采用以下三种方式：1、停止CPU模块6访问内存7：当外部设备要求传送一批数据时，由直接内存访问控制器3发一个信号给CPU模块6。直接内存访问控制器3获得总线控制权后，开始进行数据传送。一批数据传送完毕后，直接内存访问控制器3通知CPU模块6可以使用内存7，并把总线控制权交还给CPU模块6。2、周期挪用：当外部设备没有直接内存访问请求时，CPU模块6按程序要求访问内存7，一旦I/O设备有直接内存访问请求，则I/O设备挪用一个或几个周期。3、直接内存访问控制器3与CPU模块6交替访问：一个CPU周期可分为2个周期，一个专供直接内存访问控制器3访问，另一个专供CPU模块6访问。不需要总线使用权的申请、建立和归还过程。

参见图6，图6给出了闪存存储单元接口4与CPU模块6通信的示意图，CPU模块6对闪存存储单元接口4进行写操作时，CPU模块6发送控制命令给到直接内存访问控制器3和闪存控制器2，数据从内存7传送到缓存5中，闪存控制器2对相应的闪存存储单元接口4进行评估，发送分配地址信息，再将缓存5中数据发送到闪存存储单元接口4；CPU模块6对闪存存储单元接口4读操作时，发送指令通知到直接内存访问控制器3和闪存控制器2，闪存控制器2从闪存存储单元接口4读取数据，传送到缓存5中，缓存5中的数据再通过内存7给到CPU模块6。

第三实施例通过闪存控制器2、直接内存访问控制器3、缓存5和闪存存储单元接口4实现了对现有的硬盘接口的替代，闪存控制器2、直接内存访问控制器3、缓存5通常在一个IC中，但是为了主板上的线路简洁，基于第三实施例提出第四实施例。

如图7所示，第四实施例将闪存控制器2、直接内存访问控制器12和/或缓存5内置到输入/输出控制模块1的IC中，并且输入/输出控制模块1上定义闪存接口，通过带有闪存控制器2、直接内存访问控制器3和缓存5的输入/输出控制模块1实现对闪存存储控制接口4的通信，节省了主板上需要布置的芯片数量，简化了线路，其数据传输的原理与第一实施例相同，此处不再重复。

上述第三和第四实施例中，根据闪存存储单元本身的特性，如图8所示，在安装操作系统后，在操作系统8中还可增加了一些控制闪存存储单元数据读写的算法，如：映射算法81、均衡算法82、错误检查和修正(Error chechingand correcting，ECC)算法83等。

映射算法81，用于管理闪存存储器中的存储块。由于NAND闪存存储器内所含的存储单元以页(Page)和块(Block)为基本单位进行操作，并不能保证每个块出厂后都是好的。因此，必须要确保数据存储到好的块中。映射算法实现闪存存储器中逻辑块与物理块之间有效映射，保证读写数据的各逻辑块可以对应到无缺陷的物理块，以保证数据的可靠性和完整性。

均衡算法82，用于均衡闪存存储器中逻辑位置地址的读写概率，以提高闪存存储器的使用寿命。

ECC算法83，用于完成对闪存存储器存储读取数据时的错误检测和修正，控制位错误比率。在其他闪存控制器(像闪存盘、MP3控制器)上，由于控制的运算能力有限，ECC算法都以固件的形式实现。而本发明中基于计算机CPU强大的运算能力，将ECC算法包含在操作系统中，这样就可以通过升级操作系统对算法升级。由此，不需从新掩膜就可以支持最新技术的闪存存储器。

上述第三和第四实施例提供的主板与现有的用闪存芯片代替磁体作为存储介质的硬盘相比，将闪存控制器和直接内存访问控制器还有缓存都集成在主板上，由于在计算机内部的各个部件中，硬盘由于容量或质量问题是一个随时需要增加或者更换的部件，将闪存控制器和直接内存访问控制器还有缓存置于硬盘中，增加了每个硬盘的成本，而将闪存控制器和直接内存访问控制器还有缓存集成在主板上将使得增加和更换存储器的成本降低，与之配合使用的闪存存储单元中无需再有闪存控制器和直接内存访问控制器还有缓存，所以下面的第五实施例提供了一种与本实施例的带有闪存存储的主板配合使用的闪存存储单元。

本发明的第五实施例提供了一种配合上述第三或第四使用的闪存存储单元，图9示出了本发明提供的闪存存储单元9结构示意图，闪存存储单元9包含有闪存存储器910和通信接口920，闪存存储器910内的数据操作通过通信接口920传输。

闪存存储器910可以包括单个闪存芯片或包括相互级联的至少二闪存芯片。目前单片闪存芯片的容量虽然已经可以达到16GB，但还是无法满足计算机存储的要求。这样就需要通过级联的方式扩大闪存存储单元的整体容量。图10中以K9GCG08U1M闪存芯片为例给出了一种双通道8片闪存芯片级联的方式，这样就构建了一个64GB的闪存存储单元。闪存存储单元9中闪存芯片的级联方式包括图6中所示的方法，但不限于此。它可以用更多的闪存芯片级联，甚至可以是用四通道实现。

通信接口920总线分为数据总线921和控制总线922，数据总线921可以是8位、16位、32位或64位等，可以支持8/16位闪存存储单元，可以实现单通道、双通道甚至四通道；控制总线922中有RE#、WE#、ALE、CLE、WP#、RB和若干CE#信号等。

第五实施例提供的闪存存储单元的通信接口的数据总线的规格和控制总线的信号均和第三和第四实施例中的带有闪存存储的主板的通信接口的据总线的规格和控制总线的信号一致，实现连接后即可进行通信，闪存存储单元也由于简单的结构而降低了使用成本。

第六实施例提供了一种基于集成闪存存储单元的主板实现数据通信控制的读取方法，各部件传输关系参照图2，如图11所示，该读取方法包含以下步骤：

S110、直接内存访问控制器和闪存控制器接收读取控制命令；

S120、闪存控制器控制集成闪存存储单元将数据发送到缓存；

S130、直接内存访问控制器控制缓存将数据发送到内存。

如图12所示，第七实施例在第六实施例的直接内存访问控制器控制缓存将数据发送到内存步骤后还包括对读取数据错误检测和修正(ECC)步骤1301，用于完成对闪存存储器存储读取数据时的错误检测和修正，控制位错误比率。在其他闪存控制器(像闪存盘、MP3控制器)上，由于控制的运算能力有限，ECC算法都以固件的形式实现。也可以基于计算机CPU强大的运算能力，将ECC算法包含在操作系统中，这样就可以通过升级操作系统对算法升级。由此，不需重新掩膜就可以支持最新技术的闪存存储器。

第八实施例提供了一种基于集成闪存存储单元的主板实现数据通信控制的读取方法，各部件传输关系参照图2，如图13所示，读取步骤包含以下步骤：写入步骤包含以下步骤：

S210、内存访问控制器和闪存控制器接收写入控制命令，

S220、直接内存访问控制器控制要写入的数据从内存写入到缓存中；

S230、闪存控制器对集成闪存存储单元分配地址；

S240、闪存控制器将缓存中的数据写入到集成闪存存储单元中。

上述方法实现了基于集成闪存存储单元的主板实现数据通信控制，但在通信过程中由于数据的错误和集成闪存存储单元的好坏会影响数据通信的质量，所以在第六实施例的基础上提出第七实施例。

如图14所示，第九实施例在第八实施例中的闪存控制器对集成闪存存储单元分配地址之前还包括保证读写数据对应到无缺陷的地址的映射步骤2301，用于管理闪存存储器中的存储块。由于NAND闪存存储器内所含的存储单元以页(Page)和块(Block)为基本单位进行操作，并不能保证每个块出厂后都是好的。因此，必须要确保数据存储到好的块中。映射算法实现闪存存储器中逻辑块与物理块之间有效映射，保证读写数据的各逻辑块可以对应到无缺陷的物理块，以保证数据的可靠性和完整性。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (11)

1、一种集成闪存存储单元的主板，主板上包括内存控制模块和输入/输出控制模块，其特征在于，还包括：

集成闪存存储单元，集成在主板上用于存储数据；

闪存控制器，与集成闪存存储单元相连，接收输入/输出控制模块的指令，控制集成闪存存储单元的通信；

直接内存访问控制器，连接闪存控制器，接收输入/输出控制模块的指令，协同闪存控制器控制集成闪存存储单元的通信；

缓存，连接直接内存访问控制器，与集成闪存存储单元通信。

2、如权利要求1所述的集成闪存存储单元的主板，其特征在于：所述的闪存控制器、直接内存访问控制器和/或缓存分别设于输入/输出控制模块中。

3、如权利要求1或2所述的集成闪存存储单元的主板，其特征在于：所述的集成闪存存储单元包括单个闪存芯片或包括相互级联的至少二闪存芯片。

4、一种带有闪存存储的主板，主板上包括内存控制模块和输入/输出控制模块，其特征在于，还包括：

闪存存储单元通信接口，可连接外部闪存存储单元进行通信；

闪存控制器，与闪存存储单元通信接口相连，接收输入/输出控制模块的指令，控制闪存存储单元通信接口的通信；

直接内存访问控制器，连接闪存控制器，接收输入/输出控制模块的指令，协同闪存控制器控制闪存存储单元通信接口的通信；

缓存，连接直接内存访问控制器，与闪存存储单元通信接口通信。

5、如权利要求4所述的带有闪存存储的主板，其特征在于：所述的闪存控制器、直接内存访问控制器和/或缓存分别设于输入/输出控制模块中。

6、一种与带有闪存存储的主板配合使用的闪存存储单元，其特征在于：所述的闪存存储单元包括闪存存储器和通信接口，通信接口配合带有闪存存储的主板上的闪存存储单元通信接口进行闪存存储器的数据通信。

7、如权利要求6所述的与带有闪存存储的主板配合使用的闪存存储单元，其特征在于：所述的闪存存储器包括单个闪存芯片或包括相互级联的至少二闪存芯片。

8、一种基于集成闪存存储单元的主板实现数据通信控制的读取方法，其特征在于，所述的读取方法包含以下步骤：

直接内存访问控制器和闪存控制器接收读取控制命令；

闪存控制器控制集成闪存存储单元将数据发送到缓存；

直接内存访问控制器控制缓存将数据发送到内存。

9、如权利要求8所述的基于集成闪存存储单元的主板实现数据通信控制的读取方法，其特征在于：在所述的直接内存访问控制器控制缓存将数据发送到内存步骤后，还包括对读取数据错误检测和修正的步骤。

10一种基于集成闪存存储单元的主板实现数据通信控制的写入方法，其特征在于，所述的写入方法包含以下步骤：

内存访问控制器和闪存控制器接收写入控制命令；

直接内存访问控制器控制要写入的数据从内存写入到缓存中；

闪存控制器对闪存存储单元分配地址；

闪存控制器将缓存中的数据写入到闪存存储单元中。

11、如权利要求10所述的基于集成闪存存储单元的主板实现数据通信控制的写入方法，其特征在于：所述的闪存控制器对闪存存储单元分配地址步骤前，还包括保证读写数据对应到无缺陷的地址的映射步骤。

Images