CN203278857U - 基于crio平台的双路iec61850报文收发装置 - Google Patents

Abstract

本实用新型公开了一种基于CRIO平台的双路IEC61850报文收发装置，包括Flash存储模块、电源转换模块、FPGA模块、光网口Ⅰ、光网口Ⅱ、PHY芯片和晶振，其中光网口Ⅰ和光网口Ⅱ分别连接PHY芯片，PHY芯片通过FPGA总线与FPGA模块连接，FPGA模块通过FPGA总线连接Flash存储模块；FPGA模块的电源输入端口连接电源转换模块；晶振的输出端连接FPGA模块时钟输入端口，FPGA模块通过SPI总线外接CRIO平台，并通过SPI总线接收CRIO平台发送的同步时钟信号。本实用新型能够方便地完成对IEC61850报文的采集、分析和传输等功能，两路光网口可以相互独立地进行报文的收发。

Description

基于CRIO平台的双路IEC61850报文收发装置

技术领域

本实用新型属于电力系统智能变电站以及数字化变电站检测/校验技术领域，具体涉及一种基于美国国家仪器（NI）公司CRIO平台的双路光纤IEC61850报文收发装置，用于智能变电站以及数字化变电站过程层SV及GOOSE数据报文的收发及精确时间标定。

背景技术

随着变电站自动化、通信和微电子等技术的快速发展，在变电站自动化系统领域出现了大量基于微处理器/控制器的智能电子设备，变电站自动化的水平在不断提高，系统集成成为趋势。在这一发展过程中，互操作性差已经开始成为“瓶颈”问题，即不同厂商或同一厂商在不同时期的智能电子设备采用的网络和通信协议可能不相同，使得智能电子设备之间需要协议转换才能集成到一个变电站系统，从而增加了系统的成本和复杂性，影响了系统的实时性和可靠性。为了解决这个问题并适应将来快速更新的计算机和通信技术，国际电工委员会于2005年颁布了关于变电站自动化网络通信的国际标准IEC61850。IEC61850是一套完备的、面向未来的变电站通信网络与系统标准，其中最为重要的两类模型是采样值报文传输模型和通用变电站事件传输模型。基于IEC61850标准进行通信在智能变电站中已有广泛的应用。

NI公司的CRIO是一款可重新配置的嵌入式控制和采集系统，其具有坚固的硬件架构，此外，其通过NI LabVIEW图形化编程工具接受编程，并用于各类嵌入式控制和监测程序。正是因为良好的抗干扰能力、坚固的结构和稳定的性能，CRIO平台被广泛地应用于工程测控领域。CRIO平台的易用性、通用性、可扩展性、可靠性等特点是目前主要用来原型测试的平台，然而，在该平台上由于缺少智能变电站报文采集模块，因此还没有关于智能变电站测控方面的应用。

发明内容

本实用新型的目的是要提供一种基于NI CRIO平台的双路独立IEC61850报文收发装置，它能有效接收和发送智能变电站二次回路中的IEC61850报文，并能够接收秒脉冲，与外部时钟同步，实现对所接收的报文进行准确的时间标定以及准确定时发送报文，解析后的报文数据及接收时间由DB15接口发送给CRIO平台使用，并能实现双路光纤以太网的IEC61850报文的独立并行定时收发。

为满足IEC61850采样值报文的传输速率及报文之间的等间隔性，要求在采样间隔内(4kHz、12.8kHz等采样频率)完成数据报文的解析、组帧、存储、报文过滤等工作，同时需遵守NI公司对CRIO平台上板卡开发的尺寸要求，因此，本实用新型采用FPGA芯片、光网口、PHY芯片共同构成一个报文收发嵌入式系统，通过DB15接口与CRIO通讯，按照SPI通讯协议完成数据的传输。同时，使用DB15接口中SPI通讯未使用的引脚，由CRIO发送时间同步信号给本装置，可以实现CRIO平台与本报文收发模块的时间同步，以实现对报文接收和发送时间进行精确地标定。

本实用新型采用的技术方案如下：基于CRIO平台的双路IEC61850报文收发装置，包括Flash存储模块、电源转换模块、FPGA模块、光网口Ⅰ、光网口Ⅱ、PHY芯片和晶振；其中两路相互独立的光网口Ⅰ和光网口Ⅱ分别连接所述PHY芯片，所述PHY芯片通过FPGA总线与FPGA模块连接，FPGA模块通过FPGA总线连接Flash存储模块；所述FPGA模块的电源输入端口连接电源转换模块；晶振的输出端连接FPGA模块时钟输入端口，晶振的电源端连接3.3V电源，晶振的接地端接地；FPGA模块通过SPI总线外接CRIO平台，并通过SPI总线接收CRIO平台发送的同步时钟信号。

具体地，本实用新型还包括与所述FPGA模块连接的复位电路；所述FPGA模块设置有JTAG配置接口；还包括LED指示灯和LED驱动电路，LED驱动电路的一端连接指示灯，另一端通过FPGA总线与FPGA模块连接。

由于板卡尺寸的限制，本实用新型采用片上存储空间划分数据存储空间，扩展Flash Memory存储空间作为程序存储空间的方式，以满足数据和程序的存储要求，从而完成复杂报文解析、组帧、存储的功能。

本实用新型通过以FPGA芯片为核心的嵌入式系统能够方便地完成对IEC61850报文的采集、分析和传输等功能。该模块能够并行收发双路光纤以太网IEC61850报文，两路光网口可以相互独立地进行报文的收发，报文收发模块通过对内部时钟的维护，可对数据报文打上精确的时间戳，供CRIO平台进行扩展性应用。

附图说明

图1是本实用新型报文收发装置的硬件结构示意图；

图2是本实用新型报文收发装置的外形尺寸图；

图3是本实用新型使用的SPI通讯方式时序图。

具体实施方式

下面结合附图详细说明依据本实用新型提出的具体装置的细节及工作情况。通过AFBR5803光网口实现对光信号的光电转换，以太网PHY芯片实现对报文的过滤、收发配置，将所需求的报文输入至FPGA芯片中，由FPGA芯片编程实现对IEC61850报文的解析、转换和组帧，再将报文中有用通道的数据通过DB15接口发送给CRIO平台。

参见图1，本实用新型包括Flash存储模块1、电源转换模块2、FPGA模块4、复位电路3、光网口Ⅰ5、光网口Ⅱ6、PHY芯片7 、LED指示灯8、LED驱动电路9、JTAG配置接口10和晶振11；其中两路相互独立的光网口Ⅰ5和光网口Ⅱ6分别连接所述PHY芯片7，所述PHY芯片7通过FPGA总线与FPGA模块4连接，FPGA模块4通过FPGA总线连接Flash存储模块1；所述FPGA模块4的电源输入端口连接电源转换模块2；晶振11的输出端连接FPGA模块4时钟输入端口，晶振11的电源端连接3.3V电源，晶振11的接地端接地；FPGA模块4通过SPI总线外接CRIO平台，并通过SPI总线接收CRIO平台发送的同步时钟信号。所述FPGA模块4连接的复位电路3，FPGA模块4设置有JTAG配置接口10；LED驱动电路9的一端连接指示灯8，另一端通过FPGA总线与FPGA模块4连接。

下面对本实用新型的原理和结构进行详细说明。

IEC61850报文收发装置应用于NI公司CRIO平台，其外形尺寸应符合该平台模块开发的标准要求。板卡外形如图4所示，长79.98mm，宽73.38mm，在阴影区内器件高度需小于2.64mm，阴影区向外禁止布线，阴影区以内器件高度小于13.46mm，背面器件高度小于2.64mm。

在CRIO平台通讯标准中DB15接口上提供了一个电源线用于板卡供电，但由于其供电功率最大为1瓦，无法满足板卡的供电需求，因此，本实用新型使用外部12V独立直流开关电源供电方式，并在电源转换模块2上使用TPS54325和MAX1951芯片电压转换电路，将12V电源转换成3.3V、1.2V供其他芯片和内核使用。由于均为弱电连接因此未考虑供电通道间的隔离。

由于目前智能变电站广泛采用ST多模光纤作为数据传输介质，因此本实用新型使用两组AFBR5803以太网收发器（光网口Ⅰ5和光网口Ⅱ6）作为前端收发介质，其主要功能是实现对光信号的光电转换，其传输速率为100Mbit/s，全双工模式，用于SV、GOOSE光数字报文的收发。同时搭配一块以太网配置芯片（PHY芯片7），用于对光纤以太网的收发配置和MAC层的地址过滤。

复位电路3主要用于收发模块的硬复位，采用目前常用的看门狗复位电路。利用CPU正常工作时复位定时计数器，不产生复位脉冲；而CPU工作不正常时计数器超过限值，产生复位脉冲，以此现实对CPU复位。通过看门狗复位电路可实现对CPU的有效复位管理。

为满足高精度的对时同步要求，本实用新型使用高精度温补晶振TCXO，该晶振的精度等级小于1PPM，而且温补晶振的精度不会随着工作温度的变化而变化，它通过热敏电阻对实时温度的感知实现对晶振频率的补偿校正，因此这种温补晶振的应用能够为装置提供很好的工作时钟，使装置能够稳定、快速的工作。高精度对时模块的功能由FPGA来完成，其主要功能是根据CRIO发来的同步时钟信号使用自适应补偿算法维护收发模块自身的时钟，从而达到高精度对时的目的。

本实用新型采用FPGA片上寄存器和Flash存储模块1（掉电保持式存储器）。其中，片上寄存器存取速度快，主要用于变量、数组的存取；Flash存储模块1使用配置容量为16MB的Flash芯片，由于其存储容量大、掉电后数据不会丢失，因此，主要用于存储采集板卡的运行程序。

本实用新型采用ALTERA公司的FPGA作为嵌入式系统主控芯片。ALTERA公司FPGA芯片支持片内可编程芯片系统（SOPC），可以使用推荐的IP核，也可以通过VHDL语言自行编程。基于可编程芯片系统，FPGA中的逻辑电路可分为两个部分，一部分是使用VHDL语言编写的逻辑门驱动电路，该部分逻辑电路包括PHY芯片驱动、对时模块、SPI通讯驱动，另一部分是采用推荐的IP核，如CPU电路模块和锁相环电路（PLL）。

FPGA主控芯片主要完成对以PHY芯片7的控制，和对IEC61850报文的分析、转换和组帧，接收CRIO平台发来的同步信号并完成对内部时钟的维护，以及与RAM的数据交换等技术，同时，由于板卡设计尺寸的限制，无法通过增加RAM芯片的方式增加存储空间。因此，本实用新型采用FPGA片上数据存储的方式，将数据存于FPGA片上。其中，对时同步模块采用自适应补偿算法通过对外部时钟的秒脉冲信号的校正，实现对内部同步时钟的高精度维护，并在报文到来时给报文打上精确的时间戳；PHY芯片驱动模块主要对PHY芯片7进行相关设置使得PHY芯片能够完成对IEC61850报文的筛选、接收，并存储于FPGA片上接收缓冲区内；SPI驱动模块主要实现IEC61850报文采集板卡与CRIO平台之间的通讯，通讯过程通常采用标准SPI模式0的时序，并采用和校验、CRC校验等多种校验形式对数据进行校验；FPGA中构建的CPU内核模块完成板卡的主要逻辑功能，包括对报文的解码、数据的筛选和转换以及将数据重新组帧并通过DB15接口发送给CRIO平台，同时内核程序能够按照CRIO平台发送的配置信息对程序中配置参数的修改。

根据CRIO平台的平台板卡设计要求，本板卡设计使用DB15的硬件接口与CRIO平台进行物理连接。DB15的具体引脚定义如下表所示，针对具体应用，本设计使用SPI_CS、SPI_CLK、MOSI以及MISO引脚作为SPI通讯引脚，而对于闲置的引脚可用作其他信号线，如将ID_Select引脚定义为秒脉冲信号线,用于板卡接收CRIO平台发来对时脉冲。

表1 DB15引脚定义

SPI驱动部分主要由FPGA来完成，本实用新型SPI通讯的物理层主要采用SPI模式0的时序，波特率为10M。在SPI时序中，将以往8比特一个数据包传送方式改为18比特，并将前两比特用来表示该数据包是否有效。每段数据报文中设有和校验，以保证数据传输的正确性。附图3给出了SPI模式0的时序，在需要发送和接收数据时，将SPI_CS信号拉低，拉低后发送SPI_CLK时钟信号，并根据该信号按位发送和接收数据帧，SPI_MISO信号线为主机收数据线，SPI_MOSI信号线为主机发数据线，发送或接收完成后将SPI_CS信号拉高，并停止发送SPI_CLK时钟信号，直到再次需要发送或接收数据。

本装置主要采用JTAG配置接口下载和调试FPGA程序，JTAG接口采用标准的14针接口，14个引脚定义如表2所示，具有较高的通用性。并预留了RJ11接口，方便对FPGA程序的调试和测验。

表2 JTAG引脚定义

 

Claims (4)

1. 基于CRIO平台的双路IEC61850报文收发装置，其特征在于：包括Flash存储模块（1）、电源转换模块（2）、FPGA模块（4）、光网口Ⅰ（5）、光网口Ⅱ（6）、PHY芯片（7）和晶振（11）；其中两路相互独立的光网口Ⅰ（5）和光网口Ⅱ（6）分别连接所述PHY芯片（7），所述PHY芯片（7）通过FPGA总线与FPGA模块（4）连接，FPGA模块（4）通过FPGA总线连接Flash存储模块（1）；所述FPGA模块（4）的电源输入端口连接电源转换模块（2）；晶振（11）的输出端连接FPGA模块（4）时钟输入端口，晶振（11）的电源端连接3.3V电源，晶振（11）的接地端接地；FPGA模块（4）通过SPI总线外接CRIO平台，并通过SPI总线接收CRIO平台发送的同步时钟信号。

2.根据权利要求1所述基于CRIO平台的双路IEC61850报文收发装置，其特征在于：还包括与所述FPGA模块（4）连接的复位电路（3）。

3.根据权利要求1所述基于CRIO平台的双路IEC61850报文收发装置，其特征在于：所述FPGA模块（4）设置有JTAG配置接口（10）。

4.根据权利要求1所述基于CRIO平台的双路IEC61850报文收发装置，其特征在于：还包括LED指示灯（8）和LED驱动电路（9），LED驱动电路（9）的一端连接指示灯（8），另一端通过FPGA总线与FPGA模块（4）连接。

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