CN108337142B - 一种同步高速1553b总线系统 - Google Patents

Abstract

本发明公开了一种同步高速1553B总线系统，所述系统包括一个总线控制器和多个终端设备，所述总线控制器是整个总线系统的核心控制部件，总线采用消息响应式，总线控制器发起通信，终端设备响应总线控制器的命令进行数据发送或接收；所述总线控制器控制多个终端设备实现高速互联，所述总线控制器和多个终端设备的物理层均采用同步并行多点驱动的LVTTL电平。本发明的总线系统具有通信速率高、成本低的优点；此外该总线系统效率高，适用于大数量数据传输。

Description

一种同步高速1553B总线系统

技术领域

本发明涉及航空、航天电子综合化技术领域，特别涉及一种同步高速1553B总线系统。

背景技术

随着技术的发展，航空航天电子系统已经从简单的集中控制过渡到目前复杂的分布式系统。美国军用数据总线标准MIL-STD-1553B(以下简称1553B总线)是一种时分制指令响应型串行异步多路数据总线，以其高可靠性、实时性的优异性能广泛应用于航空、航天、航海及其他武器装备上。

1553B总线具有双向传输的特性，传输协议为命令/响应方式，传输速率为1Mbps，采用双冗余的总线型拓扑结构，具有良好的容错性和故障隔离。数据编码采用曼彻斯特II型码，差分传输，一般采用屏蔽双绞线作为传输介质。1553B总线用指令应答方式实现系统通讯，采用冗余通道和奇校验以及相应的错误处理来提高系统的可靠性。

1553B数据总线组成包括一个总线控制器(BC)，若干(最多不超过31个)远置终端(RT)和可选用的总线监控器(MT)。总线控制器负责总线的调度、管理，是总线通讯的发起者和组织者；远置终端只能被动的接收或发送和自己有关的数据；总线监视器能够全部或选择性的监视总线的通讯过程，对通讯状态进行分析和判断，给出参与总线通讯的总线控制器和各个远置终端的运行状态和健康状态。

数据总线上的信息流由消息组成，由三种字构成，包括命令字、数据字和状态字，每条消息包含至少一个、至多两个命令字，不多于32个数据字，不多于两个状态字。1553B总线上信息的最小单位是位bit，每20位形成一个字word，每个字的有效信息为16位，在有效信息位的前面有3位的同步头，同步头被分为两个一个半位，有效信息位的后面有1位校验位，1553B总线数据传输采用奇校验。

1553B总线技术的上述特点使得它在航天器电子系统中有着广泛的应用。但随着技术的发展，1553B总线1Mbps的通信速率不能满足一些任务的要求；而光纤的1553B总线协议硬件实现时需要协议芯片、光纤收发器、光缆等，造价非常高且工艺复杂，不适用。

发明内容

本发明的目的在于克服现有技术中的1553B总线速率低和1553B光纤通信造价高的所存在的问题，从而提供一种结构简单，速率高、成本低的同步高速1553B总线系统。

为了实现上述目的，本发明提供了一种同步高速1553B总线系统，所述系统包括一个总线控制器和多个终端设备，所述总线控制器是整个总线系统的核心控制部件，总线采用消息响应式，总线控制器发起通信，终端设备响应总线控制器的命令进行数据发送或接收；所述总线控制器控制多个终端设备实现高速互联，其特征在于，所述总线控制器和多个终端设备的物理层均采用同步并行多点驱动的LVTTL电平。

作为上述系统的一种改进，所述总线控制器和多个终端设备的信号线均包括7根线：时钟线、复位线、片选和4根数据线，其中，所述总线控制器的时钟线用于发出系统时钟信号，所述总线控制器的复位线用于发出系统复位信号；所述终端设备的时钟线和复位线用于接收时钟信号和复位信号；所述4根数据线用于并行发送和接收数据；通信的时序为：发送端在时钟的上沿驱动数据和门控，接收端在门控有效的时钟下沿读取数据；所述总线控制器和多个终端设备均能驱动片选和4根数据线，无驱动时为三态，总线控制器侧需要上拉。

作为上述系统的一种改进，所述终端设备的最大个数为31。

作为上述系统的一种改进，所述总线控制器和多个终端设备之间的数据通信的消息类型为BC-to-RT，RT-to-BC，RT-to-RT，广播和方式命令。

作为上述系统的一种改进，所述方式命令包括同步、发送上一状态字、发送上一命令字、发送矢量字、发送自检测字、禁止终端设备标识标志位和取消终端设备标识标志位。

作为上述系统的一种改进，所述消息由命令字、状态字和数据字组成，一个字有20位组成，即5个时钟完成一个字传输，第一拍用于传输同步位和奇偶校验位，后四拍用于传输16位数据位，先发送高4位最后发送低4位。消息响应时间不短于4个时钟，不长于32个时钟；即驱动总线的设备切换间隔不少于125ns，响应时间不长于1微秒。

作为上述系统的一种改进，所述总线控制器和终端设备间的消息传输机制为：

所述终端设备给总线控制器发送数据，需要总线控制器先发送命令字给终端设备，终端设备根据命令字回复状态字和数据字，总线控制器采用定时收集终端设备数据的方法，或采用轮询的方式先获知哪个终端设备有数据要发送，再启动RT-to-BC类型的命令；

所述终端设备到终端设备之间的消息传输，总线控制器也采用定时启动终端设备间的发送，或采用轮询的方法先获知哪个终端设备有数据要发送，再启动RT-to-RT类型的命令。

作为上述系统的一种改进，所述总线控制器和终端设备均包括编码器和译码器，均采用系统时钟进行编码和解码；均通过FPGA设计实现。

作为上述系统的一种改进，所述编码器的编码过程为：判断待编码数据的类型：数据字还是命令字，若是命令字，输出的第一拍数据为DATA[3:0]＝{3’h7,parity}，高三位为1表示命令字，高三位为0表示数据字，parity位为待编码16位数据的奇校验位；若是数据字，输出的第一拍数据为DATA[3:0]＝{3’h0,parity}；然后从发送同步状态跳到发送数据状态，16位数据按照从高位到低位，每个时钟线发送4位，在DATA状态进行计数，计数到4时调至IDLE状态，等待下一个待编码数据。

作为上述系统的一种改进，所述解码器的解码过程为：在IDLE状态检测总线上的使能是否为0，若为0进入接收状态，并将本时钟的数据位寄存到Syn_data；接收数据状态为4个时钟，依次将数据总线上的数据移位寄存到dec_data中，若中间EN不为0，状态机调回IDLE状态，之前接收的数据无效；若收到的Syn_data的高3位全为1，表示译码的数据为命令字或状态字，置标志位cmd_flag为1；若Syn_data的高3位全为0，表示译码的数据为数据字，置标志位cmd_flag为0；只有译码正确且奇偶校验正确的数据才会置数据有效位data_valid给上层协议单元。

与传统的1553B总线相比，本发明具有如下优点：

1、本发明的总线系统具有通信速率高的优点；

2、本发明的总线系统无1553B协议芯片、1553B总线收发器、变压器，具有实现简单，成本低的优点；

3、本发明的总线系统效率高，适用于大数量数据传输。

附图说明

图1是本发明的同步高速1553B总线系统的示意图；

图2是本发明的同步高速1553B总线系统中同步编码器的示意图；

图3是本发明的同步高速1553B总线系统的同步译码器的示意图；

图4是本发明的同步高速1553B总线协议FPGA实现的设计框图。

具体实施方式

现结合附图对本发明作进一步的描述。

图1给出了一种同步高速1553B总线系统的连接关系图和总线传输信号时序图，本发明的总线系统采用一种同步并行高速多点驱动的总线实现电子学箱内部各单元实现高速互联，总线协议包括物理层、链路层、协议层和应用层，其中：

(1)物理层采用同步并行多点驱动的LVTTL电平；

(2)链路层采用消息机制；

(3)协议层采用1553B总线协议；

(4)应用层采用基于消息的处理机制。

下面对本发明中的总线协议做进一步的说明。

本发明的同步高速1553B总线的上层协议仍然采用1553B总线协议，包括一个总线控制器(BC，Bus Controller)和多个终端设备(RT,Remote Terminal)，最多支持31个，总线控制器和终端设备均能驱动总线。

本发明的同步高速1553B总线的物理层信号线包括7根线：时钟线(CLK)、复位线(RSTN)、片选(EN)和4根数据线(DATA[3:0])，采用LVTTL电平，其中：

1)时钟线和复位线由总线控制器发出，时钟最高支持32MHz，复位线为系统复位，通信的时序为：发送端在时钟的上沿驱动数据和门控，接收端在门控有效的时钟下沿读取数据；

2)总线控制器和多个终端设备均能驱动片选和4根数据线，无驱动时为三态，总线控制器侧需要上拉；

3)总线速率为时钟速率*4bit。

本发明的同步高速1553B总线的链路层采用消息机制，消息由命令字、状态字和数据字组成，一个字有20位组成，即5个时钟完成一个字传输，第一拍用于传输同步位和奇偶校验位，后四拍用于传输16位数据位，先发送高4位最后发送低4位。消息响应时间不短于4个时钟，不长于32个时钟。即驱动总线的设备切换间隔不少于125ns，响应时间不长于1微秒。

图2和图3给出了FPGA实现同步高速1553B总线的编码和译码流程图，其中编解码器的时钟来自于总线控制器输出的时钟。图2是同步高速1553B总线的编码过程，编码器根据待编码数据的类型(数据字还是命令字)，若是命令字，输出的第一拍数据为DATA[3:0]＝{3’h7,parity}，高三位为1表示命令字，高三位为0表示数据字，parity位为待编码16位数据的奇校验位；若是数据字，输出的第一拍数据为DATA[3:0]＝{3’h0,parity}。然后从发送同步状态跳到发送数据状态(DATA状态)，16位数据按照从高位到低位，每个时钟发送4位，在DATA状态进行计数，计数到4时调至IDLE状态，等待下一个待编码数据。

图3是同步高速1553B总线的解码过程，在IDLE状态检测总线上的使能是否为0，若为0进入接收状态，并将本时钟的数据位寄存到Syn_data。接收数据状态为4个时钟，依次将数据总线上的数据移位寄存到dec_data中，若中间EN不为0，状态机调回IDLE状态，之前接收的数据无效。若收到的Syn_data的高3位全为1，表示译码的数据为命令字或状态字，置标志位cmd_flag为1；若Syn_data的高3位全为0，表示译码的数据为数据字，置标志位cmd_flag为0。只有译码正确且奇偶校验正确的数据才会置数据有效位data_valid给上层协议单元。

本发明的同步高速1553B总线系统中，总线控制器是整个总线系统的核心控制单元，总线采用消息响应式，总线控制器发起通信，终端设备响应总线控制器的命令进行数据发送或接收。消息类型分为BC-to-RT，RT-to-BC，RT-to-RT，广播(Broadcast)和方式命令。其消息传输机制如下：

1)总线控制器可以采用BC-to-RT和广播消息给一个或多个终端设备发送数据；

2)终端设备给总线控制器发送数据，需要总线控制器先发送命令字给终端设备，终端设备根据命令字回复状态字和数据字，总线控制器可以采用定时收集终端设备数据的方法，或采用轮询的方法先获知哪个终端设备有数据要发送，再启动RT-to-BC类型的命令；

3)终端设备到终端设备之间的消息传输，总线控制器也可以采用定时启动终端设备间的发送，或采用轮询的方法先获知哪个终端设备有数据要发送，再启动RT-to-RT类型的命令；

4)方式命令包括同步、发送上一状态字、发送上一命令字、发送矢量字、发送自检测字、禁止终端设备标识标志位、取消终端设备标识标志位等命令。

本发明的同步高速1553B总线系统在硬件设计实现时需注意：

1)同步总线中的除时钟线外的信号布线需要等长，每个电路板上的走线不大于1.5英寸(约38mm)以内，尽量走弧线或45度线，避免走直角或锐角走线；

2)时钟线需要最长(建议保持在50mm～85mm之间)，不宜靠近其他信号线，减少对周边信号的干扰，在时钟线两侧及PCB背面布置接地或覆铜。

图4给出了FPGA实现同步高速1553B总线协议的设计案例，标准的1553B总线采用的是曼彻斯特编码器和解码器，本发明采用的是同步的编码器和解码器，编解码的时钟是来自于总线，由总线控制器发出。同步译码后的数据经过通道选择器送到BC和RT的协议处理单元；同步编码的数据来自BC和RT的协议处理单元；通过通道选择模块实现链路层和协议层的相对独立，物理层和链路层不影响上层的1553B的协议。通道选择模块的控制信号来自于CPU软件。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (6)

1.一种同步高速1553B总线系统，所述系统包括一个总线控制器和多个终端设备，所述总线控制器是整个总线系统的核心控制部件，总线采用消息响应式，总线控制器发起通信，终端设备响应总线控制器的命令进行数据发送或接收；所述总线控制器控制多个终端设备实现高速互联，其特征在于，所述总线控制器和多个终端设备的物理层均采用同步并行多点驱动的LVTTL电平；

所述总线控制器和多个终端设备的信号线均包括7根线：时钟线、复位线、片选和4根数据线，其中，所述总线控制器的时钟线用于发出系统时钟信号，所述总线控制器的复位线用于发出系统复位信号；所述终端设备的时钟线和复位线用于接收时钟信号和复位信号；所述4根数据线用于并行发送和接收数据；通信的时序为：发送端在时钟的上沿驱动数据和门控，接收端在门控有效的时钟下沿读取数据；所述总线控制器和多个终端设备均能驱动片选和4根数据线，无驱动时为三态，总线控制器侧需要上拉；

所述总线控制器和多个终端设备之间的数据通信的消息的类型为BC-to-RT，RT-to-BC，RT-to-RT，广播和方式命令；

所述消息由命令字、状态字和数据字组成，一个字有20位组成，即5个时钟完成一个字传输，第一拍用于传输同步位和奇偶校验位，后四拍用于传输16位数据位，先发送高4位最后发送低4位，消息响应时间不短于4个时钟，不长于32个时钟；

所述总线控制器和终端设备间的消息传输机制为：

所述终端设备给总线控制器发送数据，需要总线控制器先发送命令字给终端设备，终端设备根据命令字回复状态字和数据字，总线控制器采用定时收集终端设备数据的方法，或采用轮询的方式先获知哪个终端设备有数据要发送，再启动RT-to-BC类型的命令；

所述终端设备到终端设备之间的消息传输，总线控制器也采用定时启动终端设备间的发送，或采用轮询的方法先获知哪个终端设备有数据要发送，再启动RT-to-RT类型的命令。

2.根据权利要求1所述的同步高速1553B总线系统，其特征在于，所述终端设备的最大个数为31。

3.根据权利要求1所述的同步高速1553B总线系统，其特征在于，所述方式命令包括同步、发送上一状态字、发送上一命令字、发送矢量字、发送自检测字、禁止终端设备标识标志位和取消终端设备标识标志位。

4.根据权利要求1所述的同步高速1553B总线系统，其特征在于，所述总线控制器和终端设备均包括编码器和解码器，均采用系统时钟进行编码和解码；均通过FPGA设计实现。

5.根据权利要求4所述的同步高速1553B总线系统，其特征在于，所述编码器的编码过程为：判断待编码数据的类型：数据字还是命令字，若是命令字，输出的第一拍数据为DATA[3:0]＝{3’h7,parity}，高三位为1表示命令字，高三位为0表示数据字，parity位为待编码16位数据的奇校验位；若是数据字，输出的第一拍数据为DATA[3:0]＝{3’h0,parity}；然后从发送同步状态跳到发送数据状态，16位数据按照从高位到低位，每个时钟线发送4位，在DATA状态进行计数，计数到4时调至IDLE状态，等待下一个待编码数据。

6.根据权利要求4所述的同步高速1553B总线系统，其特征在于，所述解码器的解码过程为：在IDLE状态检测总线上的使能是否为0，若为0进入接收状态，并将本时钟的数据位寄存到Syn_data；接收数据状态为4个时钟，依次将数据总线上的数据移位寄存到dec_data中，若中间EN不为0，状态机调回IDLE状态，之前接收的数据无效；若收到的Syn_data的高3位全为1，表示译码的数据为命令字或状态字，置标志位cmd_flag为1；若Syn_data的高3位全为0，表示译码的数据为数据字，置标志位cmd_flag为0；只有译码正确且奇偶校验正确的数据才会置数据有效位data_valid给上层协议单元。

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