CN109144927B - 一种多fpga互联装置 - Google Patents

Abstract

本发明涉及一种多FPGA互联装置及其数据传输方法，该装置包括第一FPGA、第二FPGA以及第三FPGA，第一FPGA内设有中央处理器，第二FPGA内设有闪存控制器；第三FPGA内设有AXI总线互联矩阵，AXI总线互联矩阵包括多路输入与输出互相连接的AXI总线，中央处理器以及闪存控制器分别通过LVDS接口与AXI总线互联矩阵连接。本发明通过对整个SOC芯片设计进行合理划分，并放置到多个FPGA内，多个FPGA采用LVDS接口进行数据的高速传输，可使得整个装置综合速度快，且计时易收敛，既实现SOC芯片的主要功能，又成本低，且灵活性强。

Description

一种多FPGA互联装置

技术领域

本发明涉及固态硬盘，更具体地说是指一种多FPGA互联装置。

背景技术

SSD(固态硬盘，Solid State Drives)的SOC(模拟核，System-on-a-Chip) 芯片验证，由于EDA(电子设计自动化，Electronics Design Automation)原型验证的局限性，一般会配合使用FPGA(现场可编程门阵列，Field-Programmable Gate Array)的原型验证，有条件的也会使用硬件加速仿真器，由于现在SOC芯片规模很大，FPGA原型就是将ASIC(专用集成电路，Application Specific Integrated Circuit)的逻辑设计转换放入FPGA进行验证，虽然FPGA的规模也在不断增加，但是仍然会出现一片FPGA无法容纳整个SOC芯片的设计，选择尽可能资源大的FPGA，则价格昂贵，每次综合时间长，需要计划基成，否则计时难收敛，灵活性差的问题，二是选择带高速收发器的FPGA，缺点是价格昂贵，灵活性较差。

因此，有必要设计一种装置，将SOC芯片设计放入多个FPGA中，以实现 SOC芯片的主要功能，成本低，灵活性强。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种多FPGA互联装置。

为实现上述目的，本发明采用以下技术方案：一种多FPGA互联装置，包括第一FPGA、第二FPGA以及第三FPGA，所述第一FPGA内设有中央处理器，所述第二FPGA内设有闪存控制器；第三FPGA内设有AXI总线互联矩阵，所述AXI总线互联矩阵包括多路输入与输出互相连接的AXI总线，所述中央处理器以及闪存控制器分别通过LVDS接口与所述AXI总线互联矩阵连接。

所述LVDS接口包括设于第三FPGA内的第一AXI转换模块、第二AXI 转换模块、第三AXI转换模块以及第一LVDS转换模块；所述中央处理器通过第一AXI转换模块与AXI总线互联矩阵连接；所述闪存控制器通过第二AXI 转换模块和AXI总线互联矩阵连接，所述第三AXI转换模块分别与所述AXI 总线互联矩阵以及第一LVDS转换模块连接，所述闪存控制器通过第一LVDS 转换模块和AXI总线互联矩阵连接。

所述LVDS接口还包括设于所述第三FPGA内的第一通用信号转换模块以及第二通用信号转换模块，所述第三FPGA内设有硬件加速模块，所述硬件加速模块通过第一通用信号转换模块与所述中央处理器连接，所述硬件加速模块通过第二通用信号转换模块与所述闪存控制器连接。

所述第三FPGA内还设有第一单路转换模块以及第二单路转换模块，所述第一单路转换模块分别与所述AXI总线互联矩阵以及所述第一AXI转换模块连接，所述第二单路转换模块分别与所述AXI总线互联矩阵以及所述第二AXI转换模块连接。

所述第三FPGA内还设有与所述AXI总线互联矩阵连接的颗粒控制器。

所述LVDS接口还包括设于所述第一FPGA上的第四AXI转换模块，所述第一FPGA上设有第一多路转换模块，所述中央处理器与所述第一多路转换模块连接，所述第三AXI转换模块分别与所述第一多路转换模块以及第一AXI转换模块连接；所述第一FPGA上设有第二通用信号转换模块，所述第二通用信号转换模块与所述第一通用信号转换模块连接。

所述LVDS接口还包括设于所述第二FPGA上的第五AXI转换模块、第二LVDS转换模块以及第三通用信号转换模块，所述第二FPGA上设有第二多路转换模块，所述第五AXI转换模块分别与所述闪存控制器以及所述第二多路转换模块连接，所述第二多路转换模块与所述第二AXI转换模块连接，所述第二 LVDS转换模块与所述第一LVDS转换模块连接，所述第三通用信号转换模块与所述第二通用信号转换模块连接。

所述第一AXI转换模块、所述第二AXI转换模块、所述第四AXI转换模块以及所述第五AXI转换模块内分别包括LVDS控制器与AXI数据处理模块，其中，当所述第一AXI转换模块、所述第二AXI转换模块、所述第四AXI转换模块以及所述第五AXI转换模块处于发送状态时，所述AXI数据处理模块提取传输的AXI有效数据，并传输至LVDS控制器，所述LVDS控制器将AXI有效数据转换为数据LVDS/时钟LVDS，并输出数据LVDS/时钟LVDS；当所述第一 AXI转换模块、所述第二AXI转换模块、所述第四AXI转换模块以及所述第五 AXI转换模块处于接收状态时，所述LVDS控制器将接收的数据进行解码得到信号，并将信号传输至AXI数据处理模块，由AXI数据处理模块提取AXI有效数据，并输出AXI有效数据。

所述第一通用信号转换模块包括LVDS控制器与AHB数据处理模块，其中，当第一通用信号转换模块处于发送状态时，所述AHB数据处理模块提取传输的 AHB有效数据，并传输至LVDS控制器，所述LVDS控制器将AHB有效数据转换为数据LVDS/时钟LVDS，并输出数据LVDS/时钟LVDS；当第一通用信号转换模块处于接收状态时，所述LVDS控制器将接收的数据进行解码得到信号，并将信号传输至AHB数据处理模块，由AHB数据处理模块提取AHB有效数据，并输出AHB有效数据。

本发明与现有技术相比的有益效果是：本发明通过对整个SOC芯片设计进行合理划分，并放置到多个FPGA内，多个FPGA采用LVDS接口进行数据的高速传输，可使得整个装置综合速度快，且计时易收敛，既实现SOC芯片的主要功能，又成本低，且灵活性强。

下面结合附图和具体实施例对本发明作进一步描述。

附图说明

为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的一种多FPGA互联装置的示意性框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。

还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/ 或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

请参阅图1，图1为本发明实施例提供的一种多FPGA互联装置的示意性框图。该一种多FPGA互联装置应用于固态硬盘中，将SOC芯片设计放入多个 FPGA中，以实现SOC芯片的主要功能，成本低，灵活性强。

图1是本发明实施例提供的一种多FPGA互联装置的示意性框图。如图1 所示，该多FPGA互联装置，包括第一FPGA10、第二FPGA20以及第三FPGA30，第一FPGA10内设有中央处理器，第二FPGA20内设有闪存控制器21；第三 FPGA30内设有AXI总线互联矩阵33，AXI总线互联矩阵33包括多路输入与输出互相连接的AXI总线，中央处理器以及闪存控制器21分别通过LVDS(低电压差分信号，Low-Voltage Differential Signaling)接口与AXI(先进可扩展接口， Advanced eXtensible Interface)总线互联矩阵连接。

中央处理器通过AXI总线互联矩阵33去访问各类设备，也就是该AXI总线互联矩阵33与外部设备连接，有些带AXI总线的IP(如Nand闪存控制器21) 也通过AXI总线互联矩阵33去访问各类设备。

将中央处理器该多核CPU放在第一FPGA10，闪存控制器21及纠错算法模块放在第二FPGA20，SOC芯片其他部分放在第三FPGA30，综合速度快，可以同时综合；计时易收敛，闪存控制器21及纠错算法更新频繁，只需要综合第二 FPGA20；灵活性强。

在一实施例中，LVDS接口包括设于第三FPGA30内的第一AXI转换模块 31、第二AXI转换模块39、第三AXI转换模块37以及第一LVDS转换模块301；中央处理器通过第一AXI转换模块31与AXI总线互联矩阵33连接；闪存控制器21通过第二AXI转换模块39和AXI总线互联矩阵33连接，第三AXI转换模块37分别与AXI总线互联矩阵33以及第一LVDS转换模块301连接，闪存控制器21通过第一LVDS转换模块301和AXI总线互联矩阵33连接。

另外，上述的LVDS接口还包括设于所述第三FPGA30内的第一通用信号转换模块34以及第二通用信号转换模块302，所述第三FPGA30内设有硬件加速模块38，硬件加速模块38通过第一通用信号转换模块34与中央处理器连接，硬件加速模块38通过第二通用信号转换模块302与所述闪存控制器21连接。

在一实施例中，上述的第三FPGA30内还设有第一单路转换模块32以及第二单路转换模块35，第一单路转换模块32分别与AXI总线互联矩阵33以及第一AXI转换模块31连接，第二单路转换模块35分别与AXI总线互联矩阵33 以及第二AXI转换模块39连接。

在本实施例中，第一单路转换模块32适用于1路AXI总线转3路AXI总线的情况，以实现将之前合并的总线恢复出来。第二单路转换模块35适用于1 路AXI总线转2路AXI总线的情况，以实现将之前合并的总线恢复出来。

在一实施例中，上述的第三FPGA30内还设有与所述AXI总线互联矩阵33 连接的颗粒控制器36。该颗粒控制器36为DRAM颗粒控制器36，支持DDR (双倍速率同步动态随机存储器，Double Data Rate)3/DDR4/LPDDR(移动设备的“工作记忆”内存，Low Power DoubleData Rate SDRAM)3，用于SSD控制器存放各类数据。

更进一步地，上述的LVDS接口还包括设于所述第一FPGA10上的第四AXI 转换模块15，所述第一FPGA10上设有第一多路转换模块14，中央处理器与第一多路转换模块14连接，第三AXI转换模块37分别与第一多路转换模块14以及第一AXI转换模块31连接；第一FPGA10上设有第四通用信号转换模块16，所述第四通用信号转换模块16与所述第一通用信号转换模块34连接。

具体地，该中央处理器包括第一处理器11、第二处理器12以及第三处理器 13。中央处理器用于处理SSD固件信息，有3个处理器，每个处理器输出1路 AXI总线，共3路AXI总线，将其放在第一FPGA10，因为SSD主控芯片一般含多核处理器，面积较大，并且处理器的更新频率低，单独放在一个FPGA内，减少综合迭代次数。

在本实施例中，上述的第一多路转换模块14适用于3路AXI总线转1路 AXI总线，为了将中央处理器的总线合成1路AXI总线，减少LVDS控制逻辑的复杂度，以提高整个装置的运行效率。

在一实施例中，上述的LVDS接口还包括设于所述第二FPGA20上的第五 AXI转换模块25、第二LVDS转换模块23以及第三通用信号转换模块24，所述第二FPGA20上设有第二多路转换模块22；所述第五AXI转换模块25分别与所述闪存控制器21以及所述第二多路转换模块22连接，所述第二多路转换模块22与所述第二AXI转换模块39连接，所述第二LVDS转换模块23与所述第一LVDS转换模块301连接，所述第三通用信号转换模块24与所述第二通用信号转换模块302连接。

具体地，上述的第一AXI转换模块31、所述第二AXI转换模块39、所述第四AXI转换模块15以及所述第五AXI转换模块25内分别包括LVDS控制器与AXI数据处理模块，其中，当所述第一AXI转换模块31、所述第二AXI转换模块39、所述第四AXI转换模块15以及所述第五AXI转换模块25处于发送状态时，所述AXI数据处理模块提取传输的AXI有效数据，并传输至LVDS控制器，所述LVDS控制器将AXI有效数据转换为数据LVDS/时钟LVDS，并输出数据LVDS/时钟LVDS；当所述第一AXI转换模块31、所述第二AXI转换模块39、所述第四AXI转换模块15以及所述第五AXI转换模块25处于接收状态时，所述LVDS控制器将接收的数据进行解码得到信号，并将信号传输至AXI 数据处理模块，由AXI数据处理模块提取AXI有效数据，并输出AXI有效数据。

AXI总线有5个通道，内含AXI数据处理模块，LVDS控制器，第一AXI 转换模块31、所述第二AXI转换模块39、所述第四AXI转换模块15以及所述第五AXI转换模块25的发送端工作时，即第一AXI转换模块31、所述第二AXI 转换模块39、所述第四AXI转换模块15以及所述第五AXI转换模块25任一个处于发送状态时，由该处于发送状态的模块内的AXI数据处理模块将AXI的有效数据提取出，送到LVDS控制器，输出数据LVDS/时钟LVDS；第一AXI转换模块31、所述第二AXI转换模块39、所述第四AXI转换模块15以及所述第五AXI转换模块25的接收端工作时，即第一AXI转换模块31、所述第二AXI 转换模块39、所述第四AXI转换模块15以及所述第五AXI转换模块25任一个处于接收状态时，由该处于接收状态的模块内LVDS控制器对接收的数据进行解码得到信号送入AXI数据处理模块，由AXI数据处理模块提取AXI有效数据并传输到对应的模块。发送端指的是读写命令，即写数据，接收端指的是读数据及各类准备/回应信号；发送端配置8路LVDS，占用18个IO，接收端配置4 路LVDS(低电压差分信号接口，Low-Voltage Differential Signaling)，占用10 个IO；在另外一块FPGA中需要同样AXI转换模块的对接，配置接收/发送端 LVDS，要与之前的一一对应。

在一实施例中，上述的第一通用信号转换模块34包括LVDS控制器与AHB 数据处理模块，其中，当第一通用信号转换模块34处于发送状态时，所述AHB 数据处理模块提取传输的AHB有效数据，并传输至LVDS控制器，所述LVDS 控制器将AHB有效数据转换为数据LVDS/时钟LVDS，并输出数据LVDS/时钟 LVDS；当第一通用信号转换模块34处于接收状态时，所述LVDS控制器将接收的数据进行解码得到信号，并将信号传输至AHB数据处理模块，由AHB数据处理模块提取AHB有效数据，并输出AHB有效数据。

第一通用信号转换模块34的发送端工作时，AHB数据处理模块将AHB的有效数据提取出，送到LVDS控制器，输出数据LVDS/时钟LVDS；第一通用信号转换模块34的接收端工作时，将LVDS控制器解码得到信号送入AHB数据处理模块；发送端指的是读写命令即写数据，接收端指的是读数据及 ready/response信号。

另外，上述的第三AXI转换模块37适用于将AXI总线转换成AHB总线，因为模块的配置接口很多是AHB(高性能总线，Advanced High Performance Bus) 接口的，中央处理器输出AXI总线接口，如果想要访问各类IP，需要转换成AHB 接口。

另外，上述的第一通用信号转换模块34、第二通用信号转换模块302与硬盘加速模块分别与设有的内部总线连接。内部总线为通用总线，包括且不限于 AXI(先进可扩展接口，Advanced eXtensible Interface)/AHB(高性能总线， Advanced High performanceBus)/APB(外设总线，Advanced Peripheral Bus)，中央处理器、闪存控制器21以及颗粒控制器36为市场通用IP。

上述的第一AXI转换模块31、第一通用信号转换模块34、第二AXI转换模块39、第一LVDS转换模块301以及第二通用信号转换模块302均为LVDS 接口。第一FPGA10、第二FPGA20以及第三FPGA30之间互联采用LVDS接口，可配置LVDS速度，灵活性高，性能好。FPGA含有丰富的差分IO，利用这些IO实现高速的LVDS接口，用于多片FPGA之间的互联，占用资源少，性能高；因为本方案主要用于SOC IC设计FPGA原型验证，通常以AXI接口进行FPGA划分，同时实现通用的AXI接口转LVDS接口，灵活性高；也可以降低成本。

将SOC芯片设计放入多个FPGA中，对整个SOC芯片设计进行合理划分，多块FPGA互联，实现SOC芯片的主要功能；在不影响性能的情况下，可以灵活的实现多块FPGA互联，并且占用很少的IO资源，也可以降低成本。

上述的一种多FPGA互联装置，通过对整个SOC芯片设计进行合理划分，并放置到多个FPGA内，多个FPGA采用LVDS接口进行数据的高速传输，可使得整个装置综合速度快，且计时易收敛，既实现SOC芯片的主要功能，又成本低，且灵活性强。

在一实施例中，上述的实施例还提供了一种多FPGA互联装置的数据传输方法，包括：

中央处理器通过AXI总线互联矩阵33访问各类设备，并获取设备的固件信息；

中央处理器通过AXI总线互联矩阵33驱动闪存控制器21进行固件信息的编码和解码处理，并将编码和解码处理结果通过AXI总线互联矩阵33回传至中央处理器；

中央处理器对编码和解码处理结果进行处理；

将处理结果通过AXI总线互联矩阵33传输至颗粒控制器36进行存放。

上述的一种多FPGA互联装置的数据传输方法的与上述实施例中的多 FPGA互联装置的模块的具体实现过程类似，在此不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (1)

1.一种多FPGA互联装置，其特征在于，包括第一FPGA、第二FPGA以及第三FPGA，所述第一FPGA内设有中央处理器，所述第二FPGA内设有闪存控制器；第三FPGA内设有AXI总线互联矩阵，所述AXI总线互联矩阵包括多路输入与输出互相连接的AXI总线，所述中央处理器以及闪存控制器分别通过LVDS接口与所述AXI总线互联矩阵连接；

所述LVDS接口包括设于第三FPGA内的第一AXI转换模块、第二AXI转换模块、第三AXI转换模块以及第一LVDS转换模块；所述中央处理器通过第一AXI转换模块与AXI总线互联矩阵连接；所述闪存控制器通过第二AXI转换模块和AXI总线互联矩阵连接，所述第三AXI转换模块分别与所述AXI总线互联矩阵以及第一LVDS转换模块连接，所述闪存控制器通过第一LVDS转换模块和AXI总线互联矩阵连接；

所述LVDS接口还包括设于所述第三FPGA内的第一通用信号转换模块以及第二通用信号转换模块，所述第三FPGA内设有硬件加速模块，所述硬件加速模块通过第一通用信号转换模块与所述中央处理器连接，所述硬件加速模块通过第二通用信号转换模块与所述闪存控制器连接；

所述第三FPGA内还设有第一单路转换模块以及第二单路转换模块，所述第一单路转换模块分别与所述AXI总线互联矩阵以及所述第一AXI转换模块连接，所述第二单路转换模块分别与所述AXI总线互联矩阵以及所述第二AXI转换模块连接；

所述第三FPGA内还设有与所述AXI总线互联矩阵连接的颗粒控制器；

所述LVDS接口还包括设于所述第一FPGA上的第四AXI转换模块，所述第一FPGA上设有第一多路转换模块，所述中央处理器与所述第一多路转换模块连接，所述第三AXI转换模块分别与所述第一多路转换模块以及第一AXI转换模块连接；所述第一FPGA上设有第二通用信号转换模块，所述第二通用信号转换模块与所述第一通用信号转换模块连接；

所述LVDS接口还包括设于所述第二FPGA上的第五AXI转换模块、第二LVDS转换模块以及第三通用信号转换模块，所述第二FPGA上设有第二多路转换模块，所述第五AXI转换模块分别与所述闪存控制器以及所述第二多路转换模块连接，所述第二多路转换模块与所述第二AXI转换模块连接，所述第二LVDS转换模块与所述第一LVDS转换模块连接，所述第三通用信号转换模块与所述第二通用信号转换模块连接；

所述第一AXI转换模块、所述第二AXI转换模块、所述第四AXI转换模块以及所述第五AXI转换模块内分别包括LVDS控制器与AXI数据处理模块，其中，当所述第一AXI转换模块、所述第二AXI转换模块、所述第四AXI转换模块以及所述第五AXI转换模块处于发送状态时，所述AXI数据处理模块提取传输的AXI有效数据，并传输至LVDS控制器，所述LVDS控制器将AXI有效数据转换为数据LVDS/时钟LVDS，并输出数据LVDS/时钟LVDS；当所述第一AXI转换模块、所述第二AXI转换模块、所述第四AXI转换模块以及所述第五AXI转换模块处于接收状态时，所述LVDS控制器将接收的数据进行解码得到信号，并将信号传输至AXI数据处理模块，由AXI数据处理模块提取AXI有效数据，并输出AXI有效数据；

所述第一通用信号转换模块包括LVDS控制器与AHB数据处理模块，其中，当第一通用信号转换模块处于发送状态时，所述AHB数据处理模块提取传输的AHB有效数据，并传输至LVDS控制器，所述LVDS控制器将AHB有效数据转换为数据LVDS/时钟LVDS，并输出数据LVDS/时钟LVDS；当第一通用信号转换模块处于接收状态时，所述LVDS控制器将接收的数据进行解码得到信号，并将信号传输至AHB数据处理模块，由AHB数据处理模块提取AHB有效数据，并输出AHB有效数据。

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