CN105912492B - Axi互联总线的扩展方法 - Google Patents

Axi互联总线的扩展方法 Download PDF

Info

Publication number
CN105912492B
CN105912492B CN201610202673.4A CN201610202673A CN105912492B CN 105912492 B CN105912492 B CN 105912492B CN 201610202673 A CN201610202673 A CN 201610202673A CN 105912492 B CN105912492 B CN 105912492B
Authority
CN
China
Prior art keywords
tag
component
write
master
extension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610202673.4A
Other languages
English (en)
Other versions
CN105912492A (zh
Inventor
安建峰
历广绪
樊晓桠
黄栋杉
张盛兵
王党辉
张萌
黄小平
陈超
韩茹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northwestern Polytechnical University
Original Assignee
Northwestern Polytechnical University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northwestern Polytechnical University filed Critical Northwestern Polytechnical University
Priority to CN201610202673.4A priority Critical patent/CN105912492B/zh
Publication of CN105912492A publication Critical patent/CN105912492A/zh
Application granted granted Critical
Publication of CN105912492B publication Critical patent/CN105912492B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

本发明公开了一种AXI互联总线的扩展方法，用于解决现有总线扩展方法复杂的技术问题。技术方案是由总线互联结构对称地对ID tag进行扩展和维护，在互联总线内部使用扩展的ID tag完成路由、仲裁、解码操作，同时设置扩展和维护ID tag的RAM表完成outstanding操作过程ID tag的扩展和维护，而Master设备端仅有固定唯一ID tag标识，不可扩展或别名，Master/Salve设备端仅使用此唯一ID tag进行通信，降低Master设备端设计难度，降低系统级设计复杂度和开销，同时在互联结构内增加ID tag扩展使用配置选项，达到和之前由Master维护ID tag扩展设计的IP兼用。

Description

AXI互联总线的扩展方法
技术领域
本发明涉及一种总线扩展方法，特别涉及一种AXI互联总线的扩展方法。
背景技术
AXI总线是ARM公司推出的第三代高性能系统总线，广泛用作基于ARM高性能处理器的SoC芯片的总线系统。其是基于5通道传输结构，读地址通道(AR),读数据通道(R),写地址通道(AW),写数据通道(W),写反馈通道(B)，各通道采用相似的(X)Valid和(X)Ready握手机制，其中AR、AW和W通道主数据流方向是从Master设备端到Slave设备端，R和B通道主数据流方向是从Slave设备端到Master设备端。读操作使用AR和R通道，写操作使用AW、W和B通道，所有读写操作的传输过程中，仅依靠共享唯一的ID(tag)标识，因此对于Outstanding操作支持，需要精确管理和维护ID(tag)标识，否则将因此造成传输死锁(Deadlock)。
参照图1。AXI总线支持Master设备和Slave设备之间的点对点连接方式，并且在多Master和多Slave结构的片上总线可形成共享总线连接(Shared topology)、交叉互联总线连接(Crossbar topology)和分层总线连接(Multi-Layer topology)形式。无论何种互联方式，当总线进行Outstanding传输时，单一的ID tag不能保证传输的可靠性，这种现象在Crossbar类型总线结构中会更加严重。为解决此问题，需要完成对ID tag扩展或别名，Synopsys公司推出的AXI IP和VIP通过使用Sideband信号在Master设备端完成对ID tag的扩展和别名，文档Synopsys Verification IP for AMBA3AXI中4.13.2章节通过在Master设备段使用64bit sideband信号扩展完成outstanding和单Master大于16个Transaction的操作，这种由Master设备进行ID tag扩展和维护，同一Master通过标识不同ID tag或者进行别名操作来完成Outstanding操作会增加Master的设计复杂度且会在Master和Slave设备端增加额外的信号端口，增加总线调试和总线扩展难度。
发明内容
为了克服现有总线扩展方法复杂的不足，本发明提供一种AXI互联总线的扩展方法。该方法由总线互联结构对称地对ID tag进行扩展和维护，在互联总线内部使用扩展的ID tag完成路由、仲裁、解码操作，同时设置扩展和维护ID tag的RAM表完成outstanding操作过程ID tag的扩展和维护，而Master设备端仅有固定唯一ID tag标识，不可扩展或别名，Master/Salve设备端仅使用此唯一ID tag进行通信，降低Master设备端设计难度，降低系统级设计复杂度和开销，同时在互联结构内增加ID tag扩展使用配置选项，达到和之前由Master维护ID tag扩展设计的IP兼用。
本发明解决其技术问题所采用的技术方案：一种AXI互联总线的扩展方法，其特点是包括以下步骤：
Master和Slave设备互联结构采用Crossbar类型，Master和Slave通信ID tag的位宽变化过程:Master设备4bit位宽送到互连结构Master设备接口端，总线互连结构内根据设备规模扩展大于4bit的ID tag，扩展后的ID tag在互连结构中进行传递、仲裁、路由操作使用，最后通过互联结构恢复成4bit主ID tag送给Slave设备端，同样Slave设备端反馈信号和4bit ID tag送互联总线Slave接口端，互联总线进行查询恢复成多bit ID tag在互连结构中进行传递、仲裁、路由操作使用，在从Master设备接口端恢复成4bit ID tag送给Master设备，Crossbar互联总线节点模块Maste接口端依次划分为读地址解码器、读数据仲裁器、写地址解码器、写数据路由器和写反馈仲裁器，Slave接口端依次划分为读地址仲裁器、读数据路由器、写地址仲裁器、写数据仲裁器和写反馈路由器。由于AXI协议多通道、双向信号传输机制，Master接口端与Slave接口端均要负责ID tag扩展、维护和恢复，当Master设备发起读写操作时，ID tag位宽仅且唯一使用4bit标识，进入Crossbar互联总线后，Master接口端使用读写地址解码器根据读写操作类型完成扩展并使用一块以扩展bit宽度总个数的1bit RAM存储扩展后的ID tag，为减少资源消耗读写扩展ID tag共用存储RAM。若Master发起读操作，读地址解码器扩展并存储ID tag的同时把扩展后ID tag同一时钟周期送读地址仲裁器和读数据仲裁器，读地址仲裁器进行仲裁把获得仲裁权的扩展的IDtag送读数据路由器并存储，此存储采用CAM存储形式，以主ID tag做索引，扩展ID tag部分做存储内容，保证相同主ID tag的Transaction按序访问，由于AXI协议规定相同主ID tag的操作必须有序完成，不同主ID tag乱序完成，此存储特性能够满足同一Master对单一Slave的Overlapping和多Master对单一Slave的Outstanding操作，读数据路由器通过查询存储的ID恢复全ID tag后送读数据仲裁器，读数据仲裁器根据ID tag比较仲裁完成读数据正确返回，读操作完成信号到达依次清除读地址解码器和读地址路由器存储的ID tag。若Master发起写操作，写地址解码器完成ID tag的同时把扩展后的ID tag同一时钟周期送写地址仲裁器、写数据路由器和写反馈路由器，写地址仲裁器根据仲裁机制把获得仲裁权的ID tag同一时钟周期送写数据仲裁器和写反馈仲裁器并存取，此存储形式和机制与读操作的存储机制完全相同，保证Outstanding写操作过程中的写数据和写反馈正常完成，当写操作完成信号产生，依次清除写地址解码器和写地址仲裁器存储的扩展ID tag。
本发明的有益效果是：由总线互联结构对称地对ID tag进行扩展和维护，在互联总线内部使用扩展的ID tag完成路由、仲裁、解码操作，同时设置扩展和维护ID tag的RAM表完成outstanding操作过程ID tag的扩展和维护，而Master设备端仅有固定唯一ID tag标识，不可扩展或别名，Master/Salve设备端仅使用此唯一ID tag进行通信，降低Master设备端设计难度，降低系统级设计复杂度和开销，同时在互联结构内增加ID tag扩展使用配置选项，达到和之前由Master维护ID tag扩展设计的IP兼用。
本发明的优点是ID tag的扩展和维护几乎全部放在互联总线中完成，也就成为作者所称“胖互联总线”的ID tag扩展和维护方法，此方法解放了Master和Slave端Outstanding操作时的ID tag扩展和维护，将减轻Master和Slave设备的设计难度和复杂度，会少量增加互联总线的设计实现复杂度，但是从总线系统扩展角度考虑，互联总线的设计和验证是一次性的投入，而应用场景和需求的不同会造成Master和Slave出现多样化，且其多样性往往体现在Outstanding操作上，采用此方法可基本消除设备Outstanding操作多样性带来的设计和验证花销，因此从长远投入及全局来说，此方法必将大大降低系统整体设计和验证成本开销；另一方面，从资源消耗的角度来说，此方法只是把ID tag维护和扩展功能集成在总线系统，就是把原本Master和Slave设备端的维护开销放在了互联总线上，系统总体资源基本一致或更少；最后，此方法实现的是一个严格的AXI协议互联总线，设备接口信号完全和AXI协议一致，不需要额外增加信号接口。
下面结合附图和具体实施方式对本发明作详细说明。
附图说明
图1是背景技术Crossbar互联总线系统级结构框图。
图2是本发明AXI互联总线系统级结构框图。
图3是Crossbar内部单节点模块划分图。
图4是读操作内部ID tag扩展流程图。
图5是写操作内部ID tag扩展流程图。
图6是Master接口端ID tag扩展和维护图。
图7是Slave接口端Outstanding操作ID tag维护图。
具体实施方式
参照图2-7。本发明AXI互联总线的扩展方法具体步骤如下：
选用ID tag扩展位宽8bit，与Master接口端ID tag 4bit共计12bit ID tag，其中扩展副ID tag位于低8bit位，Master接口端主ID tag 4bit为高4bit位，这里8bit均指代扩展副ID tag的8bit位,4bit均指代Master/Slave设备端通信的主ID tag的4bit位。本描述依次按照读、写单操作过程中ID tag传送过程，Master接口端扩展、维护存储ID tag，Slave接口端扩展、维护存储ID tag顺序进行。
互连结构内部按Master接口端依次划分为读地址解码器60组件、读数据仲裁器62组件、写地址解码器64组件、写数据路由器66组件、写反馈仲裁器69组件，Slave接口端依次划分为读地址仲裁器61组件、读数据路由器63组件、写地址仲裁器65组件、写数据仲裁器67组件、写反馈路由器68组件。
读操作流程，步骤1:读地址解码器60组件使用ID tag扩展器30组件对主ID tag进行扩展，ID tag扩展器30组件内设一个8bit计数器，当读操作请求有效时使用当前计数器值作为ID tag扩展位，同时计数器加1作为下次操作请求有效的ID tag扩展位。步骤2:把经ID tag扩展器30组件扩展后的12bit ID tag同Cycle送读地址仲裁器61组件和ID tag暂存比较器32组件，读地址仲裁器61组件根据仲裁把获得读权限的ID tag经ID tag恢复器31组件恢复主从ID tag，主ID tag 4bit送Slave设备，从ID tag 8bit送ID tag合成器33组件暂存做读数据时读数据路由器组件63恢复全ID tag使用。ID tag暂存比较器组件32暂存扩展的全12bit ID tag供读数据仲裁使用。步骤3:Slave端通过读数据路由器组件63送读数据和主4bit ID tag，主ID tag经ID tag合成器组件33和之前暂存的扩展ID tag形成12bitID tag送读数据仲裁器组件62，读数据仲裁器组件62端使用ID tag暂存比较器32组件对12bit全ID tag进行比较仲裁，若相等则经ID tag恢复器31组件恢复主ID tag 4bit送Master设备，读数据读操作流程结束，清除各组件暂存的ID tag标志。
写操作流程，步骤1:写地址解码器64组件使用ID tag扩展器30组件对主ID tag进行扩展，ID tag扩展器30组件内设一个8bit计算器，当写操作请求有效时使用当前计数器值作为ID tag扩展位，同时计数器加1作为下次操作请求有效的ID tag扩展位。步骤2:把经ID tag扩展器30组件扩展后的12bit ID tag同Cycle送写地址仲裁器65组件、ID tag合成器33组件、ID tag暂存比较器32组件暂存，写地址仲裁器65组件根据仲裁把获得写权限的ID tag经ID tag恢复器组件31恢复主从ID tag，主ID tag送Slave设备，同一Cycle写地址仲裁器65组件送ID tag到ID tag暂存比较器32组件、ID tag合成器33组件寄存。步骤3:写地址通道握手完成，写数据通道握手写数据，Master端送主4bit ID tag和写数据到写数据路由器组件66，ID tag通过ID tag合成器33组件和暂存的副ID tag形成12bit ID tag送写数据仲裁器67组件，写数据仲裁器67组件把收到的12bit ID tag经组件ID tag暂存比较器组件32暂存的ID tag进行比较仲裁，若相等则通过ID tag恢复组件31恢复主ID tag和写数据送Slave设备。步骤4:写数据完成，Slave端把主ID tag和写反馈信号送写反馈路由器组件69，主ID tag经ID tag合成器33组件和暂存的扩展ID tag形成12bit ID tag送写反馈仲裁器68组件，ID tag暂存比较器32组件对写反馈路由器69组件送的ID tag和之前暂存IDtag比较仲裁，若相等则通过ID tag恢复器31组件恢复主4bit ID tag送Master设备端，清除各组件暂存的ID tag标志。
Master接口端ID tag扩展和维护流程，对于Master设备发起的Outstanding操作，互联总线Master接口端需要提供ID tag的维护功能，即要保证主ID tag在合适的时间进行扩展然后存储扩展ID tag直至本次Transaction结束，最后操作完成时正确清除扩展的IDtag。在Master接口端扩展ID tag时使用相同的ID tag扩展器30组件完成ID tag扩展，对扩展后的ID tag使用深度256的1bit宽的RAM存储，若此ID tag有效则其对应ID tag扩展维护表73中Data数据为1，即图中读地址握手信号有效(Arvalid&Arready)或写地址握手信号有效(Awvalid&Awready)通过写1使能70组件向IDtag地址处写1，标识此Transaction有效传输中，之后根据读写需要从ID tag扩展维护表73中获得有效ID tag完成操作。当读写传输完成，即读最后一个数据有效(Rvalid&Ready&Rlast)或写反馈握手信号有效(Bvalid&Bready)通过写0使能72组件向IDtag地址处写0，标识此Transaction结束完成。读地址解码器60组件、写地址解码器64组件中的ID tag扩展器30组件在设计中是同一个实体即共用一个ID tag扩展计数器，只是其根据读写类型对应生成读写扩展的ID tag。
Slave接口端ID tag扩展和维护，若读操作通过读地址仲裁器61组件地址仲裁有效时，12bit ID tag以高4bit为索引，低8bit ID tag为内容存储到ID tag读查询维护表90组件，Outstanding操作相同主ID tag采用顺序存储即可通过顺序位置区分同一主ID tag操作的顺序关系，当Slave设备读数据返回时，根据主4bit ID tag索引查询相应的扩展IDtag，形成12bit ID tag送Master接口端处理，读最后一个数据有效(Rvalid&Ready&Rlast)时读操作完成，读操作完成后清除存储ID tag读查询维护表90组件中的ID tag；若写操作通过写地址仲裁器65组件地址仲裁有效时，同样12bit ID tag以高4bit为索引，低8bit IDtag为内容存储到ID tag写查询维护表91组件，Outstanding操作相同主ID tag采用顺序存储即可通过顺序位置区分同一主ID tag操作的顺序关系，当Master写数据到达写数据仲裁器67组件，通过比较ID tag和ID tag写查询维护表91组件存储的ID tag进行比较，相等则写数据有效完成数据写操作。写数据完成后写反馈和主ID tag通过写反馈路由器组件69，在ID tag写查询维护表91组件中以主4bit ID tag为索引查找扩展ID tag标识形成12bitID tag送Master接口端处理，写反馈握手信号有效(Bvalid&Bready)写反馈完成，写操作完成后清除存储ID tag写查询维护表91组件中的ID tag。其中ID tag读查询维护表90、写查询维护表91组件存储CAM机制、原理和内容相同，为提高资源利用率可把两存储组件做成同一个实体，但需要增加1bit存储位宽来区分当前ID tag的读写属性，0标识此ID tag对应读操作，1标识此ID tag对应写操作，其查询维护属性和机制不变。

Claims (1)

1.一种AXI互联总线的扩展方法，其特征在于包括以下步骤：
Master和Slave设备互联结构采用Crossbar类型，Master和Slave通信ID tag的位宽变化过程:Master设备4bit位宽送到互连结构Master设备接口端，总线互连结构内根据设备规模扩展大于4bit的ID tag，分为读操作流程和写操作流程：读操作流程，步骤1:读地址解码器60组件使用ID tag扩展器30组件对主ID tag进行扩展，ID tag扩展器30组件内设一个8bit计数器，当读操作请求有效时使用当前计数器值作为ID tag扩展位，同时计数器加1作为下次操作请求有效的ID tag扩展位；步骤2:把经ID tag扩展器30组件扩展后的12bit IDtag同Cycle送读地址仲裁器61组件和ID tag暂存比较器32组件，读地址仲裁器61组件根据仲裁把获得读权限的ID tag经ID tag恢复器31组件恢复主从ID tag，主ID tag 4bit送Slave设备，从ID tag 8bit送ID tag合成器33组件暂存做读数据时读数据路由器组件63恢复全ID tag使用；ID tag暂存比较器组件32暂存扩展的全12bit ID tag供读数据仲裁使用；步骤3:Slave端通过读数据路由器组件63送读数据和主4bit ID tag，主ID tag经IDtag合成器组件33和之前暂存的扩展ID tag形成12bit ID tag送读数据仲裁器组件62，读数据仲裁器组件62端使用ID tag暂存比较器32组件对12bit全ID tag进行比较仲裁，若相等则经ID tag恢复器31组件恢复主ID tag 4bit送Master设备，读数据读操作流程结束，清除各组件暂存的ID tag标志；
写操作流程，步骤1:写地址解码器64组件使用ID tag扩展器30组件对主ID tag进行扩展，ID tag扩展器30组件内设一个8bit计算器，当写操作请求有效时使用当前计数器值作为ID tag扩展位，同时计数器加1作为下次操作请求有效的ID tag扩展位；步骤2:把经IDtag扩展器30组件扩展后的12bit ID tag同Cycle送写地址仲裁器65组件、ID tag合成器33组件、ID tag暂存比较器32组件暂存，写地址仲裁器65组件根据仲裁把获得写权限的IDtag经ID tag恢复器组件31恢复主从ID tag，主ID tag送Slave设备，同一Cycle写地址仲裁器65组件送ID tag到ID tag暂存比较器32组件、ID tag合成器33组件寄存；步骤3:写地址通道握手完成，写数据通道握手写数据，Master端送主4bit ID tag和写数据到写数据路由器组件66，ID tag通过ID tag合成器33组件和暂存的副ID tag形成12bit ID tag送写数据仲裁器67组件，写数据仲裁器67组件把收到的12bit ID tag经组件ID tag暂存比较器组件32暂存的ID tag进行比较仲裁，若相等则通过ID tag恢复组件31恢复主ID tag和写数据送Slave设备；步骤4:写数据完成，Slave端把主ID tag和写反馈信号送写反馈路由器组件69，主ID tag经ID tag合成器33组件和暂存的扩展ID tag形成12bit ID tag送写反馈仲裁器68组件，ID tag暂存比较器32组件对写反馈路由器69组件送的ID tag和之前暂存ID tag比较仲裁，若相等则通过ID tag恢复器31组件恢复主4bit ID tag送Master设备端，清除各组件暂存的ID tag标志；
扩展后的ID tag在互连结构中进行传递、仲裁、路由操作使用，最后通过互联结构恢复成4bit主ID tag送给Slave设备端，同样Slave设备端反馈信号和4bit ID tag送互联总线Slave接口端，互联总线进行查询恢复成多bit ID tag在互连结构中进行传递、仲裁、路由操作使用，再从Master设备接口端恢复成4bit ID tag送给Master设备，Crossbar互联总线节点模块Master接口端依次划分为读地址解码器、读数据仲裁器、写地址解码器、写数据路由器和写反馈仲裁器，Slave接口端依次划分为读地址仲裁器、读数据路由器、写地址仲裁器、写数据仲裁器和写反馈路由器；由于AXI协议多通道、双向信号传输机制，Master接口端与Slave接口端均要负责ID tag扩展、维护和恢复，当Master设备发起读写操作时，ID tag位宽仅且唯一使用4bit标识，进入Crossbar互联总线后，Master接口端使用读写地址解码器根据读写操作类型完成扩展并使用同一个实体即公用一个ID tag扩展计数器以扩展；一块以扩展bit宽度总个数的1bit RAM存储扩展后的ID tag，为减少资源消耗读写扩展IDtag共用存储RAM；若Master发起读操作，读地址解码器扩展并存储ID tag的同时把扩展后ID tag同一时钟周期送读地址仲裁器和读数据仲裁器，读地址仲裁器进行仲裁把获得仲裁权的扩展的ID tag送读数据路由器并存储，此存储采用CAM存储形式，以主ID tag做索引，扩展ID tag部分做存储内容，保证相同主ID tag的Transaction按序访问，由于AXI协议规定相同主ID tag的操作必须有序完成，不同主ID tag乱序完成，此存储特性能够满足同一Master对单一Slave的Overlapping和多Master对单一Slave的Outstanding操作，读数据路由器通过查询存储的ID恢复全ID tag后送读数据仲裁器，读数据仲裁器根据ID tag比较仲裁完成读数据正确返回，读操作完成信号到达依次清除读地址解码器和读地址路由器存储的ID tag；若Master发起写操作，写地址解码器完成ID tag的同时把扩展后的ID tag同一时钟周期送写地址仲裁器、写数据路由器和写反馈路由器，写地址仲裁器根据仲裁机制把获得仲裁权的ID tag同一时钟周期送写数据仲裁器和写反馈仲裁器并存取，此存储形式和机制与读操作的存储机制完全相同，保证Outstanding写操作过程中的写数据和写反馈正常完成，当写操作完成信号产生，依次清除写地址解码器和写地址仲裁器存储的扩展IDtag。
CN201610202673.4A 2016-04-01 2016-04-01 Axi互联总线的扩展方法 Active CN105912492B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610202673.4A CN105912492B (zh) 2016-04-01 2016-04-01 Axi互联总线的扩展方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610202673.4A CN105912492B (zh) 2016-04-01 2016-04-01 Axi互联总线的扩展方法

Publications (2)

Publication Number Publication Date
CN105912492A CN105912492A (zh) 2016-08-31
CN105912492B true CN105912492B (zh) 2019-05-14

Family

ID=56744463

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610202673.4A Active CN105912492B (zh) 2016-04-01 2016-04-01 Axi互联总线的扩展方法

Country Status (1)

Country Link
CN (1) CN105912492B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108733529B (zh) * 2017-04-19 2021-08-10 龙芯中科技术股份有限公司 Axi交叉开关的间插功能的验证方法与装置
CN109144927B (zh) * 2018-08-22 2020-07-07 深圳忆联信息系统有限公司 一种多fpga互联装置
CN110704351A (zh) * 2019-09-24 2020-01-17 山东华芯半导体有限公司 基于axi总线的主机设备数据传输扩展方法
CN111241024A (zh) * 2020-02-20 2020-06-05 山东华芯半导体有限公司 一种全互联axi总线的级联方法
CN112579501A (zh) * 2020-12-11 2021-03-30 北京爱芯科技有限公司 Axi总线结构及芯片系统
CN113434460B (zh) * 2021-08-26 2022-01-11 长沙海格北斗信息技术有限公司 SoC架构中的多总线拓扑系统及总线互连方法
CN114265872B (zh) * 2022-02-24 2022-05-24 苏州浪潮智能科技有限公司 一种用于总线的互联装置
CN116150058B (zh) * 2023-04-17 2023-06-23 合肥芯荣微电子有限公司 一种基于axi总线的并发传输模块和方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102289421A (zh) * 2011-07-26 2011-12-21 西安电子科技大学 一种基于交叉开关结构的片上互联方法
CN101901200B (zh) * 2010-08-11 2012-01-11 烽火通信科技股份有限公司 一种基于双AHB Master接口的片上DMA控制器实现方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101901200B (zh) * 2010-08-11 2012-01-11 烽火通信科技股份有限公司 一种基于双AHB Master接口的片上DMA控制器实现方法
CN102289421A (zh) * 2011-07-26 2011-12-21 西安电子科技大学 一种基于交叉开关结构的片上互联方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
使用Synopsys的DesignWare(R)IP实现基于AMBA(R)3AXITM协议的快速设计;Mick Posner;《中国集成电路》;20100731(第147期);第47-52
基于AMBA AXI总线的Crossbar互联设计与实现;梁达成;<www.docin.com/p-380631522.html>;20120411;第1-6页
基于Cross Switch结构的多层AMBA高速总线的设计及其应用;李璐，等;<电子器件>;20071224;第30卷(第5期);1894-1900

Also Published As

Publication number Publication date
CN105912492A (zh) 2016-08-31

Similar Documents

Publication Publication Date Title
CN105912492B (zh) Axi互联总线的扩展方法
JP5927263B2 (ja) ホストコンピュータシステムとメモリとの間の通信方法およびメモリ
CN103916252B (zh) 一种基于fpga的高带宽以太网ip核
US8489794B2 (en) Processor bus bridge for network processors or the like
US8166214B2 (en) Shared storage for multi-threaded ordered queues in an interconnect
US8583840B1 (en) Methods and structure for determining mapping information inconsistencies in I/O requests generated for fast path circuits of a storage controller
CN100499556C (zh) 异构多核处理器高速异步互连通信网络
CN106294239B (zh) 一种外围总线apb总线桥
CN104298628B (zh) 一种用于并发访问的数据存储器仲裁电路及仲裁方法
US20140013061A1 (en) System And Method To Reduce Memory Access Latencies Using Selective Replication Across Multiple Memory Ports
CN105357147B (zh) 一种高速高可靠的片上网络适配单元
CN104850524B (zh) 一种跨时钟域的ahb总线桥接方法和装置
US20040186945A1 (en) System and method for dynamic mirror-bank addressing
US9003091B2 (en) Flow control for a Serial Peripheral Interface bus
CN1983223A (zh) 一种异步桥及数据传输方法
CN105874758B (zh) 内存访问方法、交换机及多处理器系统
CN106933500A (zh) 访问存储在存储系统中的数据对象的方法和系统
CN105740248B (zh) 一种数据同步方法、装置及系统
CN114265872B (zh) 一种用于总线的互联装置
CN106330647A (zh) 一种基于反射内存网的超高精度时间统一方法及装置
US20190188173A1 (en) Bus control circuit, semiconductor integrated circuit, circuit board, information processing device and bus control method
US9372796B2 (en) Optimum cache access scheme for multi endpoint atomic access in a multicore system
Gaikwad et al. Verification of AMBA AXI on-chip communication protocol
Swaminathan et al. High speed generic network interface for network on chip using ping pong buffers
CN106815176B (zh) 用于经由柔性寄存器访问总线传输访问请求的系统和方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant