CN112579501A - Axi总线结构及芯片系统 - Google Patents

Axi总线结构及芯片系统 Download PDF

Info

Publication number
CN112579501A
CN112579501A CN202011463344.8A CN202011463344A CN112579501A CN 112579501 A CN112579501 A CN 112579501A CN 202011463344 A CN202011463344 A CN 202011463344A CN 112579501 A CN112579501 A CN 112579501A
Authority
CN
China
Prior art keywords
node
routing
nodes
sub
axi bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011463344.8A
Other languages
English (en)
Inventor
窦雄
李毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai astatine Technology Co.,Ltd.
Original Assignee
Beijing Aixin Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Aixin Technology Co ltd filed Critical Beijing Aixin Technology Co ltd
Priority to CN202011463344.8A priority Critical patent/CN112579501A/zh
Publication of CN112579501A publication Critical patent/CN112579501A/zh
Priority to PCT/CN2021/135191 priority patent/WO2022121783A1/zh
Priority to US18/042,881 priority patent/US20230334000A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/16—Multipoint routing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Small-Scale Networks (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

本发明提供了一种AXI总线结构及芯片系统。AXI总线结构包括：至少两个主功能单元组，每一所述主功能单元组包括至少两个主功能单元；至少两个第一路由单元，至少两个主功能单元组与所述至少两个第一路由单元一一对应，每一所述第一路由单元与对应所述主功能单元组的每主功能单元分别通过AXI总线连接；至少两个第二路由单元，每一第二路由单元与每一所述第一路由单元分别通过AXI总线连接；至少两个从功能单元组，每一从功能单元组包括至少两个第二从功能单元，所述至少两个从功能单元组与至少两个第二路由单元一一对应，每一第二路由单元与对应所述从功能单元组的每一所述从功能单元分别通过AXI总线连接。

Description

AXI总线结构及芯片系统
技术领域
本申请涉及技术领域芯片技术领域，具体涉及一种AXI总线结构及芯片系统。
背景技术
片上互联总线(Network On Chip)是指芯片内各系统或模块间连接关系，主要用于实现芯片内子系统或功能模块之间的数据交换。在AI处理芯片中，巨大的数据吞吐需求为片上互联总线设计带来了很多挑战。例如，多核NPU(Neural network Processing Unit，神经网络处理器)中，多核之间的数据交互、与OCM(On chip memory，片上存储)数据交互的带宽需求巨大。为了支持高带宽，时钟频率高、总线位宽大成了AI处理器片上互联总线的基本特点。同时，多核也使得互联总线的线数量开始变得巨大，给芯片后端实现带来了严重的congestion(拥塞)问题。
发明内容
本申请实施例的目的在于提供一种AXI总线结构及芯片系统，可以减少互联的AXI总线的数量，可以消除芯片后端实现的拥塞问题。
本申请实施例提供了一种AXI总线结构，包括：
至少两个主功能单元组，每一所述主功能单元组包括至少两个主功能单元；
至少两个第一路由单元，所述至少两个主功能单元组与所述至少两个第一路由单元一一对应，每一所述第一路由单元与对应所述主功能单元组的每一所述主功能单元分别通过AXI总线连接；
至少两个第二路由单元，每一所述第二路由单元与每一所述第一路由单元分别通过AXI总线连接；
至少两个从功能单元组，每一从功能单元组包括至少两个第二从功能单元，所述至少两个从功能单元组与所述至少两个第二路由单元一一对应，每一所述第二路由单元与对应所述从功能单元组的每一所述从功能单元分别通过AXI总线连接。
可选地，在本申请实施例所述的AXI总线结构中，每一所述第一路由单元包括依次通过AXI总线连接的至少两个第一路由节点，每一所述第二路由单元包括通过AXI总线依次连接的至少两个第二路由节点；
每一所述第二路由单元的至少两个第二路由节点与所述至少两个第一路由单元一一对应，每一所述第二路由节点与对应所述第一路由单元的一个第一路由节点通过AXI总线连接。
可选地，在本申请实施例所述的AXI总线结构中，每一所述第一路由节点与至少一个所述第二路由节点连接。
可选地，在本申请实施例所述的AXI总线结构中，所述第一路由单元的第一路由节点的数量与每一所述第二路由单元中的第二路由节点的数量不相同。
可选地，在本申请实施例所述的AXI总线结构中，所述AXI总线包括写地址/数据通道、读地址通道、读数据通道及写应答通道；
每一所述第一路由节点包括：位于写地址/数据通道上的第一下行子节点、位于读地址通道上的第二下行子节点、位于读数据通道上的第一上行子节点以及位于写应答通道上的第二上行子节点；
在同一所述第一路由单元内，所述至少两个第一路由节点的第一下行子节点依次相连，所述至少两个第一路由节点的第二下行子节点依次相连接，所述至少两个第一路由节点的第一上行子节点依次相连，所述至少两个第一路由节点的第二上行子节点依次相连；
所述第一下行子节点、第二下行子节点、所述第一上行子节点以及第二上行子节点的一端分别与对应的主功能单元连接，另一端与对应的第二路由节点连接。
可选地，在本申请实施例所述的AXI总线结构中，每一所述第二路由节点包括：位于写地址/数据通道上的第三下行子节点、位于读地址通道上的第四下行子节点、位于读数据通道上的第三上行子节点以及位于写应答通道上的第四上行子节点；
在同一所述第二路由单元内，所述至少两个第二路由节点的第三下行子节点依次相连，所述至少两个第二路由节点的第四下行子节点依次相连，所述至少两个第二路由节点的第三上行子节点依次相连，所述至少两个第二路由节点的第三下行子节点依次相连；
所述第三下行子节点的输入端与第一下行子节点的输出端连接，所述第四下行子节点的输入端与第二下行子节点的输出端连接，所述第三上行子节点的一端与第一上行子节点的连接，所述第四上行子节点的另一端与第二上行子节点连接；所述第三下行子节点、第四下行子节点、第三上行子节点及第四上行子节点的另一端分别与对应从功能单元连接。
可选地，在本申请实施例所述的AXI总线结构中，第一预设子节点包括主多路分配器以及主仲裁器；
所述主多路分配器用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器或者与其连接的另一其他节点；
所述主仲裁器用于接收所述多路分配器发送的信息或者其他第一预设子节点发送的信息，并将所述信息输出给与其连接的其他节点；
所述第一预设子节点的节点类型为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第一预设子节点连接的同类第一预设子节点的数量为一个。
可选地，在本申请实施例所述的AXI总线结构中，第二预设子节点包括主多路分配器、主仲裁器、旁路多路分配器以及旁路仲裁器；
所述主多路分配器的用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器、所述旁路仲裁器和/或与其连接的另一其他节点；
所述主仲裁器用于接收所述多路分配器发送的信息、所述旁路多路分配器和/或其他子节点发送的信息，并将所述信息输出给与其连接的节点；
所述旁路多路分配器用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器或所述旁路仲裁器；
所述旁路仲裁器用于接入所述主多路分配器以及所述旁路多路分配器发送的信息，并将所述信息发送给与其连接的其他节点；
所述第二预设子节点的节点类型为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第二预设子节点连接的同类第二预设子节点的数量为至少两个。
可选地，在本申请实施例所述的AXI总线结构中，所述主功能单元包括为处理器、加速器、协处理器或者DMA控制器。
可选地，在本申请实施例所述的AXI总线结构中，所述从功能单元组为存储器，所述从功能单元为所述存储器的一个存储单元。
可选地，在本申请实施例所述的AXI总线结构中，不同的第一路由节点配置有不同数量的先入先出队列FIFO，且不同的第一路由节点上的先入先出队列FIFO的深度不同。
可选地，在本申请实施例所述的AXI总线结构中，不同的第二路由节点配置有不同数量的先入先出队列FIFO，且不同的第二路由节点上的先入先出队列FIFO的深度不同。
第二方面，本申请实施例还提供了一种芯片系统，包括上述任一项所述的AXI总线结构。
由上可知，本申请实施例提供的AXI总线结构通过采用将多个主功能单元分为一组，将多个从功能单元分为一组，且一组的多个主功能单元共用一个由多个第一路由单元形成的路由网络来与多个第二路由单元形成的路由网络进行交互，进而实现对每一从功能单元的访问，可以减少互联的AXI总线的数量，可以消除芯片后端实现的拥塞问题。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本申请一些实施例中的一种AXI总线结构的结构示意图。
图2是本申请一些实施例中的一种AXI总线结构的第一预设子节点的一种结构示意图。
图3是本申请一些实施例中的一种AXI总线结构的第一预设子节点的第一种连接结构示意图。
图4是本申请一些实施例中的一种AXI总线结构的第一预设子节点和第二预设子节点的第一种连接结构示意图。
图5是本申请一些实施例中的一种AXI总线结构的第一预设子节点和第二预设子节点的第二种连接结构示意图。
图6是本申请一些实施例中的一种AXI总线结构的一个通道的子节点连接结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请参照图1，图1是本申请一些实施例中的一种AXI总线结构的结构示意图。
其中，该AXI总线结构包括：至少两个主功能单元组10、至少两个第一路由单元20、至少两个第二路由单元30以及至少两个从功能单元组40。
其中，每一主功能单元组10包括至少两个主功能单元11。该至少两个主功能单元组10与该至少两个第一路由单元20一一对应，每一第一路由单元20与对应主功能单元组10的每一主功能单元11分别通过AXI总线100连接。每一第二路由单元30与每一第一路由单元20分别通过AXI总线100连接；每一从功能单元组40包括至少两个第二从功能单元41，该至少两个从功能单元组40与该至少两个第二路由单元30一一对应，每一第二路由单元30与对应从功能单元组40的每一从功能单元41分别通过AXI总线100连接。
在一些实施例中，该每一主功能单元组10的主功能单元11可以为不同的功能单元，也可以为相同的功能单元。例如，该主功能单元11可以为处理器、DMA(Direct MemoryAccess)控制器或网络处理器(NPU)等，当然，其并不限于此。其中，每一主功能单元组10中的主功能单元11的数量可以为3个，也可以为4个，或者其他数量。其中，主功能单元组10的数量在本实施例中为2个，当然，也可以为其他数量。在本实施例中，总共有两个主功能单元组10，一个主功能单元组10包括3个主功能单元11，另一个主功能单元组10包括4个主功能单元11。
在一些实施例中，第一路由单元20包括至少两个第一路由节点21，例如，可以为2个、3个或者3个以上。其中，该至少两个第一路由节点21依次连接。当然，在一些实施例中，该至少两个第一路由节点21还可以采用其他连接方式，例如星型连接等。
其中，该至少两个第一路由节点21可以与对应的主功能单元组10的至少两个主功能单元11一一对应地连接；当然，也可以不一一对应，例如，第一路由节点21的数量可以大于对应主功能单元组10的主功能单元11的数量。或者第一路由节点21的数量可以大于对应主功能单元组10的主功能单元11的数量，在这种情况下，有些第一路由节点21要连接两个或者多个主功能单元11。
其中，第二路由单元30包括至少两个第二路由节点31，例如，可以为2个、3个或者3个以上。该至少两个第二路由节点31依次连接。当然，在一些实施例中，该至少两个第二路由节点31还可以采用其他连接方式，例如，星型连接等。
其中，该第二路由单元30的至少两个第二路由节点31可以与该至少两个从功能单元11可以一一对应地连接，也即是第二路由单元30的第二路由节点31的数量与其对应的从功能单元组10的从功能单元11的数量相等。当然，该第二路由单元30的至少两个第二路由节点31可以与该至少两个从功能单元11也可以不一一对应，例如，第二路由节点31的数量可以大于对应从功能单元组40的从功能单元41的数量。
其中，每一第二路由单元30的至少两个第二路由节点31与该至少两个第一路由单元20一一对应，每一第二路由节点31与对应第一路由单元20的一个第一路由节点21连接。如图1所示，该每一个第二路由单元30的第二路由节点31的数量为两个，对应地，该第一路由单元20的数量为两个；当然，其并不限于此。
在一些实施例中，该从功能单元组40包括至少两个从功能单元41，每一从功能单元组40的至少两个从功能单元41与对应的第二路由单元30的至少两个第二路由节点31一一对应地连接，也即是说，每一从功能单元组40的从功能单元41的数量与对应第二路由单元30的第二路由节点31的数量相等。当然，不同的从功能单元组40的从功能单元41的数量可以相等，也可以不相等。
其中，该至少两个从功能单元组40可以从属于同一个存储器或者多个存储器，每一从功能单元41为存储器的一个存储单元。
在一些实施例中，该AXI总线100包括写地址/数据通道、读地址通道、读数据通道及写应答通道。
其中，每一第一路由节点21以及每一第二路由节点31均包括四个子节点，该四个子节点分别与写地址/数据通道、读地址通道、读数据通道以及写应答通道一一对应。
具体地，该第一路由节点21包括：位于写地址/数据通道上的第一下行子节点、位于读地址通道上的第二下行子节点、位于读数据通道上的第一上行子节点以及位于写应答通道上的第二上行子节点；在同一所述第一路由单元内，所述至少两个第一路由节点的第一下行子节点依次相连，所述至少两个第一路由节点的第二下行子节点依次相连接，所述至少两个第一路由节点的第一上行子节点依次相连，所述至少两个第一路由节点的第二上行子节点依次相连；其中，同一第一路由单元内，该至少两个第一路由节点的第一下行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。当然，同一第一路由单元内的第二下行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。同一第一路由单元内的第二上行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。同一第一路由单元内的第二下行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。
其中，所述第一下行子节点、第二下行子节点、所述第一上行子节点以及第二上行子节点的一端分别与对应的主功能单元11连接，另一端分别与对应的第二路由节点31连接。具体为，第一下行子节点、第二下行子节点的输入端与主功能单元相连，第一下行子节点、第二下行子节点的输入与对应的第二路由节点相连。第一上行子节点、第二上行子节点的输入端与第二路由节点相连，第一上行子节点、第二上行子节点的输出端与主功能单元相连。
具体地，每一第二路由节点31包括：位于写地址/数据通道上的第三下行子节点、位于读地址通道上的第四下行子节点、位于读数据通道上的第三上行子节点以及位于写应答通道上的第四上行子节点；在同一所述第二路由单元内，所述至少两个第二路由节点的第三下行子节点依次相连，所述至少两个第二路由节点的第四下行子节点依次相连，所述至少两个第二路由节点的第三上行子节点依次相连，所述至少两个第二路由节点的第三下行子节点依次相连。其中，同一第二路由单元内，该至少两个第二路由节点的第三下行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。当然，同一第二路由单元内的第三上行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。同一第二路由单元内的第四上行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。同一第二路由单元内的第四下行子节点可以依次级联，或者也可以采用两两互联，或者可以采用其他星型连接方式，当然依次级联为最佳。
其中，所述第三下行子节点的一端与第一下行子节点的输出端连接，所述第四下行子节点的一端与第二下行子节点的输出端连接，所述第三上行子节点的一端与第一上下子节点的输入端连接，所述第四上行子节点的一端与第二上行子节点的输入端连接；所述第三下行子节点、第四下行子节点、第三上行子节点及第四上行子节点的另一端分别与对应从功能单元41连接。具体为，述第三下行子节点的输出端、第四下行子节点的输出端分别与对应的从功能单元41连接。第三上行子节点的输入端及第四上行子节点的输入端分别与对应的从功能单元41连接。
其中，对于本申请中，下是指数据流的方向由主功能单元指向从功能单元的方向，上行是指数据量的方向由从功能单元指向主功能单元的方向。
其中，如图2所示，第一预设子节点a1包括主多路分配器a11以及至少一个主仲裁器a12。其中，该主多路分配器a11的用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器a12或者与其连接的另一其他节点。主仲裁器a12用于接收所述主多路分配器a11发送的信息或者其他节点发送的信息，并将信息输出给与其连接的其他节点。例如，图2中仅包括一个主仲裁器a12。图4中的最右端的第一预设子节点包括两个主仲裁器a12。
其中，该第一预设子节点a1的节点类型可以为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第一预设子节点连接的同类型第一预设子节点的数量为一个。例如，对于为第一预设子节点a1的第一上行子节点而言，其连接的第一上行子节点的数量为一个。在图2、图3以及图4中位于两端的子节点均只与一个同类型的子节点连接，因此，均为第一预设子节点。
当然，可以理解地，对于一些设置有两个主多路分配器a11的第一预设子节点a1，需要设置一个旁路多路分配器a13来将接收自其它节点发送的信息。然后将该信息发送到主仲裁器，使得主仲裁器来将接收的各个信息依次发出。
如图3所示，为两个同类型的第一预设子节点a1构成的一个节点网络。例如，该图3可以对应图1中的第二路由单元内的两个第二路由节点的同类型子节点的连接关系。
其中，如图4所示，第二预设子节点a2包括主多路分配器a11、至少一个主仲裁器a12、至少一个旁路多路分配器a13以及至少一个旁路仲裁器a14。其中，该主多路分配器a11用于接入与其连接的其他节点发送的信息，并将所述信息发送给对应的主仲裁器a12、所述旁路仲裁器a14和/或其他子节点；例如，在图4中，该左边第二个子节点为第二预设子节点a2中的坐标的一个个旁路多路分配器a13将其接受自第一预设子节点a1的信息选择性地分配给该主仲裁器a12或者右边的一个旁路仲裁器a14。
其中，主仲裁器a12用于接收所述主多路分配器发送的信息以及所述旁路多路分配器a13，并将所述信息输出给所述第二预设子节点连接的其他节点。
其中，旁路多路分配器a14用于接入其他子节点发送的信息，并将信息发送给所述主仲裁器a12或所述旁路仲裁器a13；
其中，旁路仲裁器a13用于接入所述主多路分配器a11以及所述旁路多路分配器a14发送的信息，并将所述信息发送给与其连接的其他节点。
其中，第二预设子节点的节点类型为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第一预设子节点连接的同类第一预设子节点的数量为至少两个。例如，图3中的中间的一个子节点与其旁边的两个子节点连接，为第二预设子节点。图4中的中间的两个子节点分别与两个子节点连接，因此该图4中的中间的两个子节点为第二预设子节点。
其中，在本申请中，仲裁器用于将接收的至少两路信息依次发送至下一节点。多路分配器用于将接收的一路信息分配给与其连接至少一个节点。
如图6所示，本申请中的第二路由单元与第一路由单元在下行通道上的一种子节点的连接关系图，当然，其对应的上行通道的连接关系图只需进行适应性调整即可。
其中，不同的第一路由节点21以及第二路由节点31配置有不同数量的先入先出队列FIFO，且不同的第一路由节点21上的先入先出队列FIFO的深度不同。且不同的第二路由节点31上的先入先出队列FIFO的深度不同。
其中，该第一路由节点21的每一子节点具有将AXI总线的burst length突发长度进行拆分成多段的功能，从而可以将burst length突发长度降低。
可以理解地，该AXI总线100包括写地址通道、写数据通道、读地址通道、读数据通道及写应答通道。也即是将写地址/数据通道拆开为写地址通道、写数据通道两个通道。
其中，在一些实施例中，该写地址/数据通道以及读地址通道的信号传输方向一致，同一个第一路由节点在不同的通道上的FIFO配置的深度一致。因此，同一个第一路由节点或者第二路由节点在写地址/数据通道以及读地址通道上的子节点可以采用相同的结构。
由上可知，本申请实施例提供的AXI总线结构通过采用将多个主功能单元分为一组，将多个从功能单元分为一组，且一组的多个主功能单元共用一个由多个第一路由单元形成的路由网络来与多个第二路由单元形成的路由网络进行交互，进而实现对每一从功能单元的访问，可以减少互联的AXI总线的数量，可以消除芯片后端实现的拥塞问题。
本申请实施例还提供了一种芯片系统，该芯片系统包括上述任意实施例中的一种AXI总线结构。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种AXI总线结构，其特征在于，包括：
至少两个主功能单元组，每一所述主功能单元组包括至少两个主功能单元；
至少两个第一路由单元，所述至少两个主功能单元组与所述至少两个第一路由单元一一对应，每一所述第一路由单元与对应所述主功能单元组的每一所述主功能单元分别通过AXI总线连接；
至少两个第二路由单元，每一所述第二路由单元与每一所述第一路由单元分别通过AXI总线连接；
至少两个从功能单元组，每一从功能单元组包括至少两个第二从功能单元，所述至少两个从功能单元组与所述至少两个第二路由单元一一对应，每一所述第二路由单元与对应所述从功能单元组的每一所述从功能单元分别通过AXI总线连接。
2.根据权利要求1所述的AXI总线结构，其特征在于，每一所述第一路由单元包括依次通过AXI总线连接的至少两个第一路由节点，每一所述第二路由单元包括通过AXI总线依次连接的至少两个第二路由节点；
每一所述第二路由单元的至少两个第二路由节点分别与所述至少两个第一路由单元一一对应，每一所述第二路由节点与对应所述第一路由单元的一个第一路由节点通过AXI总线连接。
3.根据权利要求2所述的AXI总线结构，其特征在于，每一所述第一路由节点与至少一个所述第二路由节点连接。
4.根据权利要求2所述的AXI总线结构，其特征在于，所述AXI总线包括写地址/数据通道、读地址通道、读数据通道及写应答通道；
每一所述第一路由节点包括：位于写地址/数据通道上的第一下行子节点、位于读地址通道上的第二下行子节点、位于读数据通道上的第一上行子节点以及位于写应答通道上的第二上行子节点；
在同一所述第一路由单元内，所述至少两个第一路由节点的第一下行子节点依次相连，所述至少两个第一路由节点的第二下行子节点依次相连接，所述至少两个第一路由节点的第一上行子节点依次相连，所述至少两个第一路由节点的第二上行子节点依次相连；
所述第一下行子节点、第二下行子节点、所述第一上行子节点以及第二上行子节点的一端分别与对应的主功能单元连接，另一端与对应的第二路由节点连接。
5.根据权利要求4所述的AXI总线结构，其特征在于，每一所述第二路由节点包括：位于写地址/数据通道上的第三下行子节点、位于读地址通道上的第四下行子节点、位于读数据通道上的第三上行子节点以及位于写应答通道上的第四上行子节点；
在同一所述第二路由单元内，所述至少两个第二路由节点的第三下行子节点依次相连，所述至少两个第二路由节点的第四下行子节点依次相连，所述至少两个第二路由节点的第三上行子节点依次相连，所述至少两个第二路由节点的第四上行子节点依次相连；
所述第三下行子节点的输入端与第一下行子节点的输出端连接，所述第四下行子节点的输入端与第二下行子节点的输出端连接，所述第三上行子节点的一端与第一上行子节点的连接，所述第四上行子节点的另一端与第二上行子节点连接；所述第三下行子节点、第四下行子节点、第三上行子节点及第四上行子节点的另一端分别与对应从功能单元连接。
6.根据权利要求5所述的AXI总线结构，其特征在于，第一预设子节点包括主多路分配器以及主仲裁器；
所述主多路分配器用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器或者与其连接的另一其他节点；
所述主仲裁器用于接收所述多路分配器发送的信息或者其他第一预设子节点发送的信息，并将信息输出给与其连接的其他节点；
所述第一预设子节点的节点类型为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第一预设子节点连接的同类第一预设子节点的数量为一个。
7.根据权利要求5所述的AXI总线结构，其特征在于，第二预设子节点包括主多路分配器、主仲裁器、旁路多路分配器以及旁路仲裁器；
所述主多路分配器的用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器、所述旁路仲裁器和/或与其连接的另一其他节点；
所述主仲裁器用于接收所述多路分配器发送的信息、所述旁路多路分配器和/或其他子节点发送的信息，并将信息输出给与其连接的节点；
所述旁路多路分配器用于接入与其连接的其他节点发送的信息，并将所述信息发送给所述主仲裁器或所述旁路仲裁器；
所述旁路仲裁器用于接入所述主多路分配器以及所述旁路多路分配器发送的信息，并将所述信息发送给与其连接的其他节点；
所述第二预设子节点的节点类型为：第一上行子节点、第一下行子节点、第二上行子节点、第二下行子节点、第三上行子节点、第三下行子节点、第四上行子节点或第四下行子节点，且所述第二预设子节点连接的同类第二预设子节点的数量为至少两个。
8.根据权利要求1所述的AXI总线结构，其特征在于，所述主功能单元包括为处理器、加速器、协处理器或者DMA控制器。
9.根据权利要求1所述的AXI总线结构，其特征在于，所述从功能单元组为存储器，所述从功能单元为所述存储器的一个存储单元。
10.根据权利要求4所述的AXI总线结构，其特征在于，不同的第一路由节点配置有不同数量的先入先出队列FIFO，且不同的第一路由节点上的先入先出队列FIFO的深度不同。
11.根据权利要求4所述的AXI总线结构，其特征在于，不同的第二路由节点配置有不同数量的先入先出队列FIFO，且不同的第二路由节点上的先入先出队列FIFO的深度不同。
12.一种芯片系统，其特征在于，包括权利要求1-11任一项所述的AXI总线结构。
CN202011463344.8A 2020-12-11 2020-12-11 Axi总线结构及芯片系统 Pending CN112579501A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011463344.8A CN112579501A (zh) 2020-12-11 2020-12-11 Axi总线结构及芯片系统
PCT/CN2021/135191 WO2022121783A1 (zh) 2020-12-11 2021-12-02 Axi总线结构及芯片系统
US18/042,881 US20230334000A1 (en) 2020-12-11 2021-12-02 Axi bus structure and chip system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011463344.8A CN112579501A (zh) 2020-12-11 2020-12-11 Axi总线结构及芯片系统

Publications (1)

Publication Number Publication Date
CN112579501A true CN112579501A (zh) 2021-03-30

Family

ID=75131840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011463344.8A Pending CN112579501A (zh) 2020-12-11 2020-12-11 Axi总线结构及芯片系统

Country Status (3)

Country Link
US (1) US20230334000A1 (zh)
CN (1) CN112579501A (zh)
WO (1) WO2022121783A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022121783A1 (zh) * 2020-12-11 2022-06-16 上海砹芯科技有限公司 Axi总线结构及芯片系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114928578B (zh) * 2022-07-19 2022-09-16 中科声龙科技发展（北京）有限公司 芯片结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2426604B (en) * 2005-05-26 2010-07-14 Advanced Risc Mach Ltd Interconnect logic for a data processing apparatus
CN102216920B (zh) * 2011-05-24 2013-08-28 华为技术有限公司 先进可扩展接口总线以及相应的数据传输方法
CN105912492B (zh) * 2016-04-01 2019-05-14 西北工业大学 Axi互联总线的扩展方法
CN111666239A (zh) * 2020-07-10 2020-09-15 深圳开立生物医疗科技股份有限公司 一种主从设备互联系统和主从设备访问请求处理方法
CN214151689U (zh) * 2020-12-11 2021-09-07 上海砹芯科技有限公司 Axi总线结构及芯片系统
CN112579501A (zh) * 2020-12-11 2021-03-30 北京爱芯科技有限公司 Axi总线结构及芯片系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022121783A1 (zh) * 2020-12-11 2022-06-16 上海砹芯科技有限公司 Axi总线结构及芯片系统

Also Published As

Publication number Publication date
WO2022121783A1 (zh) 2022-06-16
US20230334000A1 (en) 2023-10-19

Similar Documents

Publication Publication Date Title
US7907624B2 (en) Switch matrix
US6633946B1 (en) Flexible switch-based I/O system interconnect
US4982400A (en) Ring bus hub for a star local area network
Tamir et al. High-performance multi-queue buffers for VLSI communications switches
US4470114A (en) High speed interconnection network for a cluster of processors
WO2022121783A1 (zh) Axi总线结构及芯片系统
US20080043742A1 (en) Transmission using multiple physical interface
US7769056B2 (en) Communication module having a communication interface element and communication interface element
US5838937A (en) Data transmitting/receiving method using distributed path control in data switching system
TWI263228B (en) Multiport memory architecture, devices and systems including the same, and methods of using the same
CN105721355A (zh) 一种片上网络路由传输报文的方法及片上网络路由
CN213024387U (zh) 一种基于RapidIO总线的数据冗余传输装置
CN214151689U (zh) Axi总线结构及芯片系统
Ahuja S/Net: A high-speed interconnect for multiple computers
US20070140280A1 (en) Computer chip for connecting devices on the chip utilizing star-torus topology
US20020196745A1 (en) Method for the broadcasting of a data packet within a switched network based on an optimized calculation of the spanning tree
JP4648402B2 (ja) インターフェイスモジュールと通信モジュールを備える通信モジュールシステム
EP1552402B1 (en) Integrated circuit and method for sending requests
JP5230667B2 (ja) データ転送装置
CN111628936B (zh) 基于宽端口异构瓦片的端口可配置路由器设计方法及路由器
EP2816788B1 (en) Line processing unit and switch fabric system
JP5626763B2 (ja) パケット交換システム
WO2022061783A1 (zh) 路由方法及数据转发系统
KR100211059B1 (ko) 폴링 주소 제어 장치 및 그 방법
JP2852053B2 (ja) パケット交換装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210816

Address after: 200131 units 04 and 05, 5 / F, building 1, No. 505, Zhangjiang Road, China (Shanghai) pilot Free Trade Zone, Pudong New Area, Shanghai

Applicant after: Shanghai astatine Technology Co.,Ltd.

Address before: 100082 room 1407, 14th floor, 1 Zhongguancun Street, Haidian District, Beijing

Applicant before: Beijing Aixin Technology Co.,Ltd.