CN213024387U

CN213024387U - 一种基于RapidIO总线的数据冗余传输装置

Info

Publication number: CN213024387U
Application number: CN202022111272.2U
Authority: CN
Inventors: 聂本明; 马小鹏; 荆冬平
Original assignee: CETC 52 Research Institute
Current assignee: CETC 52 Research Institute
Priority date: 2020-09-23
Filing date: 2020-09-23
Publication date: 2021-04-20
Anticipated expiration: 2030-09-23

Abstract

本实用新型公开了一种基于RapidIO总线的数据冗余传输装置，包括接口板和存储板；接口板包括多路输入接口、数据冗余发送模块和多路第一RapidIO总线接口，多路输入接口与所述数据冗余发送模块连接，数据冗余发送模块与多路第一RapidIO总线接口连接；存储板包括多路第二RapidIO总线接口和数据冗余接收模块，存储板与所述接口板之间通过第一RapidIO总线接口和第二RapidIO总线接口连接，第二RapidIO总线接口与所述数据冗余接收模块连接；本实用新型提供的基于RapidIO总线的数据冗余传输装置，可实现数据的快速冗余传输。

Description

一种基于RapidIO总线的数据冗余传输装置

技术领域

本申请属于数据传输技术领域，具体涉及一种基于RapidIO总线的数据冗余传输装置。

背景技术

数据冗余是指数据之间的重复，也可以说是同一数据存储在不同数据文件中的现象。目前在数据的应用中经常会为了某些目的采取数据冗余方式，例如：重复存储或传输数据以防止数据的丢失；对数据进行冗余性的编码来防止数据的丢失、错误，并提供对错误数据进行反变换得到原始数据的功能；为加快处理过程而将同一数据在不同地点存放；为方便处理而使同一信息在不同地点有不同的表现形式等等。

RapidIO总线技术为当前最常用总线技术之一，其灵活的拓扑网络、高速的传输带宽、低延时传输等特点，在CPU、DSP、ARM、FPGA等核心器件上获得接口支持，使得其广泛应用于各种嵌入式设备及系统中。

现有的数据冗余技术方案中，RapidIO总线可重配置的数据冗余系统，其包括HOST主机、具有SRIO功能的第一交换板卡和具有SRIO功能的第二交换板卡；其通过将交换板卡互联后的冗余端口进行连接形成在数据传输专用链路和备用链路，提高了RapidIO互联系统的可靠性，使系统中多节点传输时链路带宽得到保证，并避免因系统中关键链路失效而导致系统陷入瘫痪的问题。

但是现有的数据冗余技术方案中普遍需要通过HOST主机控制专用链路和备用链路的数据冗余传输，数据传输反应时间长；并且通常需要将冗余端口硬性划分为专用链路和备用链路，两者不可随意互换，数据传输中灵活性低。

实用新型内容

本申请的目的在于提供一种基于RapidIO总线的数据冗余传输装置，以实现数据的快速冗余传输。

为实现上述目的，本申请所采取的技术方案为：

一种基于RapidIO总线的数据冗余传输装置，所述的基于RapidIO总线的数据冗余传输装置包括接口板和存储板；

所述接口板包括多路输入接口、数据冗余发送模块和多路第一RapidIO总线接口，所述多路输入接口与所述数据冗余发送模块连接，所述数据冗余发送模块与多路第一RapidIO总线接口连接；

所述存储板包括多路第二RapidIO总线接口和数据冗余接收模块，所述存储板与所述接口板之间通过第一RapidIO总线接口和第二RapidIO总线接口连接，所述第二RapidIO总线接口与所述数据冗余接收模块连接；

其中，所述数据冗余发送模块包括通道接收缓存单元、通道仲裁单元、数据组包单元和RapidIO发送缓存单元；

所述通道接收缓存单元设有多个，各通道接收缓存单元具有对应的编号，多个通道接收缓存单元与多路输入接口对应连接，并通过输入接口接收输入的通道数据并缓存；

所述通道仲裁单元的一端与所有通道接收缓存单元连接，另一端与所述数据组包单元连接，通道仲裁单元筛选优先级最高的通道接收缓存单元，并将所述优先级最高的通道接收缓存单元的编号发送至所述数据组包单元；

所述数据组包单元的输入端与通道仲裁单元以及所有通道接收缓存单元连接，所述数据组包单元的输出端与所述RapidIO发送缓存单元连接，读取所述编号对应的通道接收缓存单元中的通道数据并组包后发送至所述RapidIO发送缓存单元；

所述RapidIO发送缓存单元设有多个，所有RapidIO发送缓存单元的一端与所述数据组包单元连接，另一端与多路第一RapidIO总线接口对应连接，缓存所述数据组包单元发送的组包数据。

以下还提供了若干可选方式，但并不作为对上述总体方案的额外限定，仅仅是进一步的增补或优选，在没有技术或逻辑矛盾的前提下，各可选方式可单独针对上述总体方案进行组合，还可以是多个可选方式之间进行组合。

作为优选，所述输入接口为RapidIO总线接口、Aurora总线接口或PCIe总线接口。

作为优选，所述数据冗余发送模块还包括通道切换单元和链路监测单元；

所述链路监测单元，连接在RapidIO发送缓存单元与第一RapidIO总线接口之间，获取每一路第一RapidIO总线接口对应的总线链路连接状态反馈至所述通道切换单元；

所述通道切换单元，一端与所述链路监测单元连接，另一端与所述数据组包单元连接，筛选可用的总线链路生成可用链路表发送至所述数据组包单元，供数据组包单元将组包数据发送至可用链路表所对应的RapidIO发送缓存单元。

作为优选，所述数据冗余接收模块包括RapidIO接收缓存单元、数据解包单元和通道发送缓存单元；

所述RapidIO接收缓存单元设有多个，多个RapidIO接收缓存单元与多路第二RapidIO总线接口对应连接，通过第二RapidIO总线接口接收基于RapidIO总线传输的组包数据并缓存；

所述数据解包单元，与所有RapidIO接收缓存单元连接，读取RapidIO接收缓存单元中的组包数据并解包后发送至通道发送缓存单元；

所述通道发送缓存单元设有多个，多个通道发送缓存单元与所述数据解包单元连接，接收并缓存数据解包单元发送的解包数据。

作为优选，所述存储板还包括多路输出接口，多路输出接口与多个通道发送缓存单元对应连接，所述存储板通过输出接口将解包数据输出。

本申请提供的基于RapidIO总线的数据冗余传输装置，采用基于RapidIO总线进行数据传输的接口板和存储板实现，装置整体结构简单，并且接口板和存储板之间设置多路RapidIO总线接口，满足专用链路和备用链路的设计，并可根据需求进行通道切换；接口板利用通道仲裁单元优选传输优先级高的数据，保证数据传输的有序性，便于实现数据冗余传输。

附图说明

图1为本申请的基于RapidIO总线的数据冗余传输装置的结构示意图；

图2为本申请数据冗余发送模块的一种实施例结构示意图；

图3为本申请数据冗余发送模块的另一种实施例结构示意图；

图4为本申请数据冗余接收模块的一种实施例结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，当组件被称为与另一个组件“连接”时，它可以直接与另一个组件连接或者也可以存在居中的组件。除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本申请。

其中一个实施例中，提供一种基于RapidIO总线的数据冗余传输装置，以实现数据的冗余传输，并支持灵活切换数据传输通道，保证数据的正常传输。本实施例的数据冗余传输装置可应用于PowerPC(高性能32位和64位RISC微处理器系列)、ARM(处理器)、DSP(数字信号处理器)与交换芯片(如CPS 1848芯片)之间的数据冗余传输。

如图1所示，本实施例的基于RapidIO总线的数据冗余传输装置包括接口板和存储板。

其中，接口板包括多路输入接口、数据冗余发送模块和多路第一RapidIO总线接口，多路输入接口与所述数据冗余发送模块连接，数据冗余发送模块与多路第一RapidIO总线接口连接。

存储板包括多路第二RapidIO总线接口和数据冗余接收模块，存储板与所述接口板之间通过第一RapidIO总线接口和第二RapidIO总线接口连接，第二RapidIO总线接口与所述数据冗余接收模块连接。图1中接口部分未示出。

本实施例的数据冗余传输装置通过输入接口与上游逻辑通道(逻辑通道0～逻辑通道n)连接，接收输入数据冗余传输装置的多路通道数据，并且通过多路RapidIO总线(RapidIO_0～RapidIO_m)将通道数据传递给存储板，完成数据冗余传输。

容易理解的是，相对于普通的数据传输，数据冗余传输的并发量、数据量更大，虽然本实施例的数据冗余传输装置针对冗余数据传输设计，但同样也适用于普通单路或多路数据的传输。

为了提高数据传输效率，本实施例中设置输入接口为RapidIO总线接口、Aurora总线接口或PCIe总线接口等高速串行接口，可根据上游接口或数据传输需求进行选择。

接口板通过高速串行接口接收数据上游的逻辑通道中传输的数据，一般设置高速串行接口的数量与上游的逻辑通道的数量相同即可，在硬件接口允许的情况下，也可以设置更多数量的高速串行接口以便于扩展使用。

针对现有技术中数据冗余传输存在传输竞争问题，本实施例提供一种优选的数据冗余发送模块如下：

如图2所示，本实施例的数据冗余发送模块包括通道接收缓存单元、通道仲裁单元、数据组包单元和RapidIO发送缓存单元。

通道接收缓存单元设有多个，各通道接收缓存单元具有对应的编号，多个通道接收缓存单元与多路输入接口对应连接，并通过输入接口接收输入的通道数据并缓存。

通道仲裁单元的一端与所有通道接收缓存单元连接，另一端与所述数据组包单元连接，筛选优先级最高的通道接收缓存单元，并将所述优先级最高的通道接收缓存单元的编号发送至所述数据组包单元。

数据组包单元的输入端与通道仲裁单元以及所有通道接收缓存单元连接，所述数据组包单元的输出端与所述RapidIO发送缓存单元连接，读取编号对应的通道接收缓存单元中的通道数据并组包后发送至所述RapidIO发送缓存单元。

RapidIO发送缓存单元设有多个，所有RapidIO发送缓存单元的一端与所述数据组包单元连接，另一端与多路第一RapidIO总线接口对应连接，缓存所述数据组包单元发送的组包数据。

本实施例中通过通道仲裁单元控制优先级高的通道接收缓存单元中的数据优先传输，以避免冗余数据传输时存在竞争的问题，并且还可以优先发送重要的数据，提高数据传输的合理性。

需要说明的是，上述通道仲裁单元为逻辑数字电路或普通电子元件电路，例如比较电路，本领域技术人员可以方便的实现，这里不再赘述。缓存单元可基于非易失性和/或易失性存储器，例如只读存储器(ROM)、可编程ROM(PROM)、随机存取存储器(RAM)等实现。

对于本实施例的冗余数据传输而言，数据组包单元在数据发送前进行组包处理，以保证存储板能正常识别不同逻辑通道的数据。进一步的，若一路逻辑通道中的数据量过大，还可以对数据进行先分片后组包的操作，以保证数据的正常传输。其中数据的分片、组包等为数据处理领域较为成熟的技术，本实施例中不涉及改进限制，这里就不再进行赘述。

由于现有的数据冗余传输中存在某一个或几个RapidIO链路堵塞或者链路异常时无法快速的切换RapidIO链路的问题，针对该问题在另一个实施例中还提供一种数据冗余发送模块如下：

如图3所示，本实施例的数据冗余发送模块不仅包括通道接收缓存单元、通道仲裁单元、数据组包单元和RapidIO发送缓存单元，还包括通道切换单元和链路监测单元。

其中，通道接收缓存单元、通道仲裁单元、数据组包单元和RapidIO发送缓存单元的连接关系与图2对应的实施例相同，这里就不再进行描述。针对本实施例中的通道切换单元和链路监测单元进一步说明。

其中，链路监测单元，连接在RapidIO发送缓存单元与第一RapidIO总线接口之间，获取每一路第一RapidIO总线接口对应的总线链路连接状态反馈至所述通道切换单元。

通道切换单元，一端与所述链路监测单元连接，另一端与所述数据组包单元连接，筛选可用的总线链路连接状态生成可用链路表发送至所述数据组包单元，供数据组包单元将组包数据发送至可用链路表所对应的RapidIO发送缓存单元。

容易理解的是，链路监测单元主要用于监测每一总线链路的连接状态，对链路监测单元的数量不进行限制，即本实施例中可以仅设置一个链路监测单元获取所有总线链路的连接状态；也可以是在每一RapidIO发送缓存单元与第一RapidIO总线接口之间连接一个链路监测单元，以独立获取每一总线链路的连接状态；还可以设置多个链路监测单元，每一链路监测单元获取一路或多路总线链路的连接状态。

一个或多个链路监测单元均与通道切换单元连接，将每一路总线链路的连接状态反馈至通道切换单元，通道切换单元根据每一路总线链路的连接状态进行筛选，将筛选得到的可用空闲总线链路的序号汇总为可用链路表。通常总线链路连接状态包括异常、正常、拥堵等状态，本实施例仅筛选出正常状态下的链路进行数据传输，保证数据冗余传输的可行性。

在本实施例中数据组包单元根据可用链路表中的链路序号控制组包数据的发送对象，该过程类似于根据预设的端口号向对应的端口传输数据，可保证数据冗余传输效率和可靠性，避免因RapidIO总线链路拥堵或异常影响数据传输。实时更新可用空闲总线链路，可保证每次数据传输均具有最大的有效传输带宽。

本实施例中的通道切换单元和链路监测单元可基于软硬件结合，或者电子元件电路实现，例如采用选择电路、现场可编程门阵列实现。

数据冗余发送模块内配置多组通道接收缓存单元，方便后续数据处理，缓存大小根据实际需求配置，且每个通道接收缓存单元对应有编号和优先级，本实施例通过通道仲裁单元和链路监测单元，保证高优先级数据优先传输并且RapidIO总线的带宽足够的情况下允许低优先级数据同时进行数据传输。

如图4所示，本实施例的数据冗余接收模块包括RapidIO接收缓存单元、数据解包单元和通道发送缓存单元。

RapidIO接收缓存单元设有多个，多个RapidIO接收缓存单元与多路(0～m)第二RapidIO总线接口对应连接，通过第二RapidIO总线接口接收基于RapidIO总线传输的组包数据并缓存。

数据解包单元，与所有RapidIO接收缓存单元连接，读取RapidIO接收缓存单元中的组包数据并解包后发送至通道发送缓存单元。

通道发送缓存单元设有多个，多个通道发送缓存单元与所述数据解包单元连接，接收并缓存数据解包单元发送的解包数据，写入通道发送缓存单元中的数据可以供后级单元继续处理或者存储。

本实施例中通道发送缓存单元的数量可以设置为与逻辑通道的数量相等，并设置与逻辑通道相同的序号(0～n)，以便于将逻辑通道中的数据存放至对应序号的通道发送缓存单元中；当然也可以根据需要减少发送缓存单元的数量，以实现在数据传输过程中将多个逻辑通道中的数据发送至指定的一个通道发送缓存单元中，以便于后续数据的分类存储；还可以增加发送缓存单元的数量，例如设置发送缓存单元的数量为逻辑通道数量的倍数，对一路逻辑通道中的通道数据进一步进行冗余传输。

容易理解的是，数据的解包同样为数据处理领域较为成熟的技术，本实施例中不涉及改进限制，这里就不再进行赘述。并且针对上述对应通道发送缓存单元的数量涉及的数据复制、分发等基于现有的技术实现即可。

存储板接收到解包数据后，需要将数据发送至下游进行数据处理或存储，为了保证数据的传输，本实施例的存储板还包括多路输出接口，多路输出接口与多个通道发送缓存单元对应连接，存储板通过输出接口将解包数据输出。

同样的本实施例中设置输出接口为RapidIO总线接口、Aurora总线接口或PCIe总线接口等高速串行接口，以提高数据输出效率。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims

1.一种基于RapidIO总线的数据冗余传输装置，其特征在于，所述的基于RapidIO总线的数据冗余传输装置包括接口板和存储板；

2.如权利要求1所述的基于RapidIO总线的数据冗余传输装置，其特征在于，所述输入接口为RapidIO总线接口、Aurora总线接口或PCIe总线接口。

3.如权利要求1所述的基于RapidIO总线的数据冗余传输装置，其特征在于，所述数据冗余发送模块还包括通道切换单元和链路监测单元；

4.如权利要求1所述的基于RapidIO总线的数据冗余传输装置，其特征在于，所述数据冗余接收模块包括RapidIO接收缓存单元、数据解包单元和通道发送缓存单元；

5.如权利要求4所述的基于RapidIO总线的数据冗余传输装置，其特征在于，所述存储板还包括多路输出接口，多路输出接口与多个通道发送缓存单元对应连接，所述存储板通过输出接口将解包数据输出。