KR910017798A - 동기 링크 인터페이스 및 비동기 호스트 프로세서 인터페이스를 갖는 종합 데이터 링크 제어기 - Google Patents

동기 링크 인터페이스 및 비동기 호스트 프로세서 인터페이스를 갖는 종합 데이터 링크 제어기 Download PDF

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에드윈 파커 토니
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하워드 지. 피거로아
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Abstract

내용 없음

Description

동기 링크 인터페이스 및 비동기 호스트 프로세서 인터페이스를 갖는 종합 데이터 링크 제어기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 주제의 디바이스를 사용하는 전형적인 데이터 통신 네트워크의 블록도, 네트워크에서 주제의 디바이스의 위치를 도시한다, 주제의 디바이스는 많은 다른 네트워크 응용에 유용하다고 여겨지지만, 도시된 특정 네트워크 시스템은 프라이머리 레이트 ISDN음성 및 데이터 전기통신 응용 도시도, 제2도는 제1도에 예시된 네트워크에서 데이터 처리 노드의 블록도, 주제의 IDLC디바이스의 노드내의 구성과 관련 구역적 TS(“타임 스워프”)램 메모리의 구성도.

Claims (54)

  1. 시분할 데이터 통신 네트워크와 병렬 정보 전달버스간의 접속을 위하되, 상기 네트워크는 다중 통신 채널에 할당 가능한 주기적으로 반복되는 시간 슬로트를 취하며 상기 버스는 외부 데이터 처리 시스템과 상기 시스템과 연관된 외부 메모리에 접속 가능한 데이터 링크 제어 장치에 있어서, 논리 회로의 동기 및 비동기 색션과, 상기 채널 슬로트에 관련된 색션들간의 전송중인 통신 데이터를 저장하기 위한 상기 색션에 접속되는 메모리 수단을 구비하되, 상기 동기 색션은 상기 채널 슬로트와, 상기 각각의 슬로트에 동시에 관련된 상기 메모리 수단간에 전송중인 데이터를 처리하며, 상기 비동기 색션은 상기 각각의 슬로트에 비동기적으로 관련하면서 상기 채널에 관련되는 상기 메모리 수단과 상기 버스를 통한 상기 외부 메모리간의 데이터를 전송하며, 또한, 상기 동기 색션으로부터의 신호에 응답하여 상기 채널에 관련된 상기 비동기 색션에 의해 데이터 전달작동을 개시하기 위해 상기 색션들간에 인터페이싱하는 공동 수단을 구비하며, 그로 인하여, 상기 공동 수단은 동등하면서도 상기 메모리 수단과 외부 메모리간의 상기 채널에 관한 데이터의 비동기 이동을 시키는 것을 특징으로 하는 데이터 링크 제어 장치.
  2. 제1항에 있어서, 상기 메모리 수단은 각각의 상기 슬로트에 관련된 전송중인 데이터를 저장하기 위해 상기 채널에 제공하는 데이터 저장 스페이스를 포함하며,상기 동기 색션은 상기 메모리 수단내의 각각의 데이터 저장 스페이스와 상기 동기 색션간의 데이터 전달을 통제하기 위하고, 상기 비동기 색션으로 하여금 상기 각각의 스페이스에 관련된 데이터의 동등 흐름을 유지케하도록 시간 조절된 상기 공동 수단에 대한 활성 요청을 이슈하기 위하여 상기 채널 슬로트와 동기로 동작하는 메모리 관리 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  3. 제2항에 있어서, 상기 공동 수단은 각각의 채널 슬로트에 제공되는 비트 레지스터와 각각의 비트 레지스터내의 요청 현안 조건을 세트하도록 상기 요청의 이슈에 동기로 동작하기 위해 상기 메모리 관리 수단에 의해 이슈된 상기 활성 요청에 응답하는 수단을 구비하는 것을 특징으로 하는 데이터 링크 제어 장치.
  4. 제3항에 있어서, 상기 비동기 색션은 상기 각각의 데이터 저장 스페이스와 상기 외부 메모리간의 데이터를 전달하도록 작동을 시작하기 위해 상기 비트 레지스터내의 요청 현안 조건에 응답하는 수단을 구비하여 그로 인하여 상기 각각의 스페이스 및 상기 외부 메모리간의 데이터를 비동기적이면서도 동등한 흐름을 유지하는 것을 특징으로 하는 데이터 링크 제어 장치.
  5. 제4항에 있어서, 상기 요청 현안 조건에 관련된 작동을 개시하기 위한 상기 수단은 예정된 패리티 순서의 작동에 대하여 성공적으로 상기 조건을 선택하기 위하여 하나이상의 상기 요청 현안 조건이 존재할시에 유효한 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  6. 제5항에 있어서, 상기 타임 슬로트는 네트워크에서의 슬로트 재발의 각각의 시분할 주기내의 하나의 타임슬로트만을 통하여 동작하는 기초 채널과, 상기 각각의 주기내의 일군의 연관된 타임 슬로트를 통하여 동작하는 확장 채널에 할당 가능하며, 작동을 위한 상기 요청 현안 조건을 선택하기 위한 상기 수단은 상기 기초 채널과 연관된 것들 이상으로 확장 채널과 연관된 조건에 우선 순위를 주는데 적합한 것을 특징으로 하는 데이터 링크 제어 장치.
  7. 제4항에 있어서, 상기 비동기 색션은 상기 개시 수단에 의해 동작된 각각의 요청 현안 조건에 관련된 상기 공동 수단에 리세팅 요청을 나타내기 위해 작동을 개시하기 위해 상기 수단과 연동하는 수단을 포함하며, 상기 동등 수단은 상기 각각의 비트 레지스터내의 각각의 요청 현안 조건을 리세팅하기 위해 상기 리세팅 요청에 응답하는 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  8. 제3항에 있어서, 상기 동등 수단은 각각의 슬로트와 연관된 비트 레지스터의 상태의 상기 메모리 관리 수단에 대한 표시를 나타내기 위해 상기 채널 슬로트와 동기로 동작하는 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  9. 제4항에 있어서, 상기 작동을 개시하기 위한 수단은 직접 엑세스 모드내의 상기 외부 메모리에 대한 엑세스를 유도하기 위해 상기 요청 조건에 응답하는 직접 메모리 엑세스 제어(DMAC)수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  10. 제9항에 있어서, 상기 작동을 개시하기 위한 수단은 상기 버스이 제어를 위해 중재하기 위하고, 이를 이룸에 따라 상기 버스를 통한 상기 외부 메모리와 활동중인 조건과 연관된 상기 메모리 수단내의 공간들간의 데이터를 전송키 위해 상기 DMAC수단으로부터의 신호에 응답하는 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  11. 제1항에 있어서, 상기 메모리 수단은 또한 다른 정보를 저장하기 위해 상기 채널에 제공된 스페이스를 포함하되, 상기 다른 정보는 각각의 채널에 관련된 제어 및 상태 정보를 포함하며, 상기 비동기 색션은, 제1경로를 통하여, 상기 외부 메모리와 상기 메모리 수단내의 각각의 데이터 저장 스페이스들간에 상기 채널에 관련된 통신 데이터의 전달을 안내하기 위해 상기 버스에 관련된 각각의 제1정보 전달 경로를 통하여 동작하는 제1정보 전달 제어 수단과 제2경로를 통하여, 상기 하나 이상의 데이터 처리 시스템과 상기 메모리 수단내의 각각의 스페이스들간에 상기 채널에 관련된 다른 정보의 전달을 안내하기 위해 상기 버스에 관련된 제2정보 전달 경로를 통하여 동작하는 제2정보 전달 경로를 통하여 동작하는 제2정보 전달 제어 수단과, 통신 데이터 전달 조작에 관하여 하나이상의 상기 데이터 처리 시스템과 비동기 색션에 따라 부과될 수 있는 시간 구속을 감소하기 위하여 상기 장치내에 완전히 분리되는 제1및 제2경로을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  12. 제11항에 있어서, 상기 제1정보 전달 제어 수단은, 직접 메모리 엑세스 모드내의 상기 외부 메모리에 대한 엑세스를 유도하기 위한 DMA 제어(DMAC) 수단과, 상기 버스이 제어를 위해 중재하기 위하고, 이를 이룸에 따라 상기 DMA제어 수단에 의해 공급된 제어 정보 신호에 따라서 상기 외부 메모리와 상기 메모리 수단내의 연관된 데이터 저장 공간간의 데이터를 전달하기 위해 선택된 요청 현안 조건과 연관된 상기 DMA제어 수단으로부터 신호에 응답하는 버스 제어 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  13. 제11항에 있어서, 상기 제2정보 전달 제어 수단은 상기 장치 색션과 상기 메모리 수단에 대한 양방향성 엑세스를 가진 상기 외부 시스템을 제공하기 위하여, 슬레이브가 상기 버스를 제어할 때 상기 하나 이상의 데이터 처리 시스템의 제어 가능한 슬레이브로써 동작하며 상기 버스에 접속되는 수단을 구비하여, 그로 인하여, 상기 다른 정보가 상기 제1정보 전달 제어 수단에 의해 조작된 데이터 전달처리에 대한 최소의 간섭을 나타내면서 상기 장치 및 상기 외부 시스템의 각각의 스페이스들간에 전달될 수 있는 것을 특징으로 하는 데이터 링크 제어 장치.
  14. 제1항에 있어서, 상기 메모리 수단은 분리적으로 엑세스 가능한 제1 및 제2 RAM저장 어레이와, 상기 채널에 관련된 상기 색션들간의 전송중인 통신 데이터를 저장하기 위해 상기 동기 및 비동기 색션과 접속하는 제1어레이와 상기 채널에 관련된 구성 제어 정보 및 상태를 저장하기 위한 상기 동기 색션과 접속하는 제2어레이를 구비하는 것을 특징으로 하는 데이터 링크 제어 장치.
  15. 제14항에 있어서, 상기 색션과 제1및 제2어레이는 단일 LSI반도체 칩내에 일체로 상호 패키지 되는 것을 특징으로 하는 데이터 링크 제어 장치.
  16. 제14항에 있어서, 상기 동기 색션은, 상기 제1BAM어레이내에 저장된 수신 파이프 라인에 존재하여 상기 네트워크 채널 슬로트로부터 수신된 통신 데이터에 관련된 다수단의 수신 처리 파이프 라인을 동시에 형성하도록 동작하며 상기 네트워크와 상기 제1RAM어레이간의 직렬로 접속된 제1다수의 불연속 특수 목적 논리 처리 회로와, 상기 제1RAM어레이로부터 상기 각각의 슬로트내의 전송용 상기 네트워크까지 전달을 위해 처리된 통신 데이터에 관하여 다수단의 전송 처리 파이프 라인을 도시에 형성하도록 동작하며, 상기 네트워크와 상기 제1RAM어레이간에 직렬로 접속된 제2다수의 불연속 특수 목적 논리 처리 회로를 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  17. 제16항에 있어서, 상기 수신 전송 파이프 라인은 상기 네트워크상의 각각의 타임 슬로트와 동기로 상기 네트워크 채널 제각기와 관련하여 동작하며, 그안의 스테이지는 소정의 각각의 슬로트 동안에 각각의 채널에 관련하여 전송중인 통신 데이터상의 다수로 다른 처리 업무 기능을 수행할 수 있는 것을 특징으로 하는 데이터 링크 제어 장치.
  18. 제16항에 있어서, 개개의 상기 타임 슬로트가 할당 가능한 상기 채널은 충분한 이중 채널이며, 상기 수신및 송신 파이프 라인은 각각의 채널 슬로트에 그리고 이로부터 제각기 전송중인 데이터상의 다수 처리 업무를 수행하는 소정의 슬로트동안 동시에 타임 중복되게 동작할 수 있는 것을 특징으로 하는 데이터 링크 제어 장치.
  19. 제16항에 있어서 상기 채널은 다양한 통신 프로토콜 및 포맷에 의해서 데이터를 수반하도록 동적으로 배열하며, 상기 파이프 라인내의 상기 회로는 층 2처리를 요하는 프로토콜하에 동작하기 위해 구성된 채널에 관하여 층 2처리 업무를 수행하도록 각각의 슬로트 동안에 상기 채널에 관련되어 선택적으로 배열하는 것을 특징으로 하는 데이터 링크 제어 장치.
  20. 제19항에 있어서, 상기 활동 채널 각각에 관한 상기 파이프 라인 스테이지의 배열은 상기 제2RAM어레이내의 각각의 채널에 관련되어 저장된 정보에 의해서 이루어지는 것을 특징으로 하는 데이터 링크 제어 장치.
  21. 제 16항에 있어서, 상기 파이프 라인 스테이지는 상기 HDLC데이터에 관하여 층 2처리 동작을 수행하고, 다수 채널의 디지탈 음성 및 HDLC데이터의 전송을 상호 도모할 수 있도록 다수의 상기 채널에 관하여 배열되는 것을 특징으로 하는 데이터 링크 제어 장치.
  22. 제19항에 있어서, 상기 전송 파이프 라인은 상기 데이터가 각각의 슬로트내의 전송에 대한 상기 제1RAM어레이 엔ㅡ루트의 각각의 저장 스페이스로 부터 파이프 라인을 통하여 흐름으로써 HDLC프레임 디리미네이터 및 CRC검사 심볼을 각각의 데이터내로 삽입하기 위해 층 2처리 동작을 수행하도록 HDLC프로토콜하에서 동작하는 채널에 관하여 배열되며, 상기 수신 파이프 라인은 상기 데이터가 제1어레이내의 각각의 스페이스내에 저장되는 각각의 파이프 라인 엔ㅡ루프를 통하여 흐름으로써 상기 데이터상의 CRC검사를 수행하고, 상기 데이터로부터 스트립 HDLC프레임 디리미레이팅 심볼에 대한 층 2처리 동작을 수행하도록 동일 채널로부터 수신된 데이터에 관하여 배열되는 것을 특징으로 하는 데이터 링크 제어 장치.
  23. 제16항에 있어서, 상기 파이프 라인의 처리 특성과 상기 RAM어레이의 상기 캐패시티 및 엑세스는 각각의 채널내의 128kbps의 어그리 게이트 데이터 비율을 가진 적어도 32플 이중 채널에 관련한 처리를 수행하기 위해 적합한 것을 특징으로 하는 데이터 링크 제어 장치.
  24. 제16항에 있어서, 상기 색션 및 상기 RAM어레이를 포함하는 전체의 장치는 단일 LSI반도체 칩상에 수요 가능한 것을 특징으로 하는 데이터 링크 제어 장치.
  25. 제16항에 있어서, 데이터는 상기 채널에 제 각기 할당된 슬로트 동안에 발생하는 비트 직렬 버스트내의 상기 활성 채널에 관하여 전달되되, 상기 버스트는 소정 슬로트내의 가변수 X의 비트를 전달하며(여기서 X는 0으로 부터 n까지 변할 수 있으며, n은 2보다 큰), 상기 파이프 라인은 소정 슬로트 동안 상기 버스트의 전달을 상호 도모키 위해 상기 네트워크와 인터페이싱 하는 수단을 구비하는 것을 특징으로 하는 데이터 링크 제어 장치.
  26. 제16항에 있어서, 상기 제2RAM어레이는 상기 파이프 라인 회로 스테이지 각각의 개별적으로 접속되어 각각의 파이프 라인내의 모든 스테이지가 채널, 상기 슬로트가 각각의 채널에 할당된 배열에 의해서 할당되는, 채널에 관하여 처리 기능을 수행하도록 상기 슬로트와 시간 동기로 동적으로 재배열될 수 있으며, 그로 인하여, 상기 파이프 라인이 상기 서로 다른 프로토콜에 적합한 처리 업무를 수행하도록 서로 다른 할당 프로토콜을 가지는 다수의 상기 채널에 관련하여 배열될 수 있는 것을 특징으로 하는 데이터 링크 제어 장치.
  27. 제16항에 있어서,상기 동기 색션은 상기 파이프 라인 회로를 가진 상태 정보를 교환하도록 상기 채널 슬로트와 동기인 상기 어레이를 주기적으로 동작하기 위한 상기 제2RAM어레이와 접속하는 리소스 관리 수단을 포함하여, 그로 인하여 상기 파이프 라인은 상기 슬로트가 할당된 채널에 관련하는 처리 업무를 수행키 위해 상기 슬로트에 관하여 동기로 조건화되고 이로 인하여 상기 파이프 라인이 상기 다수 채널에 관하여 전달중인 다양하게 포맷된 데이터의 동시 처리를 수행케 하는 것을 특징으로 하는 데이터 링크 제어 장치.
  28. 제2항에 있어서, 요청 큐잉 수단은 상기 동기 및 비동기 색션간에 인터페이스하고, 상기 슬로트가 할당되는 각각의 채널과 연관된 상기 메모리 수단내의 데이터 저장 스페이스에 관련된 상기 동기 색션으로부터 활동용 요청을 동기적으로 수신하기 위해 상기 채널 슬로트와 동기로 작동하되, 상기 요청 큐잉 수단은 상기 비동기 색션에 대한 정적 표시를 위한 각각의 채널에 관련되어 수신되 요청을 저장하기 위해 상기 데이터 저장 스페이스이 개개 하나하나 제공되는 비트 레지스터를 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  29. 제28항에 있어서, 상기 비동기 색션은, 상기 요청에 관한 데이터 전달 작동을 개시하기 위해 상기 비트 레지스터에 의해 동시에 나타나는 요청에 응답하며, 하나 이상의 요청이 하나의 그러한 요청을 선택하고 그 하나에 관련된 작동을 개시하도록 나타낼때 동작하는 수단과, 활성화된 현재의 요청에 관한 상기 요청 큐잉 수단에 대한 리세팅 표시를 나타내기 위해 상기 활동 개시 수단과 연동하는 수단과, 활성화된 요청을 포함하는 비트 레지스터를 리세팅하기 위해 상기 각각의 리세팅 표시에 응답하는 수단을 구비하되, 그로 인하여 상기 비트 레지스터에 의해 나타난 각각의 요청 조건을 리세팅하는 요청 큐잉 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  30. 제1항에 있어서, 상기 메모리 수단은 각각의 채널에 관련된 처리 결과를 규정하는 상태 정보를 저장하기 위해 상기 채널에 제공된 저장 스페이스를 포함하며, 상기 비동기 색션은 하나 이상의 처리 시스템에 의한 복귀에 대하여 엑세스 가능한 상기 메모리 수단에 의해 저장된 상기 상태 정보를 주기 위해 상기 메모리 수단과 상기 버스에 접속된 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  31. 제30항에 있어서, 상기 상태 정보를 저장하기 위한 상기 스페이스는 소정의 각 채널에 관하여 다수의 결과를 규정하는 상태의 동시 저장을 허용하는데 충분하며, 복귀를 위해 엑세스 가능한 상기 상태 정보를 주기 위한 상기 수단은 상기 하나 이상의 처리 시스템이 상기 버스에 관하여 단일 동작의 상기 다수의 결과와 연관된 상기 상태 정보를 복귀하도록 배열되는 것을 특징으로 하는 데이터 링크 제어 장치.
  32. 제1항에 있어서, 장치를 통하여 조건을 모니터하고 비동기 기초상의 하나 이상의 처리 시스템에 의해 복귀되게 엑세스 가능한 연관 상태 정보를 주기 위하여 상기 동기 및 비동기 색션에 접속되는 것을 특징으로 하는 데이터 링크 제어 장치.
  33. 제16항에 있어서, 소정의 상기 채널과 연관된 타임 슬로트 동안에, 상기 동기 색션은 다수의 비트 데이터를 연관된 채널에 관련된 상기 네트워크로 교환하도록 상기 네트워크에 관련되어 동작하며, 그러한 비트 교환은 각각의 슬로트 기간에 관련된 짧은 기간을 가진 간격내로 압축되어, 그로 인하여 각각의 슬로트 주기의 실제적인 부분은 상기 파이프 라인내의 논리가 각각의 채널에 관련된 처리 동작을 수행하고 다른 채널과 연관된 이전의 슬로트에 보유된 배열에 관련된 그러한 동작에 대하여 적응 가능하게 재구성되게 하는 데 사용 가능한 것을 특징으로 하는 데이터 링크 제어 장치.
  34. 제9항에 있어서, 상기 DMAC 수단은 상기 외부 메모리로부터 각각의 채널에 관련된 동작을 계속 유지하도록 하기 위하여 상기 메모리 수단까지 페치 부가 제어 정보에 동작하도록 상기 소정 채널에 관련된 상기 메모리 수단내에 저장된 제어 정보내에 포함된 변화 표시에 응답하는 것을 특징으로 하는 데이터 링크 제어 장치.
  35. 제9항에 있어서, 상기 DMAC수단은 상기 메모리 수단내의 각각의 데이터 저장 스페이스와 상기 외부 메모리내의 각각의 블록 스페이스간의 상기 채널에 관련된 데이터를 전달하기 위하여 상기 외부 메모리내의 어드레스 가능한 데이터 저장 스페이스의 블록에 대하여 동작하도록 상기 메모리 수단내에 저장된 정보를 제어하도록 응답하며, 상기 DMAC수단 및 상기 외부 처리 시스템은 원형 버퍼로써 각각의 블럭의 동등 사용을 제공하도록 상기 외부 메모리내의 상기 어드레스 가능한 스페이스 블록에 관한 동등 동작에 적합하게 구성한 것을 특징으로 하는 데이터 링크 제어 장치.
  36. 제14항에 있어서, 상기 메모리 수단은 상기 색션내에 분배된 다수의 레지스터를 포함하며, 상기 RAM어레이 및 상기 레지스터는 상기 어레이 및 레지스터로부터 그리고 여기에 정보를 복귀하고 그리고 정보를 위치시키도록 상기 제2정보 전달 제어 수단을 통하여 외부 처리 시스템이 동작케하도록 상기 제2전달 경로를 통하여 엑세스 가능한 것을 특징으로 하는 데이터 링크 제어 장치.
  37. 시간 다중 데이터 통신 네트워크와 병렬 정보 전달 버스간의 접속을 위하되, 상기 버스는 하나 이상의 데이터 처리 시스템과, 상기 시스템과 연관된 하나 이상의 외부 메모리에 접속 가능하게 구성되는 것을 포함하는 데이터 링크 제어 장치에 있어서, 특수 목적 논리 회로의 동기 및 비동기 색션을 구비하되, 상기 동기 색션은 다수의 여러 형태로 배열된 통신 채널에 할당 가능한 주기적으로 재발 시분할 슬로트내에 전송 및 수신되는 데이타 처리용 상기 네트워크에 인터페이싱하고, 각각의 슬로트에 관련된 데이터를 처리할 시에 상기 슬로트와 동기로 동작하며, 상기 슬로트 각각과 연관된 저장 스페이스를 가진 메모리 수단을 가지되, 상기 스페이스는 슬로트가 할당되는 채널에 관련된 통신 데이터의 다수의 바이트를 저장하는데 충분한 각각의 슬로트와 연관되며, 상기 슬로트로부터 그리고 거기엔 엔ㅡ루트를 통과하는 통신 데이터상의 처리 업무를 수행하고, 상기 슬로트로부터 그리고 거기에 엔ㅡ루트하는 상기 메모리 수단내의 스페이스로부터 그리고 거기에 통신 데이터를 전달하기 위해 상기 메모리 수단에 접속하는 동기 색션을 구비하며, 상기 메모리 수단과 상기 버스간에 인터페이스하며, 상기 버스를 통한 상기 외부 메모리와 상기 메모리 수단내의 상기 채널 스페이스들간의 데이터를 전달하기 위하여 상기 슬로트에 비동기적으로 관련하여 동작하는 비동기 색션을 구비하되, 상기 비동기 색션은 상기 스페이스와 상기 메모리간에 일시에 다수의 데이터 바이트를 전달하도록 상기 메모리 수단내의 소정의 상기 채널 공간에 관련하여 동작할 시에 사용 가능하며, 상기 메모리 수단 채널 공간에 관하여 상기 색션은 동작들을 상호 도모하기 위해 상기 동기 및 비동기 색션간에 인터페이스하는 수단을 구비하여, 그로 인하여 데이터의 동등 흐름이 각각의 채널내의 언더런 또는 오버런 발생에 대한 가능성을 최소화하도록 상기 스페이스와 상기 외부 메모리간에 유지되는 것을 특징으로 하는 데이터 링크 제어 장치.
  38. 제37항에 있어서, 상기 메모리 수단 스페이스는 각각의 채널에 관련된 상기 동기 색션의 일시 처리 상태를 한정하는 처리 상태 정보를 저장하는데 적합하며, 동기 색션내의 회로의 상기 스페이스간의 상태 정보 교환을 안내하기 위하여 상기 상태 정보를 포함하는 상기 메모리 수단내의 스페이스에 관련된 상기 슬로트와 동기로 동작하는 리소스 관리 수단을 구비하며, 그로 인하여 이전 슬로트와 연관된 채널에 관련된 상기 회로의 상태가 각각의 스페이스내에 보존되는 동안에 상기 회로와 연관된 채널에 관한 처리 업무를 수행하기 위해 소정 슬로트 주기 동안에 준비되며, 상기 동기 색션은 각각의 데이터 저장 스페이스에 관련된 상기 동등 수단에 대한 작동 요청을 이슈하기 위하여 상기 채널에 관련된 통신 데이터를 저장하기 위하여 보존된 상기 메모리 수단내의 스페이스에 관련된 상기 슬로트와 동기로 동작하는 메모리 관리 수단을 구비하되, 그로 인하여, 통신 데이터의 동등 흐름이 상기 소정 활동 채널과 연관된 데이터 저장 스페이스에 관련된 상기 비동기 색션 및 상기 동등 수단에 의해 유지되는 것을 특징으로 하는 데이터 링크 제어 장치.
  39. 제 38항에 있어서, 상기 동등 수단은, 각각의 스페이스에 관련된 활동 요청을 저장하기 위하여 상기 메모리 수단 각각과 연관된 한쌍의 비트 레지스터를 구비하되, 상기 한쌍중 하나의 비트 레지스터는 각각의 스페이스를 통하여 상기 네트워크르부터 전달된 데이터를 수신하는데 관련된 활동 요청을 저장하는데 기여하고, 상기 한쌍중 다른 하나의 비트 레지스터는 각각의 스페이스를 통하여 네트워크에 전달되는 데이터를 전송하는데 관련된 활동 요청을 저장하는데 기여하며, 상기 요청을 저장용의 적절한 비트 레지스터에 대하여 지배되게 하기 위해 상기 리소스 관리 수단으로부터 다른 신호와 상기 메모리 관리 수단으로부터 상기 활동 요청에 응답하는 요청 스티어링 수단을 구비하되, 상기 메모리 관리 수단으로부터의 상기 활동 요청은 요청과 연관된 메모리 스페이스와 채널에 상응하는 현재 시간 슬로트 위치를 나타내는 상기 리소스 관리 수단으로부터 상기 다른 신호와 전송 데이터 또는 수신 데이터에 상기 요청이 연관되는지를 나타내는 것을 특징으로 하는 데이터 링크 제어 장치.
  40. 제39항에 있어서, 상기 비동기 색션은, 상기 외부 메모리와 상기 메모리 수단내의 각각의 데이터 저장 스페이스간의 데이터를 전달하기 위하여 상기 요청에 관련된 데이터 전달 활동을 개시하기 위하여 상기 동등 수단의 상기 비트 레지스터내에 저장된 요청에 응답하는 제1수단을 구비하되, 상기 제1수단은 하나 이상의 요청이 상기 비트 레지스터내에 저장될시에 우선위의 예정된 순서내에 그리고 즉시 상기 요청 하나를 활성시키며, 상기 동등 수단에 요청 리세팅 신호를 나타내기 위해 상기 제1수단과 연관되어 작동하는 제2수단을 구비하되, 상기 리세팅 신호는 각각의 요청에 비트 레지스터원을 효과적으로 표시하는 신호를 포함하며, 상기 동등 수단은 또한 각각의 비트 레지스터를 리세트하도록 각각의 리세팅 신호에 응답하는 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  41. 제40항에 있어서, 상기 동등 수단은, 상기 비트 레지스터에 접속되고 각각의 슬로트 동안 한쌍의 비트 레지스터 각각의 상태의 상기 메모리 관리 수단에 표시를 하기 위하여 시간 슬로트와 동기로 동작하며, 그로 인하여 메모리 관리 수단은 이슈된 각각의 요청의 현안 및 리세트 상태를 알리게 하는 것을 특징으로 하는 데이터 링크 제어 장치.
  42. 제40항에 있어서, 상기 채널들은 기초 채널과 확장 채널을 포함하며, 상기 기초 채널은 시간 슬로트 재발의 각각의 프레임 동안 단일의 연관된 시간 슬로트만을 가지며, 상기 확장 채널은 상기 재발의 각각의 프레임 동안 다수의 연관된 스로트를 가지며, 상기 동등 수단은 상기 확장 채널에 관련된 활동 요청을 저장하기 위해 1쌍의 분리된 비트 레지스터를 포함하며, 활동 개시하기 위해 제1수단은 확장 채널의 요청에 대하여 우선위를 주도록 기초 채널 및 확장 채널 양자에 관련된 상기 비트 레지스터내에 요청이 있을때 동작하는 것을 특징으로 하는 데이터 링크 제어 장치.
  43. 제37항에 있어서, 상기 비동기 색션은 상기 외부 메모리에 대하여 엑세스 되게 하기 위하여 각각의 채널에 관련된 상기 메모리 수단에 저장된 제어 정보를 사용하여 상기 외부메모리내의 어드레스 가능한 스페이스와 상기 메모리 수단내의 스페이스간의 데이터를 전달하기 위해 상기 외부 메모리에 관련된 직접 메모리 엑세스 모드에서 동작하는 DNC제어(DMAC)수단을 구비하는 것을 특징으로 하는 데이터 링크 제어 장치.
  44. 제43항에 있어서, 상기 DMAC수단으로 부터 신호에 응답하여 상기 버스의 제어를 위해 중재하기 위하고, 이를 얻음에 따라 외부 메모리를 동작하게 하기 위해 상기 DMAC수단에 의해 공급된 어드레스 및 제어정보를 사용하여 상기 외부 메모리와 상기 DMAC수단간의 데이터를 전달하기 위하여 상기 버스와 상기 DMAC수단간에 접속되는 수단을 구비하는 것을 특징으로 하는 데이터 링크 제어 장치.
  45. 제43항에 있어서, 상기 비동기 색션은 상기 버스의 제어를 가질때 상기 데이터 처리 시스템의 슬레이브로써 동작하기 위해 상기 색션내에 상기 버스, 상기 메모리 수단 및 회로에 상기 색션내에 상기 버스 메모리에 수단 및 회로에 접속된 슬레이브 I/O(SIO)를 구비하며, 그로 인하여 정보가 상기 메모리 수단 및 상기 외부 메모리간에 접속된 데이터 전달 처리에 대한 최소의 간섭을 가지고 상기 장치 및 상기 시스템간에 교환될 수 있는 것을 특징으로 하는 데이터 링크 제어 장치.
  46. 제45항에 있어서, 상기 비동기 색션은 상기 장치 및 상기 채널내에서 발생한 결과에 관련된 상기 SIO수단 및 버스를 통하여 상기 처리 시스템에 대한 중지 요청을 나타내게 하기 위하고, 상기 채널 결과와 연관된 상태정보의 상기 메모리 수단내의 저장을 감독하기 위하여 상기 SIO수단과 상기 장치 색션내의 상기 회로 및 상기 메모리 수단에 접속되어, 그로 인하여 상기 시스템은 각각의 결과 발생의 실제 시간에 의존하는 최소 시간을 가진 상기 SIO수단을 통하여 그들 최초 동작에서 상기 메모리 수단으로부터 그러한 상태 정보를 복귀하며, 이로 인하여 상기 복귀는 효과적으로 상기 시스템의 다른 데이터 조작 처리 및 상기 DMAC수단에 의해 이루어진 데이터 전달 처리를 가지고 최소의 간섭을 나타내게 하는 것을 특징으로 하는 데이터 링크 제어 장치.
  47. 제46항에 있어서, 상기 메모리 수단은 각각 채널내의 다수의 결과에 관하여 결과 상태 정보를 저장하기 위해 각각의 채널에 관하여 스페이스를 포함하여, 그로 인하여 상기 처리 시스템이 상기 버스에 관한 단일 동작 동안에 채널에 관련된 다수의 결과 상태 정보를 복귀할 수 있는 것을 특징으로 하는 데이터 링크 제어 장치.
  48. 제43항에 있어서, 상기 동기 색션은 비트 병렬 바이트 그룹내의 각각의 활성 채널 슬로트에 관련된 데이터를 처리하며, 상기 비동기 색션 및 메모리 수단은 각각의 채널에 관련된 바이트 병렬 워드 그룹내의 데이터를 조작하는데 적합하되, 상기 메모리 수단은 또한, 연관된 채널에 관련된 동기 색션의 최종 처리 상태를 규정하는 처리 상태 제어 정보, 각각의 채널의 배열을 규정하는 배열 제어 정보 및 각각의 채널내에 발생한는 상태 결과를 규정하는 결과 상태 정보를 저장하도록 각각의 슬로트에 대하여 보본된 스페이스를 포함하며 동기 색션에 유도되는 시간 교환 RAM(TSR)저장 어레이와, 동기 색션과 비동기 색션 양자에 접속되고, 각각의 슬로트에 관한 데이터의 워드 그룹을 저장하기 위해 슬로트에 보존된 스페이스를 포함하는 제1입력 제출력 아우트 RAM(FIFOR)저장 어레이를 구비하되, 상기 데이터는 동기 색션에 관련된 데이터의 개개의 바이트의 전달 순서를 표시하는 제어 정보를 저장하기 위하고 동기 및 비동기 색션간에 전송중이 통신 데이터를 나타내며, 상기 채널에 관련된 상기 DMAC수단의 동작을 규정하는 정보를 저장하기 위해 비동기 색션에 보존된 DMA제어 RAM(DMAR)저장 어레이를 구비하는 것을 특징으로 하는 데이터 링크 제어 장치.
  49. 제48항에 있어서, 상기 동기 색션은, 장치 네트워크 인터페이스와 상기 FIFOR어레이간에 접속되고 상기 채널 슬로트내의 상기 네트워크 인터페이스에 수신된 데이터에 관련된 다수 스테이지 수신 처리 파이프 라인을 형성하여 각각의 슬로트에 유도된 상기 FIFOR어레이내의 스페이스에로의 전달을 위해 처리되는 다수의 제1논리 회로를 구비하되, 상기 수신 파이프 라인내의 각각의 스테이지는 바이트 데이터를 처리할 수 있게 되어, 그로 인하여, 활성 채널과 연관된 시간 슬로트 동안에 상기 파이프 라인은 그 채널에 할당된 FIFOR내의 스페이스와 상기 네트워크 인터페이스간에 전송중인 다수 바이트 데이터에 관련된 처리를 지휘할 수 있으며, 장치의 네트워크 인터페이스와 상기 FIFOR어레이간에 접속되고, 상기 FIFOR어레이내의 각각의 채널 스페이스로 부터 전달되고, 상기 네트워크 인터페이스에서의 전송을 위해 처리되는 상기 채널내의 데이터에 관련된 다수 스테이지 전송 처리 파이프 라인을 형성하는 다수의 제2논리 회로를 구비하되, 상기 전송 파이프 라인내의 각각의 스테이지는 바이트 데이터를 처리할 수 있게 되어, 그로 인하여 활성 채널과 연관된 시간 슬로트 동안에, 상기 전송 파이프 라인은 FIFOR내의 각각의 스페이스와 상기 네트워크 인터페이스간에 전송중인 다수 바이트 데이터에 관련된 처리를 지휘할 수 있으며, 상기 수신 전송 파이프 라인내의 회로는 상기 슬로트와 연관된 채널에 관련된 상기 TSR어레이로 처리 상태 정보를 교환하기 위하여 상기 TSR어레이에 접속되며, 상기 처리 상태 정보는 각각의 슬로트 종료로써 각각의 회로에 의해 일시에 조작되는 통신 데이터를 포함하며, 상기 TSR어레이는 각각의 슬로트에 관련된 파이프 라인 양자내에 순간적으로 처리될 수 있는 최대량의 데이터를 저장하기 위해 각각의 슬로트에 보존되는 충분한 스페이스를 가지는 것을 특징으로 하는 데이터 링크 제어 장치.
  50. 제49항에 있어서, 상기 네트워크 인터페이스는 X비트의 비트 직렬 버스트내의 다양한 수의 데이터 비트를 전달하도록 소정 슬로트 동안에 채택되며(여기서 X의 범위를 0부터 8까지), 상기 각각의 파이프 라인내의 각각의 회로 스테이지는 각각의 슬로트에 관련된 시간에 적어도 8비트의 데이터를 처리할 수 있으며, 그로 인하여, 소정 슬로트 동안에 3바이트 이상의 데이터가 상기 FIFOR어레이와 네트워크 인터페이스간에 엔ㅡ루트하는 각각의 파이프 라인내에 있으며 그에 관련된 처리를 수행하게 되며, 상기 파이프 라인은 HDLC프로토콜하에서 데이터를 조작하도록 배열된 채널에 관련된 층 2처리 업무를 실행하며, 상기 업무는 전송 파이프 라인을 통하여 그의 전송 동안에 전송 데이터내의 CRC검사 심볼과 전송 데이터내의 한계를 정하는 프레임을 삽입하는 것과 수신 파이프 라인을 통하여 그 전송 동안에 수신 데이터를 검사하는 CRC를 수행하는 것과 심볼의 한계를 정하는 프레임을 스트리핑하는 것을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  51. 제50항에 있어서, 각각의 슬로트동안 상기 네트워크 인터페이스의 상기 비트 전달은 슬로트 주기의 플랙션을 점유하는 짧은 기간 윈도우 동안 수행되는 것을 특징으로 하는 데이터 링크 제어 장치.
  52. 제51항에 있어서, 이중 채널을 채우는데 관련된 상기 네트워크 인터페이스의 비트 전달을 각각의 윈도우 동안에 시간 중복되어 동시에 수행되는 것을 특징으로 하는 데이터 링크 제어 장치.
  53. 다수의 주변 장치와 상기 시스템 메모리간의 데이터 흐름을 관리하기 위한 다수 채널 DMA제어 보조 시스템, 버스에 의해 접속된 어드레스 가능한 시스템과 호스트 프로세서를 포함하는 데이터 처리 시스템에 있어서, 상기 시스템 메모리를 엑세싱하기 위해 상기 버스에 상기 제어 보조 시스템을 접속하는 수단과, 그러한 어드레스용 어드레싱 정보가 상기 보조 시스템에 의해 유지되고, 상기 보조 시스템에 의해 직접 공급되는 직접 메모리 엑세스(DMA) 모드내의 상기 시스템 메모리를 엑세스하도록 상기 버스에 관련되어 동작하기 위해 상기 보조 시스템내의 DMA제어 수단과, 상기 보조 시스템내의 국부 랜덤 엑세스 메모리(RAM)로써 상기 시스템 메모리와 다수의 주변 장치간에 전송되는 데이터를 저장하기 위해 다수의 I/Q채널에 할당된 그 용량의 일부와, 상기 채널에 관련되는 상기 보조 시스템의 순간적인 처리 상태를 한정하는 처리 상태 제어 정보를 저장하기 위해 상기 채널에 관련되어 할당된 그의 용량의 다른 일부를 가지는 RAM 과 상기 보조 시스템을 상기 채널에 관련한 비동기적인 형태로 동작케하고, 상기 버스를 상기 시스템 메모리와 상기 RAM양자내의 상기 채널 각각에 할당되는 스페이스 간의 상기 채널 각각에 관련된 데이터를 전달케하기 위하여 상기 DMA제어 수단을 상기 RAM을 접속하는 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
  54. 제53항에 있어서, 상기 보조 시스템이 채널에 관련된 데이터를 전달하는 동안에, 상기 호스트 프로세서가 상기 채널에 관련되는 상기 보조 시스템의 개시 상태를 프로그램하도록하기 위하여 상기 호스트 프로세서로부터 상기 RAM까지의 엑세스의 통로를 제공하기 위해 상기 버스와 상기 RAM간에 접속된 수단을 포함하는 것을 특징으로 하는 데이터 링크 제어 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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