JPH0720148B2 - 同期リンク・インターフェースおよび非同期ホストプロセッサ・インターフェースを有する統合データリンク制御器 - Google Patents

同期リンク・インターフェースおよび非同期ホストプロセッサ・インターフェースを有する統合データリンク制御器

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JPH0720148B2
JPH0720148B2 JP6242191A JP6242191A JPH0720148B2 JP H0720148 B2 JPH0720148 B2 JP H0720148B2 JP 6242191 A JP6242191 A JP 6242191A JP 6242191 A JP6242191 A JP 6242191A JP H0720148 B2 JPH0720148 B2 JP H0720148B2
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  • Computer And Data Communications (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、国際標準化機構（Ｉ
ＳＯ）の開放システム相互接続（ＯＳＩ）仕様により規
定されているような層２（Ｌ２）リンク制御プロセスに
関連する機能を行う通信制御装置に、特にただし限定は
しないが、音声チャンネルおよびデータチャンネルを多
重に収容することを必要とする基本速度ＩＳＤＮ（統合
サービス・ディジタル回路網）環境で動作する高速回路
網に接続する装置に関する。更に詳細に述べれば、この
発明は、当代の同等の装置より融通性および処理速度の
大きいこの種の装置に関する。
【０００２】本発明は更に、現代のＣＭＯＳ技術を用い
て高密度に集積した単一半導体チップに便利に且つ効率
良くパッケージすることができる上述の形式の装置に関
する。この最後の特性、およびＬ２プロセス機能を組込
む一定の能力に基き、このような装置は現在「統合デー
タリンク制御」（または（ＩＤＬＣ）装置と呼ばれてい
る。
【０００３】
【従来の技術】同等の通信データリンク制御装置は−−
この出願の譲渡人に譲渡されている米国特許第4,493,05
1号および第4,504,901号に開示されているように−−遠
隔処理回路網の線路とホストプロセッサとの間の柔軟性
あるモジュール式インターフェースとなっており、変化
する伝送速度を選択的に支持する能力により、各線路で
のモデム・インターフェースおよび通信プロトコル（た
とえば、ＳＤＬＣ、ＢＳＣなど）を提供している。この
ような各装置は、他の場合にはこのような異なる伝送速
度、モデム・インターフェースおよびプロトコルを必要
とする多様の異なる装置または部品数に置き換わろうと
するものである。
【０００４】このような同等の装置は、処理速度の制限
およびプロセスの多様性のため基本速度ＩＳＤＮに使用
するには不適当と考えられている。本発明の一つの特徴
は、このような制限がここに教示されている手段により
除去されるという当面の認識である。
【０００５】上に言及した制限は、外部処理システムに
関するリアルタイム輸送の要請、制御装置と外部システ
ムとの間の機能責任の分散、回路網プロセスと全体的に
同期するようにこのような装置が従来から構成されてい
ること、および装置と外部装置との間の遷移時に情報を
格納するため局部的に装置に利用可能なバッファ記憶装
置の量から生ずる。
【０００６】典型的には、このような装置は、回路網と
の時間多重インターフェースを備えており、これでは複
数の通信チャンネルに割当てられた基本タイムスロット
期間が各チャンネルの割当スロット期間中に一つのデー
タビット信号を送受信するように構成されている。現在
の制御装置は、それぞれのチャンネルスロットで更に多
数の信号を受信することができるまでに外部のより高い
処理インターフェースに関する受信ビットの処理を完了
していなければならない。これは外部の処理インターフ
ェースが回路網と実質的に同期して動作すること、およ
び外部母線インターフェースに複数ビットの転送に適応
する能力があっても、外部母線インターフェースを通し
て一度に一つの通信ビットを転送することを必要とす
る。
【０００７】更に、所定の回路網チャンネルに関する処
置についての外部要求を開始してからは、このような装
置は、それぞれのチャンネルに割当てられた回路網イン
ターフェース・スロットに従って（割込事象状態情報ば
かりでなく通信データの）関連情報転送を完了するよう
に強制されている。
【０００８】他の制約は、リンク制御装置と外部／ホス
トシステムとの間で情報を交信するのにあらかじめ使用
される「割込」技術から生ずる。以前のおよび現在のシ
ステムでは、制御装置から外部プロセッサへの通信およ
びエラー関連事象の通報はリアルタイム・モードで処理
されている。すなわち、外部処理システムは装置からの
割込要求を実質上事象が通報されている時刻に認識して
これに応答し、その時刻に装置からのすべての関連状態
情報を捕えなければならないことを意味する。
【０００９】更に、割込事象状態を捕えるのに使用され
る径路は通信データを転送するのに使用される径路と大
部分共通しており、そのため割込通信がインライン通信
プロセスを妨害し、劣化させる可能性が増大する。
【００１０】このような制約から回路網インターフェー
スでの必要な走査期間の継続時間が不当に長くなり勝ち
であり、このため最大信号処理速度およびこのような装
置により同時にサービスされ得るチャンネルの数が制限
される。それらはまた提供することができるサービスの
形式を制限する（たとえば、ディジタル音声および様式
化データを運ぶチャンネルの同時サービスを妨げる）傾
向がある。
【００１１】
【発明が解決しようとする課題】この発明の目的は、同
期ビット直列通信回路網とデータ処理システムに連結さ
れた並列データ転送母線との間を接続し、前記回路網お
よび母線にそれぞれ接続する相互通信用の同期および非
同期の回路部を有する、データリンク制御装置を提供す
ることである。
【００１２】他の目的は、今述べたような装置であって
同期部が、縦続に接続されて前記回路網と前記非同期部
との間の遷移時にデータに関する複数段の送受信処理パ
イプラインを形成する回路を備えており、該パイプライ
ンは前記データが前記回路網と前記非同期部との間を通
るとき前記データの形を選択的に変えるように複数の処
理任務を同時に選択的に行う、装置を提供することであ
る。
【００１３】他の目的は、上述のような装置であって、
回路網が時分割多重回路網であり、前記同期部が、該同
期部と回路網との間のインターフェースに同期的に反復
する時分割スロットが発生するのと同期して動作し、所
定の反復発生順序を有するタイムスロットに動的に割当
て得る前記同期部の内部チャンネルに関して処理を行
い、前記パイプラインがこれにより前記チャンネルに関
する複数処理アレイとしておよび所定の個別チャンネル
に関する複数任務アレイとして動作する、装置を提供す
ることである。
【００１４】関連する目的は、前記タイムスロット期間
中に複数のデータバイトがスロットに割当てられたチャ
ンネルに関して処理する任務の異なる段階を同時に受け
ることができるように前記各パイプラインの各段に関し
てバッファ記憶装置設備を設け、これにより装置の処理
速度を大きくすることである。
【００１５】他の目的は、前記パイプラインを複数のＯ
ＳＩ層２データリンク処理任務を行うように構成し、こ
れにより並列データ母線が連結されているデータ処理シ
ステムにかかる負荷を軽減することである。
【００１６】関連目的は、上に特徴を述べたような装置
であって、その装置が、前記スロットに割当てられたチ
ャンネルに関して前記非同期部と同期部との間の遷移時
にデータを格納する、個別の前記スロットに専用の部分
を有するランダムアクセス・バッファ記憶装置アレイ
（ＦＩＦＯＲ）を備えている、装置を提供することであ
る。関連する目的は、非同期部が前記バッファ記憶装置
アレイと前記母線に接続された外部ランダムアクセス記
憶装置との間でデータを転送することができるＤＭＡＣ
（直接記憶アクセス制御）回路を備えている上述のよう
な装置を設け、前記外部記憶装置に直接記憶アクセス
（ＤＭＡ）モードで直接アクセスすることである。
【００１７】関連目的および特徴は、データ処理システ
ムの外部アドレス可能記憶装置に前記システム内の中央
プロセッサにより分担されている並列データ転送母線を
経由して連結される共に装置が前記アドレス可能記憶装
置に関して転送するデータを格納することができるよう
にする局部的にアクセス可能なデータ待合せバッファ
（ＦＩＦＯＲ）を有するＤＭＡ制御装置を提供すること
である。
【００１８】更に他の目的は、前記データリンク制御装
置非同期部に、前記ＤＭＡデータ転送のための前記母線
へのアクセスを制御するように動作し、前記装置の前記
ＤＭＡＣ回路を前記母線による信号伝達プロセスの特定
の機能局面から分離する母線制御回路（ＭＩＯ）を設
け、これにより前記装置を異なる構造の母線に接続する
のに必要な回路類を効果的に可能な限り少くすることで
ある。
【００１９】他の目的は、前記装置に別の記憶装置手段
を設け、前記母線に連結されているデータ処理システム
により前記別の記憶装置手段に置かれた命令を解釈でき
るようにする前記ＤＭＡＣ回路に関する制御情報パラメ
ータを格納することである。他の目的は、前記ＤＭＡＣ
に前記別の記憶装置手段に格納されている前記命令中の
連鎖指示を解釈する論理手段を設け、これにより前記Ｄ
ＭＡＣ回路が複数の連鎖命令により規定された動作を行
うことができるようにすることである。
【００２０】他の目的は、前記装置に、前記同期部と非
同期部との間に独特な結合インターフェースを形成する
ＤＭＡ要求待行列（ＤＭＡＲＱ）回路を設け、これによ
り前記同期部で行われた同期プロセスから発生するデー
タ転送要求を前記ＤＭＡＣ回路に順序良く非同期的に転
送できるようにすることである。関連する目的は、前記
ＤＭＡＲＱ回路に前記同期的に発生した要求に対応する
要求を保持する静止化レジスタを設けることである。
【００２１】他の目的は、それぞれの要求されたサービ
スが前記ＤＭＡＣにより行われるにつれて前記静止化要
求をリセットする手段をＤＭＡＣ回路およびＤＭＡＲＱ
回路に設けることである。
【００２２】関連する目的は、前記ＤＭＡＲＱ回路に、
その各静止化要求の状態を前記同期部に時分割モードで
示す手段を設け、これにより前記チャンネルに関連する
要求の状態を前記チャンネルに割当てられたそれぞれの
処理タイムスロット期間中に提示することである。
【００２３】他の目的は、先に特徴を述べたようなデー
タリンク制御装置であって、前記同期部が前記パイプラ
インの各段を形成する回路に関するチャンネル・プロセ
ス状態制御パラメータを格納する局部的にアクセス可能
な関連のランダムアクセス記憶装置アレイ・バッファ
（ＴＳＲ）を有し、該ＴＳＲバッファは個別の前記回路
網タイムスロットに専用のアドレス可能空間を備えてい
る、装置を提供することである。関連する目的は、今特
徴を述べたような装置であって、各タイムスロットに専
用の空間が、各パイプライン段に関連するデータのバイ
トをチャンネルに割当てられたそれぞれのタイムスロッ
トが連続して出現する間のチャンネルに関する処理の連
続性を示すのに充分な他の論理状態情報と共に格納する
のに充分である、装置を提供することである。
【００２４】他の目的は、丁度今特徴を述べたような装
置であって、同期部が前記パイプライン段の回路と前記
ＴＳＲバッファ記憶装置との間の情報の転送を指導する
資源管理器要素（ＲＳＭ）回路を設け、これにより前記
各段を前記チャンネルに関する処理任務をそれぞれ割当
てられたタイムスロットと同期して行うように調節する
ことである。
【００２５】他の目的は、非同期の回路が、前記母線と
前記ＦＩＦＯＲおよびＴＲＳバッファ記憶装置を含む装
置の内部要素との間の複数の情報転送径路となり、これ
により前記母線に連結された処理システムが前記径路の
一つを通して、装置が同じまたは他のチャンネルおよび
前記径路の他のものを通して前記母線に接続されている
外部記憶装置に関する動作を行っている間に、動作を行
うことができる、先に特徴を述べたような装置を提供す
ることである。更に他の目的に、前記処理システムが、
装置が同じまたは他のチャンネルに関して前記母線を経
由してデータを転送している間に、前記チャンネルのい
ずれかに関する状態情報を前記装置から取出すことがで
きるように前記一つの径路の用途を考えることである。
【００２６】関連する目的は、この性格を有し、前記チ
ャンネルのいずれか一つで発生する複数の事象を特徴づ
けるチャンネル事象状態情報を同時に格納すると共に、
前記格納された状態情報を前記外部処理システムが前記
事象の発生の時刻と同期して取出すのに利用できるよう
にする、装置を提供することである。
【００２７】
【課題を解決するための手段】このような制限を全く排
除するか大幅に減らすことにより、本発明は、基本速度
ＩＳＤＮまたは他の複雑な環境で、現代の装置の能力を
超えた速度で動作する未来の回路網の支持を行うことを
追求しようとするものである。したがって、現在の装置
が毎秒350,000送受信ビット以下の線路またはチャンネ
ル走査速度を有する回路網接続を支持しようとするとこ
ろに、本発明の装置は、毎秒2,000,000送受信ビットを
超す走査速度を必要とする全二重接続に適応する。
【００２８】更に、このような以前の装置には音声伝送
を支持する能力に制限がある。その理由は、全二重音声
チャンネルが最大毎秒64,000ビットの速さで動作し、し
たがって装置の処理能力の20パーセントもの多くを消費
することになるからである。しかし本発明のＩＤＬＣ装
置は、複数の音声チャンネルおよび高速ディジタルデー
タ・チャンネルの組合せに容易に適応する。
【００２９】ＩＤＬＣは、同期部および非同期部で組織
され、各々が特殊目的論理回路から成る複数の区画を備
えている。同期部は、層１（Ｌ１）回路を経由して通信
回路網に接続し、非同期部は、そのシステムに接続され
た母線を経由してより高いレベルの処理（ホストおよび
／またはホストの入出力プロセッサ）システムに接続す
る。
【００３０】同期部では複数の論理区画が縦続に結合し
て回路網から受信されるデータに関する受信処理パイプ
ラインを形成しており、複数のこのような区画が縦続に
結合して回路網に伝送されるデータに関する伝送処理パ
イプラインを形成している。各パイプラインの区画は、
それらを通して処理されるデータについて異なる処理機
能を行う。回路網インターフェースにおける時分割スロ
ットは、遠隔システムと通信するため回路網インターフ
ェースで連結されている時分割チャンネルに動的に割当
てることができ、各パイプラインは、活性チャンネルに
割当てられた時分割スロットの出現と同期して動作し、
このようなチャンネルを通過するデータについて複数の
処理動作を行う。
【００３１】前述のパイプライン構造の性格は、各パイ
プラインの区画が或るチャンネルで各々を或るチャンネ
ルで一つ以上のデータバイトについて動作させるバッフ
ァレジスタを備えており、活性チャンネルに割当てられ
たタイムスロット期間中にそれぞれのパイプラインが関
連チャンネルを通して流れる複数のデータバイトについ
て異なるプロセス任務を同時に行うことができるように
しているというものである。したがって、一つのチャン
ネルで所定のデータバイトについてすべてのＩＤＬＣ任
務を完了するに必要な時間が減り（または、同等に、Ｉ
ＤＬＣの処理速度が全体として大きくなる）、ＩＤＬＣ
の外部のホスト／ＩＯＰインターフェースで個々のバイ
トの転送を完了するのに必要な時間が減る（のでこのよ
うなインターフェースでの時間依存性が少くなる）。更
に、このパイプラインの区分構造によりＩＤＬＣは所定
の処理速度で一層多くのＬ２任務を行うことができ、Ｉ
ＯＰ／ホストシステムの任務責任が軽減されるようにな
る。
【００３２】各パイプラインでの処理は、それぞれのチ
ャンネルに割当てられた回路網インターフェースのタイ
ムスロットと同期する時間間隔中に、時分割モードで行
われる。したがって、各パイプライン内の区画は、チャ
ンネル・サービスのタイムスロットの期間中に複数の任
務を行うことのできる特殊目的ユニットを効果的に構成
し、各パイプラインは全体として特殊目的の複数処理・
複数任務ユニットを効果的に構成する。
【００３３】非同期部は、ホスト／ＩＯＰ処理システム
の母線インターフェースでより高いレベルのホスト／Ｉ
ＯＰ処理システムに接続し、その母線に関してデータ通
信情報を、各々が複数のバイト（バイトは現在のところ
８データビットに１パリティビットを加えたものであ
り、１語はこのようなバイト４個である）を備えること
ができるバイト並列の組合せ語で交換するように動作す
る。
【００３４】非同期部は、ＤＭＡＣ（直接記憶アクセス
制御器）区画、マスタ入出力区画（ＭＩＯ）、およびス
レーブ入出力区画（ＳＩＯ）から構成されている。ＤＭ
ＡＣは、ＭＩＯと関連して動作し、外部のより高いレベ
ルの処理システムの記憶装置に直接アクセス・モードで
アクセスして装置内の記憶装置と外部記憶装置との間で
通信データおよび装置制御情報を交換する。以下に説明
する特徴的な処置を通して、外部システムは、この区画
に対するプログラム可能制御パラメータを装置内の関連
ＤＭＡ ＲＡＭ記憶装置（ＤＭＡＲ）およびＦＩＦＯ
ＲＡＭ（ＦＩＦＯＲ）に設置する。
【００３５】上に特徴を述べたように、ＩＤＬＣを同期
部および非同期部に区分することにより、装置を異なる
ホスト／ＩＯＰ母線インターフェースに接続するように
修正しやすくするという別の長所が得られる。非同期部
をホスト／ＩＯＰ母線に接続する特別な区画ＭＩＯおよ
びＳＩＯを設けるように更に区分することによりＩＤＬ
Ｃを異なる母線構造に接続するように適応させまたは修
正するのが更に容易になる（すなわち、非同期部を全体
としてでなく、ＭＩＯおよびＳＩＯだけをこのように修
正すればよい）。
【００３６】ＤＭＡＣ区画の特徴は、通信の少くとも一
つの方向（現存説明中の実施例では回路網への伝送）で
ＤＭＡＣは、外部記憶装置へのアクセスのパラメータ
（最初のアドレス、ブロッ長、など）を規定するＤＭＡ
ＲおよびＦＩＦＯＲに分配されている命令ブロックに割
込み、別の命令ブロックを外部記憶装置からＤＭＡＲお
よびＦＩＦＯＲに自動ロードするためこのような命令ブ
ロックの連鎖機能を中断するようになっている。これに
より勿論外部システムに対する記憶装置および装置の管
理プログラミング責任が軽くなる。これによりホスト／
ＩＯＰ記憶装置の分散領域間のデータの転送が容易にな
り、ホスト／ＩＯＰシステムにかかる処理および記憶装
置管理の負荷も軽減される。
【００３７】装置は、同期部と非同期部との間のデータ
通信に対する独特なリンクを形成するＤＭＡ要求待行列
（ＤＭＡＲＱ）を備えている。同期部は、ＦＩＦＯＲの
チャンネルごとの通信データ待行列の状態を監視し、処
置が必要なとき、ＤＭＡＲＱに要求を掲げ、この要求に
より待行列を空にするかまたは補給する（回路網から受
取ったデータが詰まっている待行列を外部記憶装置のあ
らかじめ計画した空間に移すか、または回路網に伝送さ
れるデータを保持している待行列に外部記憶装置から取
出したデータを補給する）かの非同期処置がＤＭＡＣに
より取られる。
【００３８】ＤＭＡＣが各要求にサービスするにつれ
て、ＤＭＡＣは信号をＤＭＡＲＱに提示してそれぞれの
要求をリセットする。個々のチャンネルに関するＤＭＡ
ＲＱ要求の設定状態およびリセット状態の指示は、時分
割でチャンネル・プロセス・タイムスロットに同期して
同期部に提示され、同期部が掲示した要求に処置を施さ
れたことを確認することができるようにする。
【００３９】同期部と非同期との間を通る通信データ
は、ＦＩＦＯＲ（先入れ先出しＲＡＭ）と呼ばれるＲＡ
Ｍ記憶装置に保持されているが、この記憶装置には両部
からアクセス可能である。回路網から受取られ且つ同期
部により処理されたデータは一度に１バイトづつＦＩＦ
ＯＲに入れられ、回路網へ伝送のため処理されるデータ
はＦＩＦＯＲから一度に１バイトづつ取出される。非同
期部のＤＭＡＣ区画により処理されるデータは、外部記
憶装置に対する外部転送のため、ＦＩＦＯＲに対して一
度に１語づつ読み書きされる。
【００４０】ＦＩＦＯＲは、先に説明したように同期処
理パイプラインでデータの緩衝を補足するので、或る瞬
間に或るチャンネルに関してＩＤＬＣにより緩衝される
データの量は、パイプラインおよびＦＩＦＯＲにそのと
き緩衝されている量の和である。これによりＩＤＬＣの
データ処理速度が更に増大すると共にＩＤＬＣの非同期
部の外部インターフェースでの時間依存性が更に減少す
る。
【００４１】回路網インターフェースは、チャンネルま
たはハイパーチャンネルに割当てられた各基本タイムス
ロットで時分割多重されている（この明細書のハイパー
チャンネルの説明および「動的ハイパーチャンネル写像
による統合データリンク制御器」という関連の同時係属
中の出願を参照）。そのインターフェースで、情報ビッ
ト信号（データおよび／または音声）はビット直列で送
受信されるが、基本チャンネルスロットで情報の完全バ
イトまでを送出および／または受信することができ、こ
れにより先に述べた同期処理パイプラインに対し出し入
れすることができるデータの量が増大する。
【００４２】先に注記したとおり、同期部パイプライン
は、その処理任務をそれぞれの回路網インターフェース
のタイムスロットの出現と時間同期して行う。これを支
持するため、装置は、同期部および非同期部の両者の区
画にビット並列語順次式にアクセスすることができる時
間交換ＲＡＭ（ＴＳＲ）、および関連時間交換プロセス
を管理する資源管理器要素（ＲＳＭ）を備えている。Ｔ
ＳＲは、回路網インターフェースで現存活性である各チ
ャンネルに関する、チャンネル処理状態情報（時間交換
状態とも言う）およびチャンネル構成情報を保持する。
各チャンネルに関する時間交換状態情報は、それぞれの
チャンネルに対する最後のサービス期間中に同期処理パ
イプラインのすべての要素の処理状態を規定する。
【００４３】活性パイプラインに関連する各基本タイム
スロット期間の終りに、ＲＳＭはＴＳＲを同期部処理パ
イプラインの自律要素の現在の状態を保存するように動
作させる。同様に、活性チャンネルに関連するスロット
期間中に、ＲＳＭは、ＴＳＲをそのチャンネルに関して
最後に保存した状態をパイプライン要素にロードするよ
う動作させる。このような状態にはそれぞれのチャンネ
ルに対するプロセス・サービスの初期タイムスロット期
間中に或る要素で受取られ、部分的に処理されているデ
ータが含まれることがある。
【００４４】ＲＳＭおよびＬ１回路へのインターフェー
スの前述のおよび他の特徴により、送受信パイプライン
が時間的に重なって同時に動作することができるので、
各チャンネルスロットの各パイプライン段で行うことが
できる処理の量が効果的に増大する。
【００４５】非同期部は、外部システム母線への別々の
データ通信および制御のインターフェースを備えてい
る。データ通信インターフェースは、上述のＤＭＡＣ区
画により外部システム記憶装置とＦＩＦＯＲとの間で通
信データを転送するのに、また外部記憶装置とＤＭＡＲ
およびＦＩＦＯＲの双方との間でＤＭＡＣを制御する命
令ブロックを転送するのに、使用される。制御インター
フェースは、先に記したＳＩＯ（スレーブ入出力）区画
を通して動作するが、外部システムから制御することが
でき、外部装置が制御情報を装置に転送するのに、およ
び装置から割込要求および装置状態情報を取出すのに使
用することができる。
【００４６】上述の装置制御情報は、ＳＩＯを通じて延
びる装置内部径路を通して、ＴＳＲ、ＦＩＦＯＲ、ＤＭ
ＡＲ、および一定の装置レジスタに書込まれる。大きな
程度に、これら径路はデータ通信を支持する内部径路か
ら分離されている（これにより通信プロセスへの妨害や
母線競争の可能性が減少する）。上述の割込要求および
状態情報はまたＳＩＯを経由して連結された内部装置径
路を通してアクセスされ、これにより通信処理への妨害
および母線競争の可能性が更に減少する。
【００４７】割込要求および状態情報にアクセスする内
部径路はまた、ＤＭＡＲＱのように同期部および非同期
部にまたがる装置区画ＩＮＴ（割込ハンドラ）を通して
延びている。ＩＮＴは装置を通じておよび各通信チャン
ネルに関して状態を監視し、一定の指示に応じて要求信
号および関連する単一バイトベクトルを供給するが、こ
れらは外部母線インターフェースに中継され、外部シス
テムにより監視される。通信チャンネル事象（たとえ
ば、受信終端フレーム）に関連する割込要求に関して、
ＩＮＴはＲＳＭに関連状態情報をＴＳＲ内のそれぞれの
チャンネル待行列に格納させる。各待行列はそれぞれの
チャンネルの複数の事象に関する情報を格納することが
できる。
【００４８】外部（ホスト／ＩＯＰ）システムは、ＳＩ
Ｏを経由して状態情報をＴＳＲ待行列から取出すよう動
作し、ＩＮＴは、これら待行列の詰込みおよび吐出しに
関連する制御パラメータの更新を管理する。このように
して、これら待行列の動作は、チャンネル事象状態の回
収に関して外部システムについての時間的制約を緩和す
るのに役立ち、ＩＮＴの動作は、他の場合にはそのシス
テムに課せられる待行列管理という外部システムの責任
を軽くするのに役立つ。更に、このような仕方による状
態の待合せによりＩＯＰ／ホストシステムがＩＤＬＣに
関する１動作で複数の事象に関する状態を取出すことが
でき、これにより母線の通話量が減る他、ホスト／ＩＯ
Ｐシステムにかかる処理負荷も軽減する。
【００４９】
【実施例】１．用語、定義、および概念 ここに使用する用語は下記の意味を持つ。
【００５０】自律論理要素ここに使用する範囲では、デ
ータの入力および出力、および論理状態の有限個の貯
え、典型的には一つ以上の論理状態機械回路を備えた一
組の論理回路、を有し、その状態の一つに設定されるや
否や外部の状態または事象の関数として他の状態に移り
変り、そのように移り変りながら前記データの入力およ
び出力に対して、それが接続されている他の要素に対す
る、データを交換するかまたは外部の状態制御を受ける
その動作がこのような他の要素の動作と並列且つ同時に
行うことができるように、論理機能を行う特殊目的の論
理回路構成を意味する。
【００５１】ＣＣＩＴＴ 国際電信電話諮問委員会。最初1865年の国際電気通信連
合（ＩＴＵ）条約のもとで形成された組織であり、現在
は国際連合の専門機関である。この組織は、ここに随所
に引用する、電気通信プロトコルの国際規格を規定する
出版物を発行している。加入者にはＡＴＴおよびＤＴＥ
Telenetのような電気通信業者がある。
【００５２】ＣＭＯＳ 現時の集積半導体装置に使用されているような相補性金
属酸化物シリコン。
【００５３】ＣＭＯＳ２ 線路間隔１μｍに適応し、２入力ＡＮＤゲートの場合回
路切替速度１nsを発生するＣＭＯＳ技術の特定の形態
［（１）ＩＥＥＥ J. Solid State Circuits、V.23、N
5 Oct. 1988、pp. 1095〜11、Wong、D.T.他、「0.5mum
装置を用いる11ns８Ｋ×18 ＣＭＯＳ静止ＲＡＭ」、
（２）ＩＥＥＥ主催1987年特製集積回路会議議事録、p
p. 248〜252、Aldridge、A.W.他、「40Ｋ当価ゲートＣ
ＭＯＳ標準セルチップ」、（３）ＩＥＥＥ主催1987年特
製集積回路会議議事録、pp. 245〜247、Hornung、F.他
「ゲートアレイおよび標準セル回路を同一チップ上に組
合せる多用途ＶＬＳＩ設計システム」を参照］。
【００５４】 ホストシステム データ処理回路網内の主データ処理ユニットまたはシス
テム
【００５５】Ｈチャンネル （今後ハイパーチャンネルと言う）ＣＣＩＴＴによりそ
のI.412定義で規定された高速時分割チャンネルの一形
態［ＣＣＩＴＴ Red Book、Vol.III、FascicleIII.5、
「統合サービス・ディジタル回路網（ＩＳＤＮ）、シリ
ースＩ、Geneva1985の推奨規格、を参照］。
【００５６】ＨＤＬＣ（高レベル・データリンク制御） ここに規定するLap Ｂ、Lap Ｄ、およびＳＤＬＣの各プ
ロトコルを包含する一般用語。
【００５７】ハイパーチャンネル 上のＨチャンネルを参照。
【００５８】ＩＯＰシステム 主（またはホスト）プロセッサの制御下で動作する入出
力プロセッサ
【００５９】ＩＳＤＮ ＣＣＩＴＴにより規定された統合サービス・ディジタル
回路網［ＣＣＩＴＴRed Book、VIII、Fascicle III.5を
参照］。
【００６０】ＩＳＤＮ層１および２（Ｌ１、Ｌ２） それぞれ、ＩＳＤＮ回路網の論理信号処理の物理層およ
びデータリンク制御層。物理層は、回路網の線路による
送信および受信、およびこのような線路による回路網接
続の作動および解除を行う。リンク制御層は、物理層に
対してエラーチェックおよび他の高レベルの機能に関係
する［ＣＣＩＴＴ Red Book、VIII、Fa-scicle III.5、
Part IV、Section 3 and 4を参照］。
【００６１】ＬＡＰＢ ＣＣＩＴＴ X.25推奨規格により規定されるX.25回路網
用の特定のデータリンク・プロトコル［ＣＣＩＴＴ Fas
cicle VIII.3−推奨規格X.25、「データ端末機器（ＤＴ
Ｅ）とパケットモードで動作し、専用回路により公衆デ
ータ回路網に接続されている端末のデータ回路終端用機
器（ＤＣＥ）との間のインターフェース」、Geneva 197
6年、修正1980年および1984年、を参照］。
【００６２】ＬＡＰＤ ＣＣＩＴＴ推奨規格Q.920で規定されたＤチャンネル用
特定リンクアクセス・プロトコル［ＣＣＩＴＴ Fascicl
e III.5、Part IV、Section 4を参照］。
【００６３】モトローラ 68000 母線 記憶装置および他の周辺装置に取付けるためモトローラ
68000マイクロプロセッサが使用する母線［M68000 8-/1
6-/32ビット・マイクロプロセッサ取扱説明書、第６
版、Prentice Hall、1985、Section 5（信号および母線
の動作説明）を参照］。
【００６４】回路網ノード 端末機器が回路網に取付けられる点。
【００６５】物理的インターフェース 層１インターフェース［上のＩＳＤＮ層１および２を参
照］。
【００６６】ＲＡＭ ランダムアクセス記憶装置。
【００６７】ＳＤＬＣ 同期データリンク制御。ＳＮＡで使用されるリンク制御
プロトコル［ＩＢＭ出版物GA27-3093-3、「同期データ
リンク制御−概念」、1979、1986を参照］。
【００６８】ＳＮＡ システム回路網構造［ＩＢＭ出版物GC30-3072-3、「シ
ステム回路網構造−概念と製品」、1981、1986を参
照］。
【００６９】有限状態機械 有限数の可能な安定動作位置または段階を備えている論
理回路であり、各位置または段階は特性動作または出力
を発生し、このような位置または段階の間で外部剌戟の
関数として遷移を受ける。
【００７０】２．回路網の概観 図１は、ディジタル通信リンク３により接続されたデー
タ処理ノード２を有し、この発明のＩＤＬＣ装置４を有
利に採用することができる回路網１を示す。二つのノー
ドのみを示してあるが、このような回路網は多数のノー
ドを備えることができることが理解されるであろう。各
装置４は、ホスト処理システム６または７と関連する入
出力処理システム５の一部とすることができる。典型的
には、このような回路網は、個別の音声ユーザ端末９お
よびデータ・ユーザ端末10を処理システム６により図示
構成に設けられている処理サービスと連結する共通の担
体切換ノード８を備えることができる。各形式の端末
９、10の一つを示してあるだけであるが、どのノードに
もこのような端末多数を接続できることを理解すべきで
ある。このような端末に設けられているデータ処理サー
ビスおよびそのユーザは、いわゆる「音声メール」サー
ビス（電話使用者用音声メッセージの集中保管および転
送」を備え、公共または私的のデータベース（法律図書
館、特許図書館など）にアクセスすることができる。現
在考えている環境では、リンク３は複数の時分割チャン
ネルを支持する高速Ｔ１またはＴ３ディジタル信号通信
線路を備えることができる。この発明の装置４の有効使
用には必要ないが、回路網をＩＳＤＮの要事項に合致す
るよう構成することができ、リンク３のチャンネルをデ
ィジタル音声・データ信号トラフィックに動的に割当て
ることができる。
【００７１】このような回路網では、信号速度は、Ｔ−
１線路では毎秒全二重4,096メガビットの速さに達する
ことができ、Ｔ−３線路では更にかなり大きい速さにな
る。したがって、このような線路の要求を満たすに好適
なデータリンク制御装置は毎秒全二重５メガビットを超
す速さで動作することができるべきである。現在の１マ
イクロメートルＣＭＯＳ技術で実現されるこの発明のＩ
ＤＬＣ装置の構造は、一つのＬＳＩチップ構造内部の完
全占有Ｔ−１またはＴ−３線路に対して現在考えられる
最高の全二重速度を支持することができる。
【００７２】同等の従来技術の装置−上に引用した特許
第4,493,051号の欄６を参照−は、その最大信号速度が
（半二重を示唆する）毎秒350,000 送受信ビットであ
り、開示してあるように完全Ｔ−１線路の要求を満たす
ことができず、または音声・データ混合チャンネルに適
応することができない。したがって、このような装置
は、特にＩＳＤＮの用途に、または一層高速のデータだ
けの用途にも、適しておらず、したがってこの発明の形
態の装置が必要である。
【００７３】３．システムの概観 図２を参照すると、この発明のＩＤＬＣ装置20が一般
に、線路制御回路22とホストデータ処理システム23との
間を接続する通信制御器システム21の全部または一部を
構成している。今ここに使用した表現「全部または一
部」とは以下に説明する用途を言う。すなわち装置チッ
プ内部の制御器システムのすべての要素をパッケージす
ることができるか、またはシステムに使用する局部ＲＡ
Ｍ記憶装置の一つを別にパッケージする必要があるかと
いうことである。線路制御回路は、第１図に示すリンク
３に対応する24のような（典型的には、上に記したよう
に、時間多重Ｔ−１、またはＴ−３線路）それぞれの回
路網線路の物理的信号レベル（レベル１または省略して
Ｌ１とも言う）で動作する。
【００７４】制御器システム21は一般に、後に述べる状
態交換の目的でＩＤＬＣ装置に直接アクセスできる情報
を格納するのに使用する局部ＲＡＭ記憶装置25を備えて
いる。上述のとおり、ＩＤＬＣ装置は、従来の１マイク
ロメートルＣＭＯＳ技術を用いて一つのＬＳＩチップで
実現することができる。意図する使用法（受持つすべき
チャンネルの数、各チャンネルで行われるサービスの範
囲、など）により、装置は二つの異なるチップ形態で実
施することができる。一つはチップ構造内にＴＳＲ25を
備え、もう一つはこれを備えていない。
【００７５】これから説明する好適実施例では、ＩＤＬ
ＣおよびＬ１回路は、Ｌ１回路から発する信号により歩
度調整される「バースト時分割多重」（ＢＴＤＭ）イン
ターフェース（ＩＦ）27で接続されている。このような
信号は、ＩＤＬＣとＬ１回路との間の平均信号転送速度
が線路24の時分割チャンネルに対して、それぞれのチャ
ンネルによる平均信号転送速度よりわずか高く、正常動
作状態下で線路チャンネル21とシステム23との間の信号
プロセスが、回路22の内部クロックと他の回路網ノード
のクロックとの間の滑りすなわちドリフトに無関係に、
線路から受取るときオーバランすることができず、線路
に伝送するときアンダーランすることができないよう
に、配列されている。ここでは「積極滑り」動作と言う
この作用およびその実現は、上に相互参照した「統合デ
ータリンク制御器用バースト時分割多重インターフェー
ス」と題する出願書に完全に説明されており、その出願
書中の説明をここにこの引用により取り入れてある。し
たがって、ＩＦ27の属性および動作はここでは一般的に
説明するに止める。
【００７６】 ホストシステムは図示のように入出力処
理サブシステム28および主処理サブシステム29の双方を
備えることができ、これにより制御用回路網の用途に関
連する処理活動と情報処理全般に関連する活動との間に
一層の自律性を発揮する。サブシステム28は入出力処理
ユニット（ＩＯＰ）30および局部ＲＡＭ記憶装置31の双
方を備えることができ、主サブシステム29は同様に中央
処理ユニット（ＣＰＵ）32および主ＲＡＭ記憶装置33を
備えることができる。サブシステム28および29は他のサ
ブシステムとの接続ができるシステム母線34により連結
されている。サブシステム29およびＩＤＬＣ20は複数の
ＩＤＬＣ装置と接続することができるＩＯＰサブシステ
ム母線35により連結されている。
【００７７】この説明の後の方で説明するように、ＩＤ
ＬＣは直接記憶アクセス（ＤＭＡＣ）用自律論理要素を
備えており、これは図示の構成では直接アクセスモード
でＲＡＭ31へのアクセスを行う。更に注記したように、
或るシステム用途では別の入出力サブシステムが不要の
ことがあり、このような構成では、ＩＯＰシステム28お
よびホストシステム29の機能は、母線35とのインターフ
ェースで現われる一つのシステム実体に、実質上組合わ
される。この場合には、ＩＤＬＣのＤＭＡ制御要素は主
記憶装置33へのアクセスを制御するように動作する。
【００７８】動作にあたり、システム始動時、ＣＰＵ32
はサブシステム28、制御器21、およびＬ１回路22を始動
させる。Ｌ１回路の始動は制御径路26を通して行われ
る。Ｌ１回路は、反復フレームパターンを探して線路24
を走査し、これを検出すると、線路24に、入出とも、ビ
ット、バイト、チャンネル、およびフレームの各時分割
スロットに内部クロック同期を確立する。
【００７９】ＢＴＤＭで異なる構造の時分割フレームで
動作すれば、回路22は入チャンネル・タイムスロットか
ら受取った信号を以後の処理のためＩＤＬＣ20に伝え
る。ＩＤＬＣは、宛先アドレス情報を抜出して評価し
（その宛先が局部ノード以外である信号を無視して）、
プロトコルおよび、チャンネルおよびフレームスロット
からのフレーム区切りのようなリンク特有情報を適切に
取除き（音声信号を含んでいるチャンネルは区切り無し
で「きれいな」形になっている）、パリティをチェック
し、残りの情報を更に処理するためシステム23に伝え
る。到来流れの中の制御データ・メッセージは応答を要
求することができ、このような場合には、適切な応答用
情報がシステム23で準備されてＩＤＬＣに伝えられる。
ＩＤＬＣは、発信元および宛先のアドレス、フレーム区
切り信号、およびパリティ信号を付加し、情報を回路22
に伝え、線路24に伝送する。双方向に向けたこのような
一連のメッセージにより、二重接続が、線路24の時間チ
ャンネルの局部ノードと遠隔ノードとの間に確立され、
データおよびディジタル・オーディオ情報（たとえば音
声）を表わす信号がこのような接続によって交換され
る。
【００８０】ＩＦ27におけるデータ転送に対するＩＤＬ
Ｃの処理では線路24のチャンネルスロットのタイミング
と本質的に同期しているが（わずかな相対的位相変位が
あるが）、母線35による信号の転送に対する処理は線路
24のチャンネルタイミングに関して本質的に非同期であ
ることに注目すべきである。
【００８１】４．ＩＤＬＣ装置の構造 図３、この発明のＩＤＬＣ装置の論理構成のブロック
図、はＩＯＰ母線35と先に説明したＩＦ27との間の装置
の位置、および装置回路が同期部50および非同期部51に
分割されていることを示している。この区割りは現在の
ところ特に興味あるものである。また各部における主要
論理区画を示してあり、各区画が後に図示し説明する一
つ以上の自律要素を備えていることがわかる。部分50
は、ＩＦ27にチャンネルタイムスロットが現われたこと
に同期して動作し、それぞれの通信チャンネルに対する
動作を行う。すべてのチャンネルに対する部分51の動作
は、ＩＦ27にそれぞれのタイムスロットが現われたこと
に関して非同期的に行われる。ＲＡＭ（ランダムアクセ
ス記憶装置）ユニット52および53は、双方の部分の区画
にアクセスすることができるが、ＲＡＭユニット54は非
同期部の区画にしかアクセスすることができない。同期
部は論理区画60〜64を備えており、非同期部は区画65〜
67を備えている。
【００８２】区画およびＲＡＭユニットはすべて、先に
注記したとおり一つのＬＳＩチップ封皮に入れることが
できるが、後に説明する或る用途では、ＴＳ ＲＡＭユ
ニット53を共通のカードまたは基板上にＩＤＬＣチップ
に近接して設けられた別のモジュールに設置するのが望
ましいことがある。ＲＡＭユニットは、後に説明する所
定のアクセス特性、容量、アドレス配置、および機能用
途を備えている。
【００８３】区画60、62、65、および66は、時分割チャ
ンネルでＩＦ27から受取った通信データ（「受信デー
タ」）に対するパイプライン式論理処理連鎖を形成して
おり、該連鎖は部分50および51を橋渡ししている。区画
61、62、65、および66は、ＩＦ27でチャンネルにより伝
送されるデータ（「伝送データ」）に対する同様なパイ
プライン式連鎖を形成している。区画64は、ＩＤＬＣお
よびＬ１回路を通じて状態情報（装置状態、Ｌ１状態、
チャンネル状態など）を集める論理連鎖を形成してお
り、区画67と協同してこのような情報をＩＯＰ／ホスト
システムにこれらシステムに割込むことにより伝える。
【００８４】区画67は、ホストシステムの「スレーブ」
として働き、ホストシステムにＩＤＬＣ記憶装置52〜54
への双方向アクセスを行わせ、これによりホストシステ
ムは前記記憶装置にアクセスしてＩＤＬＣの動作を制御
する情報をロードしたり、区画64が集めた状態情報を取
出したりすることができる。この構成の特徴は、区画67
を通る別の径路が、その径路を経由して行われる動作と
区画65および66を経由して行われる線路内通信プロセス
との間に起り得る妨害の程度を減らすことである。
【００８５】各区画の自律要素は、レジスタおよび特殊
目的の個別論理回路（プログラム論理アレイ、マイクロ
プロセッサなどから区別される限り）を備えており、そ
れらの大部分は現在のところ有限状態機械として実施さ
れている。ここに使用する用語「自律」は、（受信デー
タ、伝送データ、および状態データに対する）上述のパ
イプライン式連鎖の各々における要素間の機能自律性の
程度を示そうとするものであり、回路網チャンネルに対
する、連鎖内の要素による機能の性能が、ＩＦ27におけ
るそれぞれのスロット持続時間に微秒に時間依存せず、
また他の場合に、このような自律性無しに実施される場
合よりも同じ連鎖内の他の要素の活動への時間依存性が
少くなるようにしようとするものである。
【００８６】資源管理要素63（略してＲＳＭ）は、ＩＦ
27でＬ１回路から受取った信号に応答して動作し、ＴＳ
Ｒ53と同期部50の、区画60〜62および64を含む他の区画
との間の状態交換動作を行うチャンネル・タイムスロッ
ト遷移動作を示す。これら転送は双方向に行われるの
で、そのスロットが終了区画にあるチャンネルに対して
は状態が（同じチャンネルスロットが27に現われたとき
それぞれの要素でそれぞれのチャンネル・プロセスを継
続するため）保存され、そのスロットが開始区画にある
活動チャンネルに対しては状態がそのチャンネルに対し
てプロセスサービスを継続するように設定される。この
ように始動されるにつれて、各区画の有限状態機械は、
新しいスロットの継続する期間、そのチャンネルの現在
の状態に対してそれぞれの区画に割当てられたＬ２プロ
セスを行う。
【００８７】受信区画60は、どのプロトコルが現在各回
路網データチャンネル（ＳＤＬＣ、ＨＤＬＣ、ＬＡＰ−
Ｂ、ＬＡＰ−Ｄ、など）で活性であっても、ＩＦ27から
データ（および／または音声）信号を受ける責任があ
る。音声チャンネルは「きれい」である（プロトコル特
有の区切りが無い）。各データチャンネルに対して、区
画60は、プロトコル特有情報を除外し（たとえばＨＤＬ
Ｃスタッフビットをデスタッフし）、アドレスを認識
し、プロトコル特有制御機能（たとえば、ＨＤＬＣにお
ける中絶／アイドル指示、フレーム境界指示など）を検
出し、受信事象（たとえば、ＣＲＣエラー、ＦＩＦＯバ
ッファおよびＩＯＰバッファのあふれ状態、フレームの
終了、など）に対する割込状態指示を形成する責任があ
る。
【００８８】伝送区画61は、現在どのプロトコルが各チ
ャンネル（ＳＤＬＣ、ＬＡＰ−Ｂ、ＬＡＰ−Ｄなど、音
声はクリアで送られる）で活性であっても、データおよ
び制御ビットのビット直列転送を処理する。また、送る
べきプロトコル特有情報をデータ（たとえば、ＨＤＬＣ
スタッフビット、ＨＤＬＣにおける中絶／アイドル指
示、フレームの区切り、など）と共に発生し、伝送事象
（たとえば、ＦＩＦＯバッファのアンダーラン、伝送用
制御ブロック連鎖の終り、など）に対する割込状態指示
を形成する。
【００８９】ＦＩＦＯ管理区画62はＦＩＦＯ ＲＡＭ52
（後にはＦＩＦＯＲと略称する）と受信区画および送信
区画との間を接続して送受信データをＲＡＭのチャンネ
ルとごの待行列とそれら区画との間でＦＩＦＯ（先入れ
先出し）形式で転送し、このような待行列の利用を管理
する。区画62は、ＲＡＭ52の各チャンネル待行列の占有
の状態を監視し、マスタ入出力（ＭＩＯ）区画66を通し
て処置を要求する非同期部のＤＭＡ（直接記憶アクセ
ス）区画に要求を出し、データをそれぞれの待行列とホ
ストシステムの記憶装置との間で母線３５を経由して転
送させる。区画から62から区画65への要求は、図３には
図示しない別のＤＭＡ要求待行列（ＤＭＡＲＱ）区画に
よりラッチされ、この待行列区画により非同期的に処理
される。
【００９０】かくして、受信データ待行列は、ＩＦ27で
活動の結果あふれを起す前にＦＩＦＯ的に空になり、伝
送データ待行列は、ＩＦ27に対してアンダーフローする
前に新しいデータで補充される。
【００９１】同期部50および非同期部51の双方で動作す
る回路部分を有する割込（ＩＮＴ）区画64は、報告価値
あるハードウェア事象およびチャンネルプロセス事象、
および状態をすべての他のＩＤＬＣ要素およびＬ１回路
から受取り、関連するフラグ掲揚要求をスレーブ入出力
（ＳＩＯ）区画67に伝え、ＩＯＰ／ホストシステムが非
同期的に取出すためのこのような事象および状態に関す
る状態を収集するように動作する。このような事象およ
び状態には、ハードウェア・エラー、チャンネル・エラ
ー、チャンネル処理事象（フレーム境界遷移、伝送の終
り、など）がある。このような要求に対して、区画67
は、関連状態情報を転送するため母線35によるホストシ
ステムとの割込通信に従事する。
【００９２】先に示したように、各区画内の各自律要素
（および／またはサブシステム）は、一般に一つ以上の
「有限状態機械」として実施されている論理を備えてい
る。これらは一続きの状態を通して各活性回路網チャン
ネルに対してそれぞれの割当てられた機能を行う。回路
網リンク上のチャンネルはすべて所定の音声またはデー
タの通信プロトコルのもとで動作するように構成されて
いるので、一組の状態変数パラメータがホストインター
フェース35から（ＳＩＯの区画67を経由して）ＴＳＲ53
に挿入され、その構成に対して区画60〜64の自律要素に
対する初期状態が設定される。
【００９３】ＩＦ27にそれぞれのチャンネル・タイムス
ロットが続いて現われる期間に、ＲＡＭ53と区画60〜64
の自律要素との間の状態交換により該要素が間欠的に動
作してそのスロットで送受信される通信データに対して
割当てられた論理プロセスを行う。
【００９４】５．全般的動作 図３および図４を参照して、パワーアップ時ホストイン
ターフェース35に提示された信号によりＩＤＬＣおよび
Ｌ１回路がリセットモードになる。このモードで、すべ
てのＩＤＬＣ区画の論理要素が非関連状態にクリアさ
れ、アイドル状態に設定される。次にＬ１およびＩＤＬ
Ｃ回路が、再びインターフェース35に提示されるホスト
信号により、初期設定される。このような情報には、チ
ャンネル処理用臨界初期パラメータ、チャンネルの作動
を制御する情報、およびＤＭＡ区画65の基本動作を制御
する情報がある。Ｌ１回路に対する初期設定情報は、線
路69を経由してＬ１部の図示してないレジスタに転送さ
れる。ＩＤＬＣの非同期部51に対する初期設定情報は、
母線35、ＭＩＯ66、およびＤＭＡ区画65を経由してＲＡ
Ｍ52および54に伝えられる。同期部50に対する初期設定
情報は、母線35およびＳＩＯ67を経由してＲＡＭ53に伝
えられる。
【００９５】初期設定後、ＩＤＬＣは活動モードに設定
され、回路網チャンネル機能を作動させるための処理が
始まる。チャンネルは個別に作動される。ＩＤＬＣの初
期設定中の各チャンネルに対して初期パラメータがロー
ドされる他に、チャンネルを作動できる前に制御パラメ
ータをＲＡＭ52〜54および後に説明するレジスタに入れ
てすべての処理区画をそれぞれのチャンネル形式に必要
な機能を行うように調節しなければならない。作動した
ら、それぞれのチャンネル・タイムスロットが現われた
ことを示す信号がＬ１からＢＴＤＭ ＩＦ27を経由して
ＩＤＬＣに送られ、チャンネルに対する処理が始まる。
このような処理中、全二重リンクが回路網チャンネル
の、局部ノードと遠隔ノードとの間に確立され、情報が
このようなリンクにより転送され、このようなチャンネ
ルに対する状態情報がＲＡＭ53に集められてＳＩＯ67を
経由してホストシステムに利用できるようになる。
【００９６】図４を参照して、ＢＴＤＭインターフェー
スにおけるタイムスロット（この図では、連続するスロ
ットＮおよびＮ＋１）に関連する通信チャンネルに対し
て、ＲＳＭにより行われる状態交換プロセスが、四つの
形式の変数、伝送特有、受信特有、割込特有、および全
体的、の転送に関係している。状態交換（現在終ってい
るタイムスロットに関連するチャンネルに対する要素処
理状態の保存、およびそのタイムスロットが現在始まっ
ているチャンネルに対する前に保存しておいた状態の再
ロード）が活性チャンネルに対してのみ行われる。全体
的変数は伝送、受信、および割込の各処理に共通であ
る。チャンネル形式を示す、一つの全体的変数の小さな
部分は、活性チャンネルおよび非活性チャンネルの両者
に対してこのようなチャンネルを区別するため事前に呼
出される。
【００９７】伝送特有変数は、伝送パイプライン区画61
および62の要素に対して転送される。受信特有変数は、
受信パイプライン区画60および62の要素に対して転送さ
れる（後にわかるように、区画62は、それぞれ受信およ
び伝送の処理動作を行う別々のサブ区画62Ｒおよび62Ｔ
から構成されている）。割込特有変数は、ＩＮＴ区画64
に対して転送される。全体的変数は資源管理（ＲＳＭ）
区画63に対して転送される。
【００９８】全体的変数は。チャンネル特有構成および
プロトコル連合を規定するが、構造レジスタＣＣＲ（構
成制御レジスタ）およびＲＳＭ63のＨＰＣＲに対してチ
ャンネル処理と同期して転送される（次のＲＳＭの中間
のおよび詳細の説明を参照）。ＲＳＭに登録される一
方、これらの変数はすべての区画により有効に共有され
る。
【００９９】割込事象状態の処理に関連するほかの遷移
変数は、ＩＮＴのレジスタＣＥＩＳＲ（チャンネル事象
割込状態レジスタ）に、ＩＮＴのＥＯＰＩＳＲ（プロセ
ス割込状態の終りレジスタ）に、ＩＮＴのＩＨＥＩＳＲ
（ＩＤＬＣハードウェア・エラー割込事象状態レジス
タ）に、およびＳＩＯのＶＨＲ（ベクトル保持レジス
タ）に保持されている。ＣＥＩＳＲおよびＥＯＰＩＳＲ
の内容は、ＴＳＲに対してチャンネル・タイムスロット
の出現に同期して交換される。ＩＨＥＩＳＲおよびＶＨ
Ｒの内容は、ＩＯＰにより取出されるまで静止のままで
ある。
【０１００】ハイパーチャン連合を規定する他の全体的
変数は、ＳＩＯのレジスタＨＣＲ（ハイパーチャンネル
構成レジスタ）に静的に（同期的に保存および再ロード
されずに、ハイパーチャンネルに関する後の説明を参
照）保持される。どのチャンネルにも特有でない装置構
成パラメータを規定する他の変数は、ＳＩＯのレジスタ
ＩＣＲ（ＩＤＬＣ構成レジスタ）に静的に保持されてい
る。
【０１０１】受信、伝送、および割込の各変数の転送
は、真の保存「交換」および再ロード「交換」である
が、チャンネル特有全体的変数のＲＳＭ63のレジスタＣ
ＣＲおよびＨＰＣＲに対する転送は、一方向だけであ
る。（これら変数はチャンネルごとに変ることがあり、
どのチャンネルに対するＩＤＬＣ処理の関数としても変
化せず、それ故チャンネルスロットが終るとき保存する
必要はない）。
【０１０２】状態交換作用は、各タイムスロット期間内
で、全体的および割込が最初に、伝送特有が次に、受信
特有が最後に、位相が動揺する。全体的変数はロードさ
れているが、両パイプライン内の区画は停止している。
これら作用は非活性チャンネルに関連するタイムスロッ
ト中は省略されることが勿論理解される。
【０１０３】新しいチャンネル・タイムスロットＮ＋１
が始まるにつれて（ＢＯＳ／Ｎ＋１）、ＲＳＭ信号が伝
送パイプラインの同期区画に伝送特有交換を準備するよ
う指示する。チャンネルＮ及びＮ＋１が共に活性であれ
ば、その状態機械が、チャンネルＮのタイムスロットが
次に現われるときそこから開始することができる安定状
態にある伝送パイプライン内の要素が、直ちに「完了」
状態をＲＳＭに示し、その伝送プロセス状態をＴＳ Ｒ
ＡＭのそれぞれの状態格納域に対して交換させる（Ｎが
非活性であれば、状態情報がＴＳ ＲＡＭに転送され
ず、Ｎ＋１が非活性であれば、状態情報がＴＳ ＲＡＭ
からロードされない）。チャンネルＮに対して保存され
ている状態情報は（チャンネルＮが活性であると仮定し
て）それぞれの要素に、それぞれのタイムスロットが繰
返されるとき連続性を失うことなくそのチャンネルに対
する処理を始めさせることができるのに充分である。
【０１０４】活性チャンネルＮに対して処理するとき安
定状態になく、且つＲＳＭにより状態交換を準備するよ
う指示されている要素は、完了状態を宣言し、状態交換
を受ける前にその次の安定状態に進む。後に示すよう
に、伝送および受信プロセスに対する交換作用の動揺、
およびその方向特有および全体的段階への細分は、ＩＦ
27に対する信号転送の特定の現在の位相と協同して行わ
れるが、ＲＡＭ53および送信区画および受信区画の利用
を非常に効率良くする（これが無ければ、パイプライン
区画に一層大きなＲＡＭおよび一層多くの回路を必要と
するであろう）。
【０１０５】６．ＩＤＬＣの構成−中間 この章および次の副章では、特に図５を参照して、ＩＤ
ＬＣの論理構成および動作の中間レベルの説明を行う。
【０１０６】6.1 略号 この章では、図５に使用する要素および登録名称の略号
を、各名称の品目が行う機能の説明と共に、アルファベ
ット順に示す。星印（＊）を付けた品目はすべてのチャ
ンネルに共通である。
【０１０７】ＣＣＲ チャンネル構成レジスタ／チャン
ネル化されている（各チャンネルについて繰返され
る）。これはチャンネル・プロトコル（ＳＤＬＣ、Ｌap
Ｂ、ＬapＤ、クリア／音声、その他）を選択し、チャン
ネル形式（指示、Ｂ／Ｄ、ＨＯ番号１〜５、Ｈ１、Ｈ１
１、Ｈ１２、など）を指示するのに使用される。
【０１０８】ＣＥＩＳＲ チャンネル化エラー割込状態
レジスタ／ホストに転送するためのチャンネル・エラー
状態情報を格納する。
【０１０９】ＤＭＡＣ ＤＭＡ制御要素／ＭＩＯと協同
してＦＩＦＯＲとホスト母線35との間でデータを転送す
る。ＭＩＯとＦＩＦＯＲとの間の遷移時にデータを格納
するレジスタを含む。
【０１１０】ＤＭＡＲ ＤＭＡ ＲＡＭ／ＤＭＡＣ用
のチャンネルごとの制御情報を格納する。
【０１１１】ＤＭＡＲＱ ＤＭＡ要求待行列／チャンネ
ルごとのデータ転送処置の要求をＲＦＭおよびＴＦＭか
ら受取り、待合わせる。
【０１１２】ＥＯＰＩＳＲ プロセス終端割込状態レジ
スタ／プロセス終端状態情報をＳＩＯに転送するため緩
衝する。
【０１１３】ＦＩＦＯＲ ＦＩＦＯ ＲＡＭ／ＦＩＦＯ
管理器（伝送および受信）とＤＭＡＣとの間の遷移時に
チャンネルごとのデータを格納する。
【０１１４】ＨＣＲ＊ ハイパーチャンネル構成レジス
タ／ハイパーチャンネル構成を規定する。
【０１１５】ＨＰＣＲ プロトコル構成レジスタ／ＣＣ
Ｒの一部と共にＨＤＬＣ形プロトコルに対するチャンネ
ルを特別に構成する。
【０１１６】Ｉ_ＲＱ 割込要求／Ｌ１割込要求の径
路。
【０１１７】ＩＣＲ＊ ＩＤＬＣ構成レジスタ／チップ
要素を各種モード、すなわち通常動作、リセット、強制
エラー通常、強制エラー・リセット、および休息、にす
る共通レジスタ。
【０１１８】ＩＨＥＩＳＲ＊ ＩＤＬＣハードウェア・
エラー割込レジスタ／すべてのチャンネルに影響するＩ
ＤＬＣハードウェア・エラー条件に対してエラー状態を
緩衝する。
【０１１９】Ｌ１ レベル１／レベル１回路22を言う
（図２を参照）。
【０１２０】ＭＩＯ マスタ入出力装置／ホストＩＯＰ
母線とＩＤＬＣ ＤＭＡＣ要素との間を接続するＩＤＬ
Ｃ要素。
【０１２１】ＭＵＸ マルチプレクサ／ＩＯＰ母線をＭ
ＩＯおよびＳＩＯに連結する回路。
【０１２２】ＲＤＣＲ１〜４ 受信ＤＭＡ構成レジスタ
（ＤＭＡＣに４個、ＲＦＭに２個、ＦＩＦＯＲおよびＤ
ＭＡＲにチャンネルごとのバックアップを有する）は、
受信データのＤＭＡ転送のためのＤＭＡＣおよびＲＦＭ
のチャンネル構成組立を規定する。図５の括弧付表示
「（Ｒ）」および「（Ｕ）」はそれぞれ読取り専用およ
び読取／書込（更新可能）モードに使用されるレジスタ
の特性を示す。
【０１２３】ＲＦＭ 受信ＦＩＦＯ管理器／ＲＶ１とＦ
ＩＦＯ ＲＡＭとの間の受信データの転送を管理し、Ｄ
ＭＡＲＱに置かれた要求を通して、ＦＩＦＯ ＲＡＭに
格納されているデータに対して、ＤＭＡＣによる処置を
開始するＩＤＬＣ要素。
【０１２４】ＲＦＭ_ＴＳ１、２ 受信ＦＩＦＯ管理
器時間交換語１および２／時間交換のときに保存しなけ
ればならない保持状態情報をＲＦＭに登録する。
【０１２５】ＲＬ１ 受信層１／ＢＴＤＭインターフェ
ース27（図２を参照）とＲＶとの間で受信データを転送
するＩＤＬＣ要素。
【０１２６】ＲＬ１_ＴＳ１、２ 受信層１の時間交換
語／時間交換に関して保存しなければならない保持状態
情報をＲＬ１に登録する。
【０１２７】ＲＳＭ 資源管理器／ＴＳＲと受信、送信
区画と割込区画との間の時間交換を制御するＩＤＬＣ区
画。
【０１２８】ＲＶ 受信立証／プロトコル特有情報の
除去、アドレス検査、エラーチェックなどを含む受信デ
ータの層２処理を行うＩＤＬＣ要素。
【０１２９】ＲＶ_ＴＳ１ 受信立証時間交換語／時
間交換時に保存するＲＶ状態情報。
【０１３０】ＴＤＣＲ 伝送ＤＭＡ構成レジスタ／ＤＭ
ＡＣのチャンネルあたり四つのレジスタとＴＦＭのチャ
ンネルあたり二つのレジスタであって、それぞれのチャ
ンネルにおける送信データのＤＭＡ取出しに対するＤＭ
ＡＣおよびＴＦＭの構成組立を規定する。図５の括弧付
き指示「（Ｒ）」および「（Ｕ）」はそれぞれ読取り専
用モードおよび読取／書込（更新可能）モードに使用さ
れるレジスタの特性を示す。
【０１３１】ＴＦＭ 伝送ＦＩＦＯ管理器／ＦＩＦＯＲ
とＴＶ１との間で伝送データの転送を管理し、ＤＭＡＲ
Ｑに置かれた要求を通して、ＦＩＦＯＲにおける伝送待
行列を補充するＤＭＡＣ処置を開始するＩＤＬＣ要素。
【０１３２】ＴＦＭ_ＴＳ１、２ 伝送ＦＩＦＯ管理
器時間交換語１および２／時間交換時に保存しなければ
ならないＴＦＭ状態情報。
【０１３３】ＴＬ１ 伝送層１／ＴＶとＢＴＤＭインタ
ーフェース27との間で伝送データを転送するＩＤＬＣ要
素。
【０１３４】ＴＬ１_ＴＳ１、２ 伝送層１時間交換
語／時間交換時に保存しなければならないＴＬ１状態情
報。
【０１３５】ＴＳＲ 時間交換ＲＡＭ／ＩＤＬＣに外部
から、ただし局部的にアクセス可能なＲＡＭ（図３のＲ
ＡＭ53を参照）。
【０１３６】ＴＶ 伝送立証／データチャンネルでの
プロトコル特有情報の挿入、エラーチェック参照などを
含む、伝送データの層２論理を行うＩＤＬＣ要素。
【０１３７】ＴＶ_ＴＳ１ 伝送立証時間交換語／時
間交換の時に保存するＴＶ状態情報。
【０１３８】ＶＨＲ＊ ベクトル保持レジスタ／チップ
およびチャンネルの割込状態ベクトルに対する共通レジ
スタ。
【０１３９】6.2 伝送／受信データ径路 図５において可能な場合には、先に図３に示した区画の
数を保持し、それら区画内の要素を一つ以上の文字（た
とえば６Ｌ）を有する類似番号により区別する。
【０１４０】図５は、ＩＤＬＣ内およびＩＤＬＣを通る
主要情報処理径路を示している。これらは、伝送データ
（ＩＦ35でホストから受取り、ＩＤＬＣによる中間処理
の後ＩＦ27でチャンネル・タイムスロットにより伝送さ
れたデータ）および受信データ（ＩＦ27で受信され、Ｉ
ＤＬＣ内で処理されてホストインターフェース35に転送
されるデータ）を取扱う径路、ホストシステムからＩＤ
ＬＣ ＲＡＭへの初期設定用情報および制御情報を転送
する径路、割込によりホストに通報する価値のある情報
（事象および条件を示すデータ、および事象および条件
に特有の状態データ）を集めるための径路、（ＩＤＬＣ
要素とＴＳＲ53との間で）状態交換を行う径路、および
ＩＤＬＣ ＲＡＭへのホストのアクセス径路（これを通
して格納情報、たとえばチャンネル事象状態、が監視の
ためホストシステムにアクセスすることができる）から
構成されている。この章では伝送および受信のデータ径
路について説明する。
【０１４１】6.2.1 伝送データ ＩＦ27でチャンネル・タイムスロットにより伝送すべき
データ（「送信データ」）は、母線35、ＭＵＸ回路80、
およびＭＩＯ区画66を経由してＩＤＬＣに入る。ＭＵＸ
80は、ホストシステムの記憶装置とＭＩＯ66との間およ
びホストシステムの処理装置とＳＩＯ67との間で母線35
を通して信号の道筋を決めるスイッチの役目をする。伝
送データ用原始データは、ホストシステムによりＤＭＡ
Ｒ内に準備されたＤＣＢ（データ制御ブロック）命令ベ
クトルに応じてＤＭＡＣ要素65Ｃで制御されるＤＭＡ
（直接記憶アクセス）プロセスによりホスト記憶装置か
ら取出される。
【０１４２】本発明の特徴は、このようなＤＣＢによる
連鎖指示に応じてＤＭＡＣがＩＯＰ／ホスト記憶装置か
ら別のＤＣＢを取出すよう動作することである。これに
よりこのような別のＤＣＢに関するＩＯＰ／ホストの処
理活動が減少する。これにより主題の装置が別のＤＣＢ
およびこれらＤＣＢに関連する伝送データの双方をＩＯ
Ｐ／ホスト記憶装置に分散している区域から取出すこと
ができる。その他の利点および長所については以下に説
明することにする。
【０１４３】ＭＩＯを通過してから、伝送原始データ
は、ＤＭＡＣで緩衝され、ＦＩＦＯＲ52のチャンネルご
との待行列空間に保管される。このようなデータをホス
ト記憶装置から取出すプロセスは、伝送ＦＩＦＯ管理器
（ＴＦＭ）がＦＩＦＯＲ内のそれぞれのチャンネル待行
列を空にするよう動作するにつれてＴＦＭ要素62Ｔから
ＤＭＡ要求待行列（ＤＭＡＲＱ）要素65Ｑに転送される
要求に応じて個々のチャンネルに対して呼出される。
【０１４４】ＴＦＭは、伝送データをＦＩＦＯＲ内のチ
ャンネルごとの待行列空間から先入れ先出し方式で取出
し、データに関して一定の妥当性レベルの処理を行う、
伝送立証（ＴＶ）要素61Ｔに伝える。61Ｔによる処理か
ら得られるデータは、要素61Ｌ（ＴＬ１）に伝えられ、
この要素はレベル１の処理を行い、得られるデータビッ
トをＬ１回路（図３の22）によりＩＦ27に提示される特
定の要求に応じてＩＦ27に直列に転送する。データ・チ
ャンネルに対するＴＶ61Ｖでの処理には、プロトコル特
有フレーミング情報を挿入する操作がある。これは、Ｄ
ＭＡＣによる上述のＤＣＢ連鎖作成特徴と共に、ＩＤＬ
Ｃにデータの大塊をホスト記憶装置の分散空間から転送
し、多様に形成され且つ配置されたプロトコル・フレー
ミング情報を個々のチャンネル構成に従ってこのような
データに導入させる。その結果、広範な処理責任がＩＯ
Ｐおよびホストシステムから取除かれる。
【０１４５】上述の要素61Ｖ、61Ｌ、62Ｔ、65Ｃ、およ
び65Ｑに関して、図３に61、62、および65で示したそれ
ぞれの区画が各々複数の要素を備えており、或る場合に
は細区分されていることに注目のこと。伝送区画61は、
送信データに関して異なる処理機能を行う要素61Ｔおよ
び61Ｌを備えている。ＦＩＦＯ区画62は、伝送ＦＩＦＯ
区画62Ｔ（ＴＦＭ）および受信ＦＩＦＯ区画62Ｒ（ＲＦ
Ｍ）に実際に細区分されており、伝送データおよび受信
データをのＦＩＦＯ待行列を別々に管理する。ＤＭＡ区
画65は、機能的に自律的な要素、総合ＤＭＡ制御用の65
Ｃ（ＤＭＡＣ）および区画62Ｔおよび62Ｒからチャンネ
ルごとの要求を受取り、このような要求をＤＭＡＣに対
して待行列させる65Ｑ（ＤＭＡＱ）、を備えている。
【０１４６】伝送データに関しては、ＴＦＭにより65Ｑ
に転送され、65Ｑにより65Ｃに提示された要求は、それ
ぞれのチャンネル・データの待行列が減少していること
を示す。このような要求に応じて、且つ１Ｆ27にそれぞ
れのチャンネル・タイムスロットが現われることに同期
して、要素65ＣおよびＭＩＯは、（母線35に接続されて
いるものにより）母線35（またはホストシステム記憶装
置）を通してＩＯＰ記憶装置にアクセスして、ＦＩＦＯ
Ｒ内のそれぞれのチャンネル待行列に転送される伝送デ
ータを取出すように動作する。
【０１４７】ＤＭＡＣのこれらの動作は、ＤＭＡＣにあ
るレジスタＴＤＣＲ１〜４を経由して制御され、これら
レジスタは、ＦＩＦＯＲ52のチャンネルごとのＴＤＣＲ
１〜２の空間およびＤＭＡＲ54のチャンネルごとのＴＤ
ＣＲ３〜４の空間からロードされる。どれかのチャンネ
ルに対してＤＭＡＣが動作している間、レジスタＴＤＣ
Ｒ１、ＴＤＣＲ３、およびＴＤＣＲ４は、外部記憶装置
にアクセスするのに必要なそれぞれのチャンネル制御情
報をロードされ、伝送データ（最大４バイトの組合せを
成す）を取出し、このようなバイトをＦＩＦＯＲに設置
する。レジスタＴＤＣＲ２は、４バイトのバッファであ
って、これに伝送データがＦＩＦＯＲへの途中で保持さ
れる。レジスタＴＤＣＲ１、ＴＤＣＲ３、およびＴＤＣ
Ｒ４は、ＤＭＡＣ（これについては後に図示し、説明す
る）にある図示してない「伝送ＤＭＡ状態機械」がサー
ビスを必要とするチャンネル待行列に対して初期設定さ
れるとき、ロードされる。
【０１４８】伝送データをＩＯＰ／ホスト記憶装置から
ＦＩＦＯＲに転送するプロセスは、それぞれのチャンネ
ル・タイムスロットが（ＢＴＤＭ）インターフェース
（ＩＦ）27に現われる時間と同期して行われる。しか
し、62Ｔ、61Ｖ、および61Ｌが前記スロットの出現に同
期して行われる要素による伝送データの処理、およびこ
れら要素の活性チャンネルによる伝送プロセスに対する
状態は、それぞれのスロットの出現に同期して循環的に
交換される。先に注記したとおり、状態交換は、ＲＳＭ
63の指揮下にそれら要素とＴＳＲ53との間で行われる。
【０１４９】要素61Ｖは、伝送データをチャンネルの要
求事項に従って処理し、これを要素61Ｌに送って最終的
に直列にし、インターフェース27に転送する。27での伝
送データの転送はビット直列であるが、どのチャンネル
・タイムスロットの期間中でもデータのバイト全部を同
様に転送することができる。各ビット転送は、レベル１
の回路とＴＬ１との間で要求承認ハンドシェークにより
行われ、転送はすべて後に説明する目的のためにスロッ
ト内の小さな時間窓の期間に行われる。その窓の期間
中、活性チャンネルのタイムスロットで、Ｌ１回路はビ
ット転送用の、１から８までの、可変数の要求を送り、
ＴＬは応答して承認信号付き伝送データビットを提示す
る。
【０１５０】活性データチャンネルに対し、61Ｖにより
処理を行う第２層（立証レベル）は、プロトコル特有フ
レーミング情報の挿入、およびアドレスおよびチェック
照合情報（たとえば、ＣＲＣチェックビット）の挿入を
含んでいる。先に注記したとおり、ディジタル音声信号
はクリア状態で転送され、それぞれのチャンネル・リン
クが確立されているときその宛先が一定である限り明瞭
な宛先アドレスを必要としない。
【０１５１】要素61Ｖおよび61Ｌを通過するデータは、
インターフェース27にそれぞれのチャンネル・タイムス
ロットが現われたことと同期してではあるが、並列且つ
同時に、パイプライン式に、処理される。パイプライン
化に関しては、チャンネルに対する61Ｖおよび61Ｌの状
態がＩＦ27でのそれぞれのチャンネル・タイムスロット
の遷移と同期して交換されるが、伝送データはＩＦ27に
ビット直列で且つＬ１回路22（図２）により要素61Ｌに
提示されるビットあたりの要求に応じてのみ伝えられる
（要素61Ｌおよび61Ｖの内部で伝送データはビット並列
組合せで処理される）ことに注目のこと。したがって、
これら要素でデータのバイトまたは他の単位をＩＦ27に
転送するのに必要な処理は、27でのそれぞれのチャンネ
ル・タイムスロットの一つまたは繰返しにわたることが
あるが、一部は今述べたパイプライン化により（および
一部は非同期部51における待行列処理により）、このよ
うなデータは、ＩＦ27にチャンネル内の定格信号速度に
通常釣合った速さで「組立ライン」的に提示される。
【０１５２】6.2.2 受信データ径路 受信データは、ＩＦ27から要素60Ｌ（ＲＬ１）でビット
直列で受信され、その要求で幾らか処理を加えて（宛先
データを区別し、局部ノードに必要としないデータを捨
てる処理を含む）直列を解いてバイトにし、「第２レベ
ル」の処理のため、立証レベル要素60Ｖ（ＲＶ）に引渡
す。この処理には、データチャンネルで受取ったデータ
からプロトコル特有フレーミング情報を取除くこと、こ
のようなデータのＣＲＣチェック、および得られたデー
タをＲＦＭ（受取りＦＩＦＯ管理）要素62Ｒに転送して
それぞれのチャンネルに割当てられているＦＩＦＯＲ52
の受信データ待行列空間にロードすること、が含まれ
る。ＲＡＭ52の受信データ待行列の満杯の状態は要素62
Ｒで監視され、処置が必要なときは、ＤＭＡＲＱ65Ｑに
要求が提示されてＤＭＡＣ65Ｃに待行列受信データをＦ
ＩＦＯＲからホストＩＯＰ記憶装置のチャンネルごとの
「円形バッファ」に先入れ先出し式に転送するよう動作
させる。
【０１５３】ＩＤＬＣ部50で、要素60Ｌ、60Ｖ、および
62Ｒは、回路網チャンネルに対して、ＩＦ27にそれぞれ
のチャンネル・タイムスロットが現われたことと同期し
て「交換」され、すべてのチャンネルに対する受信デー
タの処理がそれぞれのタイムスロットの出現と同期して
行われる。それぞれの要素とＴＳＲ53との間の状態交換
プロセスは、資源管理要素（ＲＳＭ63）により行われ
る。ＩＤＬＣ部51で受信データに対するすべての操作は
それぞれのチャンネル・タイムスロットの出現と同期関
係で行われる。
【０１５４】伝送径路の場合のように、図３に60で示し
た受信要素は、ＩＦ27で受取ったデータのそれぞれ第１
層および第２層の処理を行う自律副要素60Ｌおよび60Ｖ
を実際に備えている。伝送の場合のように、これら要素
の状態は、ＩＦ27にチャンネル・タイムスロットが現わ
れることと同期して交換され、したがって、これら要素
によるすべてのチャンネルでのデータ処理は、それぞれ
のタイムスロットの出現と同期して一定不変に行われる
（ただしこれら要素のいずれかによる受信データのバイ
トの転送に必要な処理は、数フレームのタイムスロット
の繰返しにわたることがあり、各要素およびＴＳＲ53に
よる、各チャンネルに割当てられたチャンネルあたりの
緩衝のためこのようなデータのパイプライン式処理をこ
れら要素を通してのこのようなデータの転送の最終的速
さがＩＦ27を横断する送信の割合と釣合うように行うこ
とができ、これにより正常状況の下ではオーバランが発
生しない）。
【０１５５】要素60Ｌ（ＲＬ１）は、受信データについ
て第１層の処理動作（直列の解消、ＨＤＬＣオープニン
グの除去、およびフラグの閉鎖、など）を行い、要素60
ＲＶ（ＲＶ）は、60Ｌから伝えられたデータについて第
２層（立証）の処理（アドレス認識、プロトコル特有情
報の除去、ＣＲＣチェック、など）を行う。データが要
素60ＲＶから伝達するのに利用できるようになるにつれ
て、その要素により提示された要求がＲＦＭ62Ｒにこの
ようなデータをＦＩＦＯＲ52のそれぞれのチャンネル待
ち行列に転送させる。このようなチャンネル待ち行列が
所定の満杯状態（これはあふれを生ずる可能性のあるよ
り充分前である）に達するにつれ、ＲＦＭ62Ｒは、ＤＭ
ＡＲＱ65Ｑを通して、ＤＭＡＣ65Ｃにより処置を要求
し、これにより最終的にＤＭＡＣによりそれぞれの待ち
行列を（先入れ先出し的に）空にする処置が取られる。
【０１５６】6.3 割込径路 割込管理要素（ＩＮＴ）64は、ホストシステムに報告す
る必要がある状態情報（ＩＤＬＣおよびＬ１回路に関す
るハードウェア状態およびチャンネル・プロセス状態）
を収集し局部的に格納する責任がある。スレーブ入出力
（ＳＩＯ）要素67は、母線35を経由してホストシステム
と接続し、状態情報が局部的に利用可能であるとき割込
要求指定を発生し、またホストシステムからＲＡＭ52〜
54、およびＩＮＴおよびＳＩＯの双方のレジスタへの直
接アクセス径路89を提供し、これを用いてホストは局部
的に格納されている状態情報に直接アクセスすることが
できる。
【０１５７】径路89は、初期要素状態および制御情報を
ＲＡＭ52〜54に設定することにより、ホストシステムが
ＩＬＤＣの動作を直接プログラムすることもできるよう
に双方向性になっている（以下のホスト制御径路の項の
径路89の説明を参照）。ＩＮＴ64は、他のすべてのＩＤ
ＬＣ要素との接続を有し、「全部」と記した径路90およ
びＬ１回路22への同様の径路91を通して事象フラグ信号
および関連する事象状態情報を受取る。ＳＩＯ67からＬ
１回路22まで延びるチップ選択線92は、それらの状態情
報を転送するＬ１回路を準備する。先に説明した線69
は、初期設定情報を直接ホストインターフェース35から
回路22に伝えるのに使用される。
【０１５８】ＳＩＯ67にあるレジスタＩＣＲ、ＨＣＲ、
およびＶＨＲ、およびＩＮＴ64にあるレジスタＩＨＥＩ
ＳＲ（上の定義を参照）は、ＩＤＬＣチップ／装置全体
に共通である。ＩＣＲおよびＨＣＲの出力は、ＩＤＬＣ
を通じて要素64および径路90を通して放送し、動作条件
を確立することができる。ＩＣＲはチップを通じてアイ
ドル動作モードを確立し、ＨＣＲはハイパーチャンネル
動作構成（ハイパーチャンネルに関する、相互参照した
同時係属中の出願書を参照）を確立することができる。
ＶＨＲは、径路64、90を経由してＩＤＬＣを通じて収集
されたチップおよびチャンネル状態のルポルタージュに
関連する割込ベクトルを保持する。ＩＮＴ64のレジスタ
ＩＨＥＩＳＲは、径路90を経由してＩＤＬＣを通じて、
および径路91を経由してＬ１回路から、ハードウェア・
エラー情報を集める焦点として働く。
【０１５９】ＩＮＴ64の他の二つのレジスタ、ＣＥＩＳ
ＲおよびＥＯＰＩＳＲ、はすべてのチャンネルに共通で
あるが、実質的に「チャンネル化」（回路網上の各チャ
ンネルについて複製）されている。ＴＳＲ53の各チャン
ネル割当てられている空間の内部に、これらレジスタの
「像」が存在する。前に説明したタイムスロット同期状
態交換プロセスの期間中、ＲＳＭ63はＩＮＴのレジスタ
ＣＥＩＳＲに（ＴＳＲから呼出したＣＥＩＳＲ像情報
を）ロードするので、その内容はそのタイムスロットが
ＩＦ27に同時に現われるチャンネルのものと同期して対
応する。ＩＮＴのレジスタＥＯＰＩＳＲは、プロセス終
了チャンネル状態情報の収集の焦点であるが、その内容
がタイムスロット期間中に変っていれば、その情報はＲ
ＳＭによりそれぞれのチャンネルに割当てられているＴ
ＳＲ空間の16個のＥＯＰＩＳＲバッファの一つに転送さ
れる。選択されるバッファは、タイムスロット期間中に
レジスタＣＥＩＳＲ内のポインタ情報により指定された
ものである。以下の時間交換径路およびＴＳＲの説明を
も参照のこと。チャンネルに関連する16個のＥＯＰＩＳ
Ｒバッファの内容は、それぞれのチャンネルに対する深
さ16の状態待ち行列を形成する。
【０１６０】レジスタＣＥＩＳＲは、チャンネルごとの
エラー割込状態情報をホストに転送する場合の焦点とな
り、レジスタＥＯＰＩＳＲは、チャンネルごとのプロセ
ス終了状態情報をホストに提示す場合の焦点を形成す
る。このような状態情報は、ＶＨＲを通過する一層一般
的な情報とは異なり、一層一般な情報を補うのに必要で
ある。チャンネルごとのプロセス終了状態情報にはタイ
ムスロット・フレームの速さで繰返されるチャンネルご
とのフレーム終端状態情報（したがってこの種の情報に
対する深さ16の待ち行列の必要）がある。
【０１６１】ＩＮＴ64の論理構成は、未決定の割込状態
／事象の相対的時間的緊急性を決定させ、このような決
定に従って関連の割込要求および状態情報の提示を命令
させるので、母線35およびホストシステムが、重要でな
い事象通信に先制的に使用されることはない。
【０１６２】6.4 状態交換径路 ＲＳＭ63は、ＴＳＲ53と送受信データを処理する要素と
の間の他、ＴＳＲ53とＲＳＭおよびＩＮＴの双方の状態
レジスタとの間のタイムスロット同期状態交換活動を指
導する。状態レジスタ転送の或るものは次のとおりＴＳ
Ｒに対して一方向的（読出し専用または書込み専用）で
ある。ＲＳＭのレジスタＣＣＲおよびＨＰＣＲは、処理
中個々のチャンネルに対して変らない情報を保持してい
る（ＴＳＲ内の支援情報は、チャンネルが構成されてか
らチャンネルが再構成されるまでＩＯＰ／ホストシステ
ムからロードされる）。したがって、ＴＳＲからのそれ
ぞれの転送は読出し専用である。ＩＮＴのレジスタＥＯ
ＰＩＳＲからＴＳＲへの転送は書込み専用である。この
レジスタは、チャンネル処理中に発生する事象を表わす
状態情報を保持し、その内容をレジスタＣＥＩＳＲのポ
インタ情報に従ってそれぞれのチャンネルに割当てられ
たＴＳＲ内の16個の支援バッファ記憶装置の一つに置
く。支援記憶装置でのポインタおよび状態情報の取扱い
およびＥＯＰＩＳＲに格納されている情報フィールド
は、ＴＳＲからそのレジスタへのローディングを決して
必要としないような性格のものである。
【０１６３】同期部内のすべての送受信要素（60Ｌ、60
Ｖ、62Ｒ、62Ｔ、61Ｖ、61Ｌ）に対して、状態交換転送
は双方向性である。そのタイムスロットが終っているチ
ャンネルに対する各要素の状態は、ＴＳＲ内のあらかじ
め割当てられている空間に保存され、そのタイムスロッ
トが始まっているチャンネルに対する同じ要素の状態
は、ＴＳＲ内のあらかじめ割当てられている空間にある
前に保存された情報から始められる（図６を参照）。
【０１６４】ＲＳＭは、ＩＦ27から線94を経由して、フ
レームおよびチャンネル・タイムスロットの遷移を進め
る指示を受け、これを、その状態を交換すべき要素を考
慮するタイミング許容度で状態交換活動を準備し、現在
終っているタイムスロットが次に現われたとき、処理を
明確に連続させる安定状態に整列することができるよう
にする。図４を参照すると、この準備は、次のチャンネ
ル形式を規定するＣＣＲビットをあらかじめ取出す
（Ｐ）ことから成る。
【０１６５】その後、前のおよび次のチャンネルでの送
信処理に関連する状態変数が交換され、次のチャンネル
での送受信処理に共通な全体的変数の（ＲＳＭ内のレジ
スタＣＣＲおよびＨＰＣＲへの）ローディングが続き、
前および後のチャンネルに関連する受信状態変数の交換
が続く。全体的変数のローディングは事実、予備取出し
中にロードされたチャンネル形式フィールドを再ロード
する。しかし、このフィールドは内部ＩＤＬＣ処理中は
変らないので、再ロードの処理によって変ることはな
い。送受信要素に対する状態交換の交換は95〜97で示し
た径路を通って行われる。
【０１６６】ＩＮＴに対し、チャンネル状態情報の収集
は、それぞれのチャンネル・タイムスロットの期間中に
のみ行われる。状態情報は、ＣＥＩＳＲおよびＥＯＰＩ
ＳＲで緩衝され、ＩＮＴの状態交換段階中にＴＳＲに保
存される。割込指示は、ＳＩＯに転送され、母線インタ
ーフェース35にＳＩＯにより提示される。後に、チャン
ネル・タイムスロットに非同期で、保存された情報がＩ
ＯＰ／ホストシステムによりＳＩＯおよび径路89を経由
するＴＳＲへの直接アクセスにより収集される。
【０１６７】6.5 ホストプログラム制御インターフェ
ース ＳＩＯからＩＮＴおよびＲＡＭ52〜54への径路89は双方
向性である。ＩＤＬＣからインターフェース35への方向
で、これらの径路はＩＯＰ／ホストシステムに状態情報
をＴＳＲおよびＳＩＯおよびＩＮＴのレジスタ（特に、
ＳＩＯのレジスタおよびＩＮＴのレジスタＩＨＥＩＳ
Ｒ）から収集させる。反対方向（ホスト制御インターフ
ェースと言う）で、これら径路は、ＩＯＰ／ホストシス
テムに初期状態および制御情報をＲＡＭ52〜54におよび
ＩＤＬＣの論理要素内のレジスタに設定させる。
【０１６８】このようにして、たとえば、ホスト／ＩＯ
Ｐ複合体は、状態情報をＴＳＲに挿入して所定のチャン
ネルに対するＩＤＬＣの同期部内の要素に初期動作状態
を確立することができる。この別の径路を設ける長所
は、この径路がＭＩＯインターフェースで正常通信径路
を妨害しないこと、および各チャンネルを他のすべての
チャンネルと無関係に作動させたり作動解除させたりす
ることができることである。また、ホスト／ＩＯＰがこ
の同じ径路を通してＩＤＬＣ動作を構成しまたは制御す
る個々の要素のレジスタを、或る場合には、動的に且つ
通信プロセスへの妨害をできる限り少くして設定するよ
うにすることができる。たとえば、ＳＩＯのレジスタＩ
ＣＲおよびＨＣＲを修正してＩＤＬＣを一定の動作モー
ドに構成することができ、ＲＳＭのＨＰＣＲのようなレ
ジスタを修正してＩＮＴのような要素にＴＳＲの一定の
割込状態待行列に対して取られる処置を動的に通報する
ことができる（６.６章の割込処理動作の説明およびＲ
ＳＭおよびＩＮＴの詳細な説明を参照）。
【０１６９】所定のチャンネルに対して、ＴＳＲに要素
状態情報をロードする径路89の上述の使用法について
は、図６を参照。ＴＳＲ53が各チャンネルに専用の空間
のブロックを備えており、各チャンネルに割当てられた
ブロック内に「時間交換」語「ＡＢＣ--_ＴＳＯＮ」を
保管しておく多数の語空間があることに注目すること。
ここでＡＢＣは同期処理要素（たとえば、ＲＶ、ＴＶな
ど）を表わし、ＴＳは「時間交換語」を表わし、ＮはＯ
または１である。各チャンネルブロックは、それぞれの
チャンネルに関する構成および通信プロトコルを特別作
製するための制御情報（ＣＣＲ、ＨＰＣＲ）および割込
によりホスト／ＩＯＰシステムに報告する価値のある事
象を示す状態情報（ＣＥＩＳＲ、ＥＯＰＩＳＲ）に対し
て保留してある空間を備えている。
【０１７０】図７および図８を参照すると、ＦＩＦＯＲ
52およびＤＭＡＲ54にアクセスするのに径路89を使用し
て、ＩＯＰ／ホストは、ＩＤＬＣから発せられたＤＭＡ
データのインターフェース35を横断して転送する処理を
決定する、ＤＭＡ制御パラメータ、ＴＤＣＲおよびＲＤ
ＣＲ、を初期設定することができる。これらパラメータ
は、データブロックの長さ、バイト連鎖（ＴＤＣＲ１お
よびＲＤＣＲ１）、および個々のチャンネルに対してＤ
ＭＡＣ区画の動作を規定するのに使用することができる
制御語（ＴＤＣＲ３およびＴＤＣＲ４、ＲＤＣＲ３およ
びＲＤＣＲ４）がある。
【０１７１】ＴＤＣＲ３は、ＩＯＰ／ホスト記憶装置内
の、伝送データを転送すべき空間を規定するアドレス情
報を保持する。ＴＤＣＲ４は、伝送動作を規定するＤＣ
Ｂ命令アレイを保持する（連鎖インジケータにより動作
をＩＤＬＣ ＤＭＡＣの作用を通じて別のＤＣＢに拡張
する可能性がある）。ＰＤＣＲ３およびＰＤＣＲ４は、
受信データを転送すべきＩＯＰ／ホスト記憶装置の円形
バッファ空間の境界を規定するアドレスパラメータを保
持する。
【０１７２】6.6 動作−中間 ＩＳＤＮの基本速度の環境で、ＩＤＬＣは各チャンネル
で最大データ速度毎秒64,000ビット（64 kbps）全二重
で、または各128 kbps の総合速度で、32チャンネルを
支持する。この速さはデータまたはディジタル音声をど
のチャンネルでも全二重伝送に適応させるのに充分であ
り、更に高速のデータチャンネルをハイパーチャンネル
に可変に組分けすることができる。
【０１７３】パワーオン・リセット時、ＩＯＰ／ホスト
システムでは、ＩＤＬＣおよびＬ１回路のすべてのレジ
スタ、およびＲＡＭ52〜54のすべての記憶装置を初期値
に設定し、ＳＩＯ内のＩＣＲ（ＩＤＬＣ構成レジスタ）
に書込むことによりＩＤＬＣを使用可能にする（以下の
そのレジスタの説明を参照）。これらの処置はすべて母
線35を横断しておよびＳＩＯを通して取られる。各ＩＤ
ＬＣ論理区画のレジスタは、径路89の図示してない延長
部を通してアクセス可能である。ＳＩＯは、個々のＲＡ
Ｍユニットおよび区画レジスタのアドレスを複号し、適
切な要求信号をユニットおよび区画に伝える。区画およ
びＲＡＭユニットは、これら要求を他の区画からの要求
と共に調停し、準備が整うと、ＳＩＯに承認を表明し、
これが行われるや否や関連情報の（ＩＯＰからＲＡＭユ
ニットのアドレス位置または個々の区画レジスタへの）
転送が完了する。
【０１７４】次に、ＩＯＰは径路69を経由してＬ１論理
を初期設定し、その径路を通して動作を行い、Ｌ１回路
が回路網を横断してデータを順調に転送することができ
ることを確認する。
【０１７５】この点で、ＲＳＭは、ＢＴＤＭ ＩＦ27お
よび接続94を経由して、Ｌ１回路からチャンネル・タイ
ムスロットの遷移を表わす信号を受取り、ＩＤＬＣの同
期部の他の要素とＴＳＲとの間の状態交換転送を行って
いる。また、他の要素は既に作動されており、いつでも
データを処理できるようになっている。
【０１７６】これがなされてから、ＩＤＬＣ内の個々の
チャンネルは、適切な値を関連レジスタに書込むことに
より（ＳＩＯを経由してＩＯＰから）作動することがで
きる。すべてのチャンネルを作動させてからＩＯＰは、
Ｌ１回路によるデータ転送を可能とし、これらの回路に
データをＩＤＬＣからチャンネルに転送し、受取ったデ
ータをＩＤＬＣに送るよう要求させる。データ転送はす
べてそれぞれのチャンネルのタイムスロットのＢＴＤＭ
ＩＦ27を横断し、ＩＤＬＣの周期部での送受信データ
の処理はすべてそれぞれのタイムスロットの期間中での
み行われる。
【０１７７】データの伝送は、ＤＭＡＲの関連チャンネ
ル空間に格納されているＤＣＢにより規定されているＤ
ＭＡＣ動作により、ＩＯＰ記憶装置からデータを取出す
こと、これらのデータをＦＩＦＯＲのそれぞれのチャン
ネル空間に転送してデータをＴＦＭによりＴＶへ更に転
送すること、およびＴＶおよびＴＬ１でデータを処理し
て所要フォーマットを作成すること、により行われる。
データはＴＦＭ、ＴＶ、およびＴＬ１によりバイト単位
で処理され、Ｌ１回路により通報された個々のビット転
送要求に応じてＩＦ27を横断してビット直列で伝えられ
る。１チャンネル・タイムスロット中に最大１バイト
（８ビット）までのデータを転送することができる。Ｉ
ＯＰインターフェース35で、伝送データは４バイト単位
で転送され、ＦＩＦＯＲ内には各チャンネルが４バイト
を保持するバッファ格納空間を備えている。
【０１７８】データの受信は、ＲＬ１およびＲＶによる
データの処理と逆に、得られたデータをＲＦＭに、およ
びＲＦＭを経由してＦＩＦＯＲのチャンネル受信空間に
転送し、データをＦＩＦＯＲからＤＭＡＲにあらかじめ
設定されている制御情報に応じてＤＭＡＣを動作させる
ことによりＩＯＰ記憶装置内の円形バッファ空間に伝え
ることにより、行われる。ＩＦ27で、チャンネル・タイ
ムスロット期間中にＬ１回路により提示された個別の要
求に応じて、ビット直列で受信される。最大１バイトま
でのデータをタイムスロット期間中に転送することがで
きる。ＲＬ１、ＲＶ、およびＲＦＭでは、データはバイ
ト単位で扱われる。ＦＩＦＯＲは、チャンネルあたり最
大４バイトまでの受信データを保持することができる。
ＩＯＰインターフェース35では、受信データは４バイト
単位で転送される。
【０１７９】たとえばＨＤＬＣフォーマットでの伝送デ
ータに対し、ＴＶは、出フレーム用ＣＲＣを発生してデ
ータをＴＬ１に送る。ＴＬ１は、各フレームに対して開
閉フラグを発生し、必要に応じてデータにスタッフ・ビ
ットを挿入して（制御特性に関するデータを）明白に
し、ＣＲＣおよびフラグ付きデータをＩＦ27にビット直
列で伝える。たとえばＨＤＬＣフォーマットの受信デー
タに対して、ＲＬ１は、開閉フレームフラグを探してそ
れらを捨て、データ内のスタッフ・ビットを検出してこ
れを捨て、残りのデータに関してオクテット整列チェッ
クを行い、このデータをＲＶに伝える。ＲＶは、データ
をＴＦＭへ伝える前にアドレス認識およびＣＲＣチェッ
クの機能を行う。
【０１８０】ＤＭＡＣと母線35との間のすべての転送は
ＭＩＯを通して行われる。ＭＩＯは、ＤＭＡＣからの転
送要求を母線に対して調停し、母線制御アドレス信号お
よびデータ信号を整列させて転送を行うようにしてサー
ビスする。
【０１８１】臨界チャンネルプロセス条件に対する割込
要求は、ＲＳＭ、ＲＦＭ、ＴＦＭ、およびＴＬ１からＩ
ＮＴに提示される。ＲＳＭはＴＳＲＡＭのパリティエラ
ーをＩＮＴに報告する。ＲＦＭおよびＴＦＭは、チャン
ネル化ハードウェアエラー（母線エラー、ＦＩＦＯパリ
ティエラーなど）を、それぞれの区画およびＤＭＡＣ区
画での事象に対してＩＮＴに報告するための焦点であ
る。ＲＦＭは、ＲＬ１およびＲＶに対する割込要求の焦
点としても働き、ＴＦＭは同様にＴＶに対する割込要求
の焦点として働く。したがって、ＲＦＭからの要求は受
信パイプライン内部で発生するすべての「報告に値す
る」チャンネルプロセス条件を網羅しており、ＴＦＭお
よびＴＬ１からの要求は、伝送パイプライン（ＤＭＡ
Ｃ、ＴＦＭ、ＴＶ、ＴＬ１）で発生するこのような条件
をすべて網羅している。
【０１８２】このような要求に応じて、ＩＮＴは、それ
ぞれのチャンネルの一つ以上のタイムスロット期間中に
ＣＥＩＳ（チャンネル化エラー割込状態）語およびＥＯ
ＰＩＩＳ（プロセス終端割込状態）語をアセンブルする
よう働く。ＣＥＩＳ語はチャンネルエラー条件を記述す
るが、ＥＯＰＩＳ語はチャンネル通信フレーム遷移事象
を記述する。ＣＥＩＳ語はＥＯＰＩＳ語の位置を示すア
ドレス情報をも含んでいる。
【０１８３】これらの語は、ＲＳＭの状態交換機構の動
作によりＩＮＴからＴＳＲに書込まれる。ＴＳＲで、こ
れらの状態語はそれぞれのチャンネルの専用の空間に保
存されている。各ＥＯＰＩＳ語は待行列としてＥＯＰＩ
Ｓパラメータに割当てられた16空間の一つに保存されて
いる。各アクセスで書込まれるＥＯＰＩＳ待行列の特定
の空間は、ＩＮＴによりＲＳＭに供給されるポインタ情
報により規定される。待行列は「循環」的に使用され
る。ポインタは、単位歩進で最後の空間まで進み、その
空間から最初の空間まで「巻付く」。ポインタ情報はま
たＲＭＳを経てＴＳＲに書込まれるＣＥＩＳ状態語にＩ
ＮＴにより格納され、これにより監視用にＩＯＰに利用
できるようになる。ＣＥＩＳ語はまた、待行列内の未解
決語の数を規定する情報を含んでおり、これは新しいエ
ントリが待行列に書込まれるにつれてＩＮＴにより更新
される。
【０１８４】ＴＳＲに書込まれたこのような各状態語に
対して、ＩＮＴは関連チャンネルを識別するベクトルを
アセンブルし、これを要求と共にＳＩＯに送る。ＳＩＯ
は、ベクトルをレジスタＶＨＲに格納し、母線35により
割込信号を作動させ、ＩＯＰが承認すると、ベクトルを
母線に載せる。
【０１８５】後に、ＩＯＰは、ベクトルを複号し、どの
チャンネルが関係しているかを判定し、ＳＩＯを通して
関連のＣＥＩＳ語を取出すように動作する。この語を調
べることにより、ＩＯＰは未解決エントリがＥＯＰＩＳ
待行列に存在するか判定する。存在すれば、ＩＯＰがこ
れらパラメータを処理する態勢が整ったとき、ＳＩＯを
通して待行列エントリの一つ以上を取出すように動作す
る。アドレス情報を先に取出したＣＥＩＳにあるポイン
タ情報から得られたＳＩＯに供給し、ＴＳＲのＣＥＩＳ
情報を修正してそれぞれのＥＯＰＩＳ待行列に未解決の
ままでいるエントリの数を反映させる。
【０１８６】このようなときに、ＩＯＰは更にＳＩＯお
よびプログラム制御径路89を通して、ＲＳＭのＨＰＣＲ
レジスタにアクセスし、このレジスタ内の情報を変えて
関連チャンネルのＥＯＰＩＳ待行列の内容が変っている
ことを示し、更に除去された未解決待行列エントリを示
すように動作する。ＩＮＴはこのＨＰＣＲ情報を使用し
て待行列が空であるか否かを、すなわち、待行列に対し
て他の割込を発生する必要があるか否かを、判定する。
【０１８７】ＩＮＴがＥＯＰＩＳ語を各チャンネル待行
列に書込み、関連するＣＥＩＳ語を更新して現在未解決
のエントリの数を示すにつれて、その数が16に達する
と、ＩＮＴは16番目のエントリにビットを設定して待行
列の満杯状態を指示する。ＩＯＰがそのエントリを取出
すと、ドグルされた全ビットを後続の幾つかのエントリ
が書込まれてしまっていることがあるという指示とし
て、すなわち、それぞれのチャンネルの通信フレーム情
報に対するその情報が不完全であるかもしれぬという指
示として注目する。
【０１８８】ＩＯＰは、まづＬ１論理のそのチャンネル
によるデータ転送を停止し、次にＩＤＬＣ内のチャンネ
ルをそれぞれのチャンネル制御レジスタ（ＣＣＲ）内の
チャンネル形式ビットを不活性チャンネルを示す値に設
定することにより使用禁止にすることにより、チャンネ
ルを使用禁止にすることができる。ＩＯＰは、ＩＣＲレ
ジスタのモードフィールドを所定の値に設定することに
よりＩＤＬＣ全体を使用不能にすることができる（これ
以上の事項に関しては、今後のＳＩＯ要素の詳細説明を
参照）。
【０１８９】ここに注記する一定の例外事項を除き、Ｉ
ＤＬＣとその外部インターフェースとの間、およびＩＤ
ＬＣ内部の要素間、の情報転送は要求および承認の信号
を交換することにより行われる。データの送受信に関す
る例外ばＢＴＤＭインターフェースおよびＲＬ１とＲＶ
との間のインターフェースにある。
【０１９０】ＢＴＤＭインターフェースでは、ＴＬ１
は、ビット転送のためＬ１回路からの要求が現われてか
ら所定時間内に１ビットの伝送データを提示しなければ
ならず、ＲＬ１は、Ｌ１が受信ビットを送っていること
を示してから所定時間内に受信ビットを受取らなければ
ならない。ビット転送の要求が27に現われたとき、ＴＬ
１のデータバイト・バッファ（二つある）が二つとも空
であれば、アンダーランの指示がＴＶに与えられ、ＴＶ
は割込指示をＩＮＴに提示する。同様に、ＲＬ１の（一
つの）データバイト・バッファが受信ビットの転送が27
に示されたとき満杯であれば、ＲＬ１は、オーバラン指
示を表明し、これがＲＶおよびＲＦＭを経由してＩＮＴ
に伝えられる。ＩＮＴは次に関連状態情報を収集、格納
し、関連割込要求をＳＩＯを経由してＩＯＰに発する。
【０１９１】ＲＬ１とＲＶとの間のインターフェースに
同様の同期転送制約が現われる。すなわち、ＲＶは、Ｒ
Ｌ１がそのバイトを提示していることを示してから所定
時間内にＲＬ１により提示された受信データのバイトを
受取らなければならない。この時間はＢＴＤＭインター
フェースにおける現在のスロット段階により変る可能性
がある。一般に、この時間はＢＴＤＭインターフェース
で他のビットを受取ることができた最も早い時間、また
は、ＲＶの状態を保存した時間より少い（この後のＲＳ
Ｍの説明中の「終了」指示の説明を参照）。
【０１９２】他のすべてのＩＤＬＣ転送は、完全ハンド
シェーク要求承認である。ＴＦＭは、伝送チャンネルデ
ータをＦＩＦＯＲのそれぞれの４バイト・バッファから
一度に１バイトづつＴＶに移動する。各転送は、ＴＶか
らの要求により開始され、ＴＦＭからの承認で終了す
る。最後の４バイトがＦＩＦＯＲバッファから転送され
るや否や、その転送により終結しない動作により、ＴＦ
Ｍは別のデータをＤＭＡＲＱに送る要求を送る。非同期
的に、ＤＭＡＲＱによる要求は、ＭＩＯと相互作用して
母線35を調停し、ＩＯＰ記憶装置に直接アクセスし、４
バイトの別の伝送原始データをＦＩＦＯＲに転送するＤ
ＭＡＣによりサービスされる。母線35の大きさにより、
４バイトの転送は一つ以上の段階で行うことができる
が、ＤＭＡＣに対しては転送は単一動作として現われ
る。各伝送データバイトのその処理を完了すると、ＴＶ
は転送要求をＴＬ１に表明し、ＴＬ１は、準備が整って
いれば、バイトを受取り、承認を表明する。
【０１９３】同様に、受信データ処理時、ＲＶは、受信
バイトの処理を完了するにつれてＲＦＭからの転送処理
を要求して、ＲＦＭは、準備が整っていればバイトを受
取り、承認を表明する。バイトは、それぞれのチャンネ
ルに割当てられている４バイトの受信データ格納空間内
のＦＩＦＯＲに格納され、その空間が最後の４バイトで
一杯になると、ＲＦＭは要求をＤＭＡＲＱに送る。非同
期的に、ＤＭＡＣは、その要求にサービスし、ＭＩＯに
よる母線35に対する中間調停の後、４バイトをＦＩＦＯ
ＲからＩＯＰ内の直接アクセスされる指定円形バッファ
空間に移動させる。
【０１９４】ＩＤＬＣ構成は、単にＭＩＯおよびＳＩＯ
の構成を変えることにより、他の区画のいずれをも変え
ずにまたは装置の総合回路カウントを大して変えずに、
多様な異なる母線インターフェース35に適応するように
変えることができる。
【０１９５】７．時間交換ＲＡＭ（ＴＳＲ）および資源
管理器（ＲＳＭ） 時間交換ＲＡＭ（ＴＳＲ）は、ＢＴＤＭインターフェー
ス（ＲＬ１、ＲＶ、およびＲＦＭ）からデータを受取
り、データをＢＴＤＭ（ＴＦＭ、ＴＶ、およびＴＬ１）
に伝送する責任のあるＩＤＬＣの同期部の個別処理要素
に割当てられた空間のブロックを備えている。各ブロッ
クは、ＩＤＬＣ同期処理要素によりサービスされる時分
割多重（ＴＤＭ）処理時間チャンネル専用の空間を備え
ているが、これはＢＴＤＭの関連するタイムスロット位
置でサンプルされＬ１回路で接続される回路網通信チャ
ンネルに対応する。
【０１９６】各チャンネル空間は、それぞれの回路網チ
ャンネル／スロットの通信状態を示し、活性チャンネル
に対してそれらのチャンネルに対する「時間交換」状態
語および割込状態情報を備えている。時間交換状態は、
ＢＴＤＭインターフェースに関連タイムスロットが最後
に現われてからのそれぞれのチャンネルに対する関連Ｉ
ＤＬＣ要素の処理状態を規定する。割込状態情報は、そ
れぞれのチャンネルで発生する事象を規定し、ＴＳＲに
格納されて最終的にＩＯＰ／ホスト複合体に転送され
る。
【０１９７】割込状態情報は、割込処理要素（ＩＮＴ）
の指揮のもとに集められ、格納される。このような情報
に割当てられているＴＳＲ空間は、異なる時間に発生す
る複数の事象に対し各チャンネルの状態を待たせ、ＩＯ
Ｐ／ホスト複合体による取出し処置を複数の事象に対し
て効率良く行うことができるようにするに充分である。
ＩＮＴ要素はこれら待行列を管理する責任がある。
【０１９８】活性で且つ現在通信に使用可能になってい
る処理チャンネルは、ＩＤＬＣ処理要素によりＢＴＤＭ
インターフェースにそれぞれのタイムスロットに現われ
ることに同期してサービスされる。活性チャンネルに関
連する各スロットの終りに、それぞれの処理要素は、資
源管理器ＲＳＭと協同してその最後の処理状態をそのチ
ャンネルおよびそれぞれの要素に関連するＴＳＲ空間に
保存し、次の活性チャンネルと関連するタイムスロット
の始まりに、要素はＲＳＭと協同してその最後のサービ
ス／スロットの出現期間中にその次のチャンネルに対し
て保存されている状態を再ロードする。
【０１９９】各活性チャンネル処理スロットの期間中
に、且つＲＳＭからの信号に関して、ＩＤＬＣ処理要素
は、関連するチャンネル内の要素を通して送受信される
データに対する処理および緩衝の動作を協同して行う。
データは、ＢＴＤＭインターフェースでビット直列に扱
われ（複数のビットをどのスロット期間中でも転送する
ことができる）、且つビット並列、バイト直列で処理要
素間で転送される。
【０２００】ＢＴＤＭに直接接続される要素（ＴＬ１、
ＲＬ１）は、データに関して直列化および直列解除の機
能を行い、その他に要素は、処理の各段階でフレーム化
フォーマットで運ばれるデータに対して（たとえば、Ｈ
ＤＬＣプロトコル構成に対して構成されたチャンネルに
対して）処理機能を行う。これら機能には現在のところ
フォーマット化チャンネルに対する境界画定フラグおよ
び充填パターンの挿入および削除、スタッフ・ビットの
プロトコル・チャンネル内のデータへの挿入および削除
（制御特性に対する明瞭さを維持するため）、ＩＤＬＣ
／ＩＯＰの局部ノードに対して適切にアドレスされたデ
ータに対して選択的に限定する処理を受ける際のアドレ
ス認識、ＣＲＣ（循環式冗長性チェック）の挿入および
チェック、などがある。
【０２０１】ＴＳＲは、要素およびチャンネルに対する
初期設定情報のＩＯＰによるプログラム可能エントリの
ため、およびチャンネルに対する割込状態情報の取出し
のため、スレーブ入出力要素ＳＩＯを経由してＩＯＰに
アクセスすることもできる。エントリのため、およびチ
ャンネルに対する割込状態情報の取出しのため、スレー
ブ入出力要素ＳＩＯを経由してＩＯＰにアクセスするこ
ともできる。
【０２０２】７．１．ＴＳＲの組織図９は、ＴＳＲの物
理的および論理的構成を示し、図６は、ＴＳＲの空間を
通信チャンネルに割当てる方法および各チャンネルの空
間を使用する方法を示す。
【０２０３】図９を参照すると、ＴＳＲは2048×36静的
ＲＡＭ101を備えている（個々のチャンネル・パラメー
タに割当てられる空間に関しては以下の図６の説明を参
照）。ＲＡＭ障害の許容度が重要な場合には、２個の20
48×36ＲＡＭを設け、どれが全体としてエラーが無いか
により一方または他方を使用すべきである。最小限、Ｔ
ＳＲは受入れ可能な保留空間が少い場合1024×36の容量
を必要とする。
【０２０４】アクセス制御器は、論理102、マルチプレ
クサ回路103、およびレジスタ104を備えている。ＲＡＭ
内部の格納空間へのアドレス動作は、アドレス・マルチ
プレクサ回路105およびアドレス・レジスタ106により制
御される。データは、データ・マルチプレクサ回路107
およびバッファレジスタ108を通してＴＳＲに入力さ
れ、バッファレジスタ109を通してＴＳＲから出力され
る。レジスタ109の出力は、選択に応じて区画の一つを
指定する承認信号（ＴＳ_ＲＳＭ_ＡＣＫまたはＴＳＲ_
ＳＩＯ_ＡＣＫ）と共にＲＳＭおよびＳＩＯの入力に加
えられる。
【０２０５】回路102、103、105、および107への入力の
他、回路102からの出力も、記号「Ａ_Ｂ_Ｃ」で表わし
てあることに注目する。ここでＡおよびＢは区画の略号
であり、Ｃを機能を示す。すべての区画に関する下記の
説明を通じて広範に使用されるこの記法では、最初に指
定される区画は、それぞれの信号の源を表わし、２番目
に指定される区画は、図示回路内のその信号の宛先を表
わす。或る場合には宛先の区画は省略されるが、少くと
も図示した区画のものであることを理解すべきである。
【０２０６】したがって、図９では、「ＲＳＭ_ＡＤＤ
Ｒ_ＥＳＳ」は「ＲＳＭ_ＴＳＲ_ＡＤＤＲＥＳＳ」を表
わすものとして且つマルチプレクサ105を経由してレジ
スタ106へ転送し得るＲＳＭからの一組のアドレス信号
を示すものとして理解される。同様に、図９の、指示源
としてＲＭＳを有するすべての入力は、ＴＳＲに排他的
に向けられると理解される。ＳＩＯからのＴＳＲ入力
は、ＳＩＯがＲＡ区画ＴＳＲ、ＦＩＦＯＲ、およびＤＭ
ＡＲＱのすべてにアクセスするから、上記規則の例外で
ある。この図のＳＩＯ入力に関しては、アドレス、デー
タ、およびパリティの各機能の宛先は、ＩＤＬＣのすべ
てのＲＡＭ区画である。排他的宛先としてＴＳＲを選定
する機能は、（図示のＳＩＯからの明白な宛先を有する
信号である）「ＳＩＯ_ＴＳＲ_ＲＤ」または「ＳＩＯ_
ＴＳＲ_ＷＲ」のうちの活性のものである。
【０２０７】マルチプレクサ回路103、105、および107
は、ＲＳＭおよびＳＩＯにより提示されたそれぞれの入
力の間の選択を行う。マルチプレクサ105は、これら区
画により提示されたアドレス入力間の選択を行い、マル
チプレクサ107は、これら区画により提示されたデータ
入力間の選択を行い、マルチプレクサ103は、これらの
区画により提示されたパリティ入力間の選択を行う。選
択された入力データは、対応する入力パリティと共に対
応するアドレス入力により指定されたＴＳＲのアドレス
部分に書込まれる。入力データは、実際データの個別８
ビット・バイト・サブセットに関連する４ビット並列組
合せの入力パリティが後に付いた「実際データ」の32ビ
ット並列組合せで提示される。その結果バッファ109へ
の出力はそれぞれ４個のパリティビットの付いた４出力
データバイトから構成されることになる。
【０２０８】制御論理102は、図示のような制御入力、
図示のようなＲＳＭおよびＳＩＯへの承認出力、および
ＲＡＭへのアクセス有効化およびアクセスの方向（読出
または書込）を制御するＲＡＭ制御出力102Aを有する有
限状態機械回路である。読出および書込アクセスは以下
ではそれぞれ取出し動作および格納動作とも言う。状態
機械回路は、下記の可能な状態を備え、下記の状態連鎖
規則に従って動作する。
【０２０９】１．リセット状態−「ＳＩＯ_ＲＥＳＥ
Ｔ」が活性である場合にのみ考えられ、次の状態（「Ｓ
ＩＯ_ＲＥＳＥＴ」が不活性になるとき）は状態０であ
る。
【０２１０】２．状態０（ＲＳＭ所有権状態）−以下の
動作を行う。「ＲＳＭ_ＬＯＣＫ_ＵＰ」が活性であれ
ば、「ＴＳＲ_ＲＳＭ_ＡＣＫ」がＳＩＯ入力に対してＲ
ＳＭ入力を先制的に選択するよう表明される。この機能
は、マルチプレクサ103、105、107でおよび図示しない
論理102の中の選択回路で、「ＲＳＭ_ＲＤ_ＷＲ」およ
びＲＳＭ_ＲＥＱに対するＲＳＭ入力選択の有効化を必
要としているものとして理解される（前者は動作が読出
であるか書込であるかにより一方の状態か他方の状態か
にあり、後者は読出か書込かについて表明されてい
る）。最後のアクセスが読出であり且つＲＳＭが書込を
要求していれば、制御器102Aによるチップ選択機能がＲ
ＡＭ101に対して待たされる。この付加サイクルは、チ
ップ外ドライバの周回時間を適当にするのに必要であ
る。現在のアクセスが読出であれば、内部ＬＡＳＴ_Ａ
ＣＣＥＳＳ_ＲＥＡＤラッチ102Ｌをセットし、そうでな
い場合はリセットする。このラッチ動作は、先に行った
アクセスの形式のトラックを維持するのに必要である
（下の状態３の説明を参照）。ＲＳＭ_ＬＯＣＫ_ＵＰが
不活性であれば、ＳＩＯ要求を調査する。ＳＩＯ_ＴＳ
Ｒ_ＷＲが活性であれば、ＳＩＯデータおよびパリティ
をＲＡＭ101に転送し（ＳＩＯ_ＡＤＤＲＥＳＳにより指
定されたアドレスで）、ラッチ102Ｌをリセットする。
ＳＩＯ_ＴＳＲ_ＲＤが活性であれば、すべての制御信号
をアサートするが、ＲＡＭ101へのアクセスを待たせる
（下の状態１の説明を参照）。
【０２１１】下記に従って状態０、１、または３に進
む。次の状態は、ＲＳＭ_ＬＯＣＫ_ＵＰが活性で且つ状
態３に進む他の条件が存在しなければ、または未決定の
要求が無ければ、状態０である。次の状態は、未決定に
なっている唯一の要求がＳＩＯ読出し（ＳＩＯ_ＴＳＲ_
ＲＤが活性でＲＳＭ_ＬＯＣＫ_ＵＰが不活性である）で
あれば、１である。次の状態は、ＲＳＭ_ＬＯＣＫ_ＵＰ
およびＬＡＳＴ_ＡＣＣＥＳＳ_ＲＥＡＤが活性であり、
ＲＳＭ_ＲＤ_ＷＲが書込要求を示していれば、３であ
る。
【０２１２】３．状態１（ＳＩＯ読出し所有権）−ＳＩ
Ｏ_ＴＳＲ_ＲＤが活性であれば、ＳＩＯ_ＡＤＤＲＥＳ
Ｓで指定された記憶装置への読出アクセスを有効にす
る。次の状態は無条件に状態２である。
【０２１３】４．状態２（ＳＩＯ承認）−ＳＩＯ要求に
対してＴＳＲ_ＳＩＯ_ＡＣＫを表明する。ＳＩＯ_ＴＳ
Ｒ_ＲＤが活性であれば、且つその場合に限りＴＳＲ_Ｄ
ＡＴＡが有効である。次の状態は無条件に状態０であ
る。
【０２１４】５．状態３（ＲＳＭ警察状態）−この状態
は、ＲＳＭにより背中合せの読書きアクセスに対して介
在時間を不充分にして防護し、ＲＡＭ入出力を安定にす
る。この状態には、ＬＡＳＴ_ＡＣＣＥＳＳ_ＲＥＡＤが
活性であるときにＲＳＭが書込アクセスをしようとする
ときに入る（上の状態０を参照）。第２の要求動作が書
込であれば、書込をこの状態で遅れなく行うことができ
る。次の状態は０である。読出アクセス時のＲＡＭ101
の出力、ＴＳＲ_ＤＡＴＡ、は区画の一つを選択する承
認と共にＲＳＭおよびＳＩＯに提示される。ＲＳＭがＴ
ＳＲにアクセスすると、ＲＳＭ_ＬＯＣＫ_ＵＰを表明
し、ＳＩＯアクセスを先制的に妨げる。ＲＳＭが読出ア
クセスしようとしていれば、対応するＲＳＭ入力でＴＳ
Ｒ_ＤＡＴＡの受取りを自動的に可能にし、その他の場
合にはその入力を無視する。ＳＩＯおよびＲＳＭが同時
に読出アクセスしようとしていれば、ＳＩＯは、ＴＳＲ
_ＳＩＯ_ＡＣＫが不活性であるから、そのＴＳＲデータ
入力を無視する。次の状態は状態０である。
【０２１５】７．２ ＴＳＲ空間の割当 図６を参照すると、基本速度ＩＳＤＮ環境において、Ｔ
ＳＲの2048個の３６ビット幅の「語」空間が（望ましい
ＴＳＲの大きさが2048X36 であるという先の説明を想起
すること）３２チャンネルに同等に割当てられているの
で、各チャンネルには６４語の空間が割当てられてい
る。このような各空間は、４個の18ビット・データバイ
トを４個の関連パリティビットと共に格納するのに使用
することができる。チャンネル０に対する特定の語空間
の割当をすべてのチャンネルに対するものの代表として
図示してある。アドレスの境界は16進法で示してある。
チャンネル空間に対するものを左に示し、代表チャンネ
ル０の中の語空間に対するものを右に示してある。
【０２１６】各チャンネル空間には特定の語パラメータ
用の27語空間および37予備空間（拡張および用途の変化
に利用できる）がある。各チャンネルに対する特定の語
空間には、全体のチャンネル構成および特定のＨＤＬＣ
プロトコル構成（ＣＣＲ、ＨＰＣＲ）を規定する２語、
時間交換（ＴＸ_ＴＳ１）時に伝送要素状態を保存する
３語、時間交換時に受信要素状態を保存する５語（３Ｒ
Ｘ_ＴＳ１、２ＲＸ_ＴＳ２）、および17のチャンネル状
態語（ＣＥＩＳＲおよびＥＯＰＩＳＲ01〜ＥＯＰＩＳＲ
16）がある。これら各語の特定ビットおよび機能につい
ては後に説明することにする（ＲＭＳ要素の説明中構成
語ＣＣＲおよびＨＰＣＲ、個々の送受信要素の説明中の
時間交換語およびＩＮＴおよびＳＩＯ要素の説明中の状
態語）。
【０２１７】７．３ ＲＳＭ 資源管理器区画（ＲＳＭ）は、ＴＳＲの専用記憶位置に
対する送受信処理要素状態の時間交換の他に、ＩＮＴと
ＴＳＲとの間のチャンネル割込状態処理の管理に必要な
情報の双方向転送を管理する。ＲＭＳはまた、ＩＤＬＣ
チップおよびＬ１回路のすべての部分に対するハードウ
ェア・エラー状態を検出し、記録する焦点としても働
く。
【０２１８】ＲＳＭは、インターフェースでの１タイム
スロットの終りおよび他のタイムスロットの始まりを意
味する「スロットの始まり」（ＢＯＳ）指示についてＢ
ＴＤＭインターフェースを監視し、ＩＤＬＣの伝送要素
（ＴＶ、ＴＬ１）、受信要素（ＲＬ１、ＲＶ）、ＦＩＦ
Ｏ待行列管理要素（ＲＦＭ、ＴＦＭ）、およびＩＮＴに
対して必要な時間交換活動を準備する。ＲＳＭはまた、
状態保存および再ロード機能を特別に作り出して不活性
チャンネルに対してこれらが行われないようにする。た
だし、ＲＳＭはそれぞれのチャンネルが活性であるか否
かを判定するために各チャンネル（活性または不活性）
に関連するＣＣＲ（チャンネル構成レジスタ）語の一部
を取出す予備ロード動作を行う。
【０２１９】不活性チャンネルに対する要素状態を保存
しない（このような処置の不用な局面を無視して）理由
は、ホスト／ＩＯＰ／ＳＩＯがＴＳＲのそれぞれのチャ
ンネル状態格納域に独立に書込みアクセスするので、Ｒ
ＳＭによる保存活動は不正状態情報を有するＩＯＰ／Ｓ
ＩＯにより新しく書込まれた状態情報をオーバライトす
る可能性があるからである。不活性チャンネルに対する
要素状態をロードしない（再びこのようなものの不用局
面を無視して）理由は、ＴＳＲと要素との間を通る状態
情報がＲＳＭによりパリティチェックされ、したがっ
て、不確定形態の状態情報を含む不活性チャンネルに対
するローディング・プロセスが不必要なパリティ・エラ
ー指示／割込みを生ずることがあるからである。
【０２２０】状態保存するその準備の一部として、処理
は活性チャンネルに対して終結するが、ＲＳＭは、各同
期処理要素によるそのチャンネルに対する処理が保存に
適切な安定終結状態に達していることを確認する。
【０２２１】状態交換を受ける同期処理要素（ＲＬ１、
ＲＶ、ＲＦＭ、ＴＬ１、ＴＶ、ＴＦＭ、およびＩＮＴ）
は、活性チャンネルに対して処理しながらＲＳＭに状態
信号を連続的に提示する。このような状態信号は、保存
のためＲＳＭによりＴＳＲに書込むことができるが、Ｒ
ＳＭは、正常環境のもとで、保存された状態が有効なデ
ータを表わす処理／スロット・サイクルの所定の段階ま
でこのような転送を行わない。
【０２２２】活性チャンネルに対する処理期間中に、同
期要素は、ＲＳＭから早期に「スロット終了」指示（Ｅ
ＯＳ）を受取り、したがってこれら要素内の状態機械は
所定の時間を有するが、その時間はそれぞれのチャンネ
ルスロットが再び現われたとき処理をそこから明確に再
開することができる安定状態に達するには不足である。
この時間は、要素ごとに異っている。正常動作中、これ
ら要素は、ＥＯＳが明示されるとき瞬間的に安定状態に
なければ、所要時間内にこのような状態に達することに
なり、一旦このような状態になれば、これら要素はそれ
ぞれの終了指示をＲＳＭに表明する。
【０２２３】今記した所定時間の終りに、ＲＳＭはそれ
ぞれの要素状態をＴＳＲに書込む（保存する）が、それ
ぞれの終了指示についてもチェックする。当然の時期に
終了指示が戻っていなければ、ＲＳＭは、内部的に論理
的タイムアウト指示を発生するが、これはＳＩＯ／ＩＯ
Ｐに対して関連状態記録および割込処理を必要とするハ
ードウェア・エラー状態としてＩＮＴにより検出され
る。
【０２２４】ＲＳＭはまた、ＢＴＤＭインターフェース
による信号転送活動を監視して信号転送がＩＤＬＣの状
態交換活動に対して正しい段階にあることを確認する。
ＲＳＭが状態がロードまたは保存されている間に転送処
理を検出すれば、ＩＮＴに対してタイミング・エラー指
示、ＲＳＭ_Ｌ１Ｌ２_ＥＲＲＯＲ、を発生し、処理を続
ける。この指示により指定されるデータ変造の可能性
は、最終的にＩＯＰ／ホストに報告され、必要ならホス
トシステムにより更に適切なレベルの周期を維持するＬ
１回路の動作を調節する処置が取られる（今後のＢＴＤ
Ｍの説明を参照し、そこでＬ１とＩＤＬＣとの間の「バ
ースト」データ転送が許容される時間窓期間の規定に注
目すること）。
【０２２５】ＴＳＲからの同期要素の状態に関して、こ
れら要素が出現または再出現するチャンネルスロットに
対する処置を準備するについて、ＲＳＭは「開始」信号
をＥＯＳの後適切な瞬間に要素に提示することにより処
理の開始をそのチャンネルに対して同期させる。これら
開始信号はデータを交換する要素がすべて状態をロード
されてしまうまで提示されない。
【０２２６】模範的な基本速度ＩＳＤＮ環境では、スロ
ット時間の最小持続時間は3.8マイクロ秒であり、ＩＤ
ＬＣは、20MHzのクロックで動作し、これに対する最小
スロット時間は76クロックサイクルである。ＲＳＭで
は、その各種機能に対する時間の割当は、オーバヘッド
時間（すべてのＴＳＲが格納し、取出すのに必要な時
間）を最小スロット時間から差引き、残ったクロック時
間を他のすべての時間交換機能に均等に分配することに
よって決まる。オーバヘッド時間はＴＳＲの利用可能性
により影響されるので、ＳＩＯ／ホストのＴＳＲへのア
クセス（割込状態取出しおよび／またはデータの初期設
定のため）は、どんなタイムスロット期間中でも他の機
能に考慮される時間を減らすことがある。オーバヘッド
時間の追跡は以下に記すサイクルカウンタ121を使用し
て行われる。
【０２２７】図10を参照すると、ＲＳＭは、構成レジス
タ115および116、マルチプレクサ回路117および118、パ
リティ発生回路119、パリティチェック回路120、サイク
ルカウンタ121、スロット発生回路122、および状態機械
123から構成されている。状態機械123は、以下に説明す
るが、ＴＳＲチャンネル空間のアドレッシングを決定
し、このようなアドレッシングを動的に変化するハイパ
ーチャンネル・マッピングに対して支持するアドレス発
生論理を備えている。
【０２２８】レジスタ115および116は、構成規定語のバ
ッファとして働く32ビット幅のレジスタである。レジス
タ115は、構成制御レジスタ（ＣＣＲ）であるが、それ
ぞれのチャンネルに時分割で割当てられたタイムスロッ
トを処理する期間中に個々のチャンネル構成を規定する
構成制御語を受取る。レジスタ116は、ＨＤＬＣプロト
コル構成レジスタ（ＨＰＣＲ）であるが、プロトコル様
式化通信を行っているチャンネルに割当てられたタイム
スロットを処理する期間中にプロトコル構成を規定する
制御語を受取る。
【０２２９】これらレジスタに転送可能な構成語は、Ｔ
ＳＲ（図６を参照）の、個々のチャンネルに割当てられ
た空間に格納されているかまたは格納可能であり、各語
の内部での特定のビット・フィールドの割当については
図11（ＣＣＲに対して）および図12（ＨＰＣＲに対し
て）図示してある。レジスタ115および116の出力は、32
ビットの並列ケーブルバンク（１本の線で示してある）
でマルチプレクサ117およびＩＤＬＣ同期部のすべての
自律要素の関連入力まで延びている。図10〜図12を参照
して、これらレジスタ内のビット・フィールドの定義お
よび用法は次のとおりである。
【０２３０】ＣＣＲ（チャンネルあたり１個） ＲＥＳ（予備）−13ビット（左に10、右に３）−拡張ま
たは将来の用途のため取ってある。
【０２３１】チャンネル形式（ＣＴ）−３ビット−Ｂ／
Ｄ（最大64kbpsまで、層１に依存）、ＨＯ番号１、２、
３、４、または５、Ｈ11、またはＨ12の一つとしてチャ
ンネル形式を区別する。
【０２３２】プロトコル・コード（ＰＣ）−４ビット−
16の規定可能な値を有し、その内12は予備用であり、４
は以下のプロトコルの個々の一つを指定する。ＳＤＬ
Ｃ、ＬapＢ、ＬapＤ、クリア（プロトコル無し、たとえ
ば、音声チャンネル用）。
【０２３３】伝送ＤＭＡ使用可能化（ＴＤＥ）−１ビッ
ト−ＤＭＡＣにより伝送ＤＭＡ制御動作を使用可能にし
たり使用禁止にしたりする。ビットはＴＤＣＲ１〜ＴＤ
ＣＲ４が正しく初期設定された（以下のＤＭＡＣ区画の
説明を参照）後にのみ使用可能状態に設定すべきであ
る。
【０２３４】受信ＤＭＡ使用可能化（ＲＤＥ）−１ビッ
ト−受信ＤＭＡ動作（ＦＩＦＯＲからＩＯＰ／ホスト記
憶装置への受信データの転送）を使用可能にしたり使用
禁止にしたりする。ＰＤＣＲ１〜ＰＤＣＲ４が正しく初
期設定された（以下のＤＭＡＣの説明を参照）後にのみ
使用可能状態に設定すべきである。
【０２３５】受信器使用可能化（ＲＥ）−１ビット−指
定されたプロトコルに従って受信データの処理を可能に
したり禁止したりする。データチャンネル（たとえば、
ＳＤＬＣ／ＬapＢ／ＬapＤ）に対しては、フラグの検
出、打切、アイドル、ビットの詰込み解除、ビットから
バイトへの組立、ＦＩＦＯＲでのバイト待合せ、宛先ア
ドレスの認識、ＣＲＣチェック、および語（４バイト）
を一度にＩＯＰ記憶装置に転送すること。クリア・チャ
ンネルに対しては、ビット直列からバイトへの組立、バ
イトのＦＩＦＯＲへの格納、および一度に１語（４バイ
ト）をＩＯＰ記憶装置に転送すること。データの処理は
最上位ビットが最初に到着するという仮定のもとに行わ
れる。
【０２３６】打切り要求（ＡＲ）−２ビット−下記処置
の一つを呼出す。（受信）データのオーバラン状態時に
のみ打切る、打切データパターン（７個の１の後に所定
のパターンが続く）を送る、アイドル・パターン（15個
の１の連続）を送る、逆アイドル・パターン（15個の０
の連続）を送る。フィールドはプロトコル・コードがＳ
ＤＬＣ、ＬapＢ、またはＬapＤに対するものであるとき
のみ有効である。ＡＲが最後の３つの処置のどれかを指
定するときは、ＴＤＥビットを０に設定（使用禁止）し
なければならず、ＴＥビットを１に設定（使用可能）し
なければならない。
【０２３７】打切り割込マスク（ＡＩＭ）−１ビット−
フレーム間に発生する打切りに対し、ビット値に応じ
て、割込を発生させるか処置を取らないかする。
【０２３８】連鎖間詰込み選択（ＩＣＳ）−１ビット−
伝送ＤＣＢ連鎖の期間中にＤＭＡＣの動作に影響する。
ビット値に応じて、ＤＭＡＣに連鎖データ間に一連の
「詰込み」フラグ（「01111110」）を挿入させるか終結
フラグと新しい連鎖データとの間に「アイドル・パター
ン」（「111……111」、少くとも15個の１）を挿入させ
る。ビット機能はＰＣがＳＤＬＣ、ＬapＢ、またはＬap
Ｄに対する値に設定されているときのみ有効である。
【０２３９】フレーム間詰込み選択（ＩＦＳ）−１ビッ
ト−データ・プロトコル・フレーム間に終結フラグに続
く詰込みフラグまたはアイドル・パターンとして挿入す
べき詰込みパターンを選択する（ＩＣＳの定義を参
照）。
【０２４０】アドレス認識オプション（ＡＲＯ）−２ビ
ット−オプションのフィールド値に応じて受信データフ
レームを選択的に進めさせる。オプションには、使用禁
止（すべてのフレームが進んでいる）、前進１（放送フ
レームおよび単一バイトの宛先アドレスを有するフレー
ムのみを進める）、前進２（放送フレームおよび２バイ
トの特別の宛先アドレスを有するフレームのみを進め
る）、前進３（ＳＤＬＣおよびＬapＤに対する放送アド
レスを備えたフレームのみを進める（ＬapＢおよびクリ
ア・チャンネルには放送アドレスが存在しないから、こ
のようなチャンネルのフレームはすべて進められ
る））、がある。オプションの値はＰＣ値がＳＤＬＣ、
ＬapＢ、またはＬapＤに対するものであるときにのみ有
効である。認識される放送アドレスは、（ＳＤＬＣに対
しては）開始フラグが16進の「ＦＦ」である後の最初の
バイトであり、（ＬapＤに対しては）開始フラグが16進
「ＦＦ」である後の２番目のバイトであり、（ＬapＢに
対しては）無い。
【０２４１】伝送可能化（ＴＥ）−１ビット−ＦＩＦＯ
Ｒからの伝送データの転送を可能にしたり禁止したりす
る。禁止されると、ＢＴＤＭ ＩＦからフラグ、打切
り、アイドル、またはＣＲＣチェック記号が伝送されな
い。可能であると、データおよびフレーミング記号が層
１ハードウェアの要求があると直ちにＢＴＤＭ ＩＦか
ら伝送される。
【０２４２】逆データ流れ（ＩＤＳ）−１ビット−この
ビットが活性であると、データばＢＴＤＭインターフェ
ースで逆の形で（その他の場合には真の形で）送受信さ
れる。このビットの可能状態の目的は64kpbsの制限動作
を支持することである。ＩＣＳおよびＩＦＳは共に、こ
のビットがリンク上で８個以上の連続する０が伝送され
るのを回避するように使用可能になっているときは、使
用禁止状態にあるべきである。
【０２４３】ＨＰＣＲ（チャンネルあたり１個） トグル−１ビット−ＳＷＲＣ値が有効であることを示す
のに使用される。ＩＯＰは、ＴＳＲからの割込状態の取
出しに関連してＳＷＲＣフィールドが更新されるごとに
このビットの値をトグルする。ビットはＩＣＲ（以下の
ＳＩＯの説明を参照）のＱＭビットが使用可能であると
きに限り有効である。
【０２４４】状態語読出しカウント（ＳＷＲＣ）−５ビ
ット−割込の後ＴＳＲ内の関連チャンネルの16語のＥＯ
ＰＩＳＲ待行列から読出された状態語の数をＩＯＰがＩ
ＮＴ区画に示すのに使用される。ＩＮＴはこのカウント
を使用して待行列の現在の内容に対して他の割込を発生
する必要があるか判断する。フィールドは、ＩＣＲのＱ
Ｍビットが使用可能であるときに限り有効である。
【０２４５】リンク・ステーション・アドレス（ＬＳ
Ａ）−16ビット−ＣＣＲのＡＲＯフィールドが１または
２バイトのアドレス認識を要求する値を有するとき認識
すべき特定のアドレスをプログラムするのに使用され
る。１バイトの認識の場合、このフィールドの上位８ビ
ットをステーションのアドレス値に設定し、下位８ビッ
トを０に設定すべきである。２バイトの認識の場合、フ
ィールド全体をステーション・アドレス値にプログラム
する。フィールド値は、ＣＣＲのＰＣパラメータがＳＤ
ＬＣ、ＬapＢ、またはＬapＤのプロトコルを指定してい
るときに限り有効である。ＬapＤを受信するときは、命
令／応答ビット（フレームの最初のバイトの最下位ビッ
トの次のビット）が受信区画要素により自動的にマスク
され、フレームは（１バイト認識モードでは）同じバイ
ト内の残りの７ビットまたは（２バイト認識モードで
は）それらのビットと次のバイトのビットとを合せたも
のがＬＳＡ値に合っているか、または放送パターンが検
出される場合にのみ進められる。
【０２４６】レジスタ115および116からのその入力に加
えて、マルチプレクサ117は、別に32ビット幅の並列入
力の10個のバンク、すなわち全体で12個の入力バンクを
備えている。マルチプレクサ117は、状態論理123により
一度に一つの入力バンクを、論理123からの図示しない
選択制御入力に従って、その出力125に選択的に接続す
るように動作する。他の10入力バンクは、保存する（Ｔ
ＳＲに書込まれる）時間交換語を、伝送処理要素（ＴＬ
１、ＴＶ、ＴＦＭ）から３、受信要素から５（ＲＬ１か
ら１、ＲＶおよびＲＦＭから２づつ）、およびＩＮＴ
（ＣＥＩＳＲおよびＩＮＴ_ＥＯＰ）から２、転送する
働きをする。
【０２４７】マルチプレクサの出力125は、ＴＳＲ、パ
リティ発生器119、およびＳＩＯのＲＳＭ_ＤＡＴＡ入力
に接続される。パリティ発生器119の出力は、ＴＳＲお
よびＳＩＯのＲＳＭ_ＰＡＲＩＴＹ入力に接続される。
ＲＳＭがＴＳＲへの書込選択を表明されていれば（ＲＳ
Ｍ_ＴＳＲ_ＲＤ_ＷＲ）およびＲＳＭ_ＬＯＣＫ_ＵＰは
活性であるがＲＳＭ_ＴＳＲ_ＲＥＱは不活性）、ＲＳＭ
_ＤＡＴＡおよびＲＳＭ_ＰＡＲＩＴＹにより形成される
総合36ビット幅の表現が論理123の関連ＲＳＭ_ＡＤＤＲ
ＥＳＳ出力により指定されたＴＳＲの記憶位置に書込ま
れる。このようにして、どんなタイムスロット期間中で
も、論理123は、マルチプレクサ117およびＴＳＲのアク
セス制御器を繰返し動作させてマルチプレクサに入力す
ることができるパラメータの幾つかまたは全部を順次格
納し、これにより要素状態交換に関連する各種状態保存
動作を行うことができる。
【０２４８】ＲＳＭ自身はＴＳＲに対して状態交換を受
けるのではなく後続のチャンネルスロットを準備するに
つれて、読出専用の文脈でＣＣＲおよびＨＰＣＲを呼出
すだけであることに注目すべきである。関連レジスタに
格納されている値は、タイムスロットの始めから終りま
で変化しないのでＴＳＲには書込まれない。しかし、こ
のような値は、一定の時間にはＩＯＰ／ホスト複合体に
とって関心のあるものであり、したがってマルチプレク
サ117および母線125を経由してＳＩＯにアクセス可能に
される。
【０２４９】マルチプレクサ118は、ＲＳＭのＴＳＲへ
の読出しアクセスから生ずるＴＳＲ_ＤＡＴＡ出力を受
取り、これらをその時間交換状態ローディング母線（Ｒ
ＳＭ_ＴＳ_ＢＵＳ）126に選択的に接続する。この母線1
26はすべての時間交換要素の入力に接続されている。個
々の出力を受取る特定の要素は、論理123のＲＳＭ_ＸＸ
Ｘ_ＬＯＡＤ出力により指定される（ここでＸＸＸは宛
先要素の略号を表わす）。したがって、ＴＳＲから読出
される状態語をそれぞの要素に分配することができる。
【０２５０】ＴＳＲからマルチプレクサ118への入力
は、パリティチェック回路120にも加えられ、これによ
りチェックされる。パリティエラーが検出されると、回
路120は、エラーが検出されたチャンネルに割当てられ
た数の奇／偶値の関数として二つのエラー指示出力（Ｔ
ＳＲ_ＰＡＲＩＴＹ_ＯＤＤまたはＴＳＲ_ＰＡＲＩＴＹ_
ＥＶＥＮ）の一つを作動させる。この値は回路122およ
び123により得られる。これらパリティエラー指示は、
エラー割込処置を呼出すためＩＮＴ区画に送られ、ＩＮ
Ｔの活動により連続スロットが送受信要素の活動に関連
して連結されるので、二つの出力により可能となる奇／
偶の区別がＩＮＴをエラーを正しいチャンネルに関連さ
せることができるようにするのに必要となる。
【０２５１】マルチプレクサ108はまた、ＳＩＯのＳＩ
Ｏ_ＤＡＴＡ出力から入力を受け、これら出力を時間交
換要素に分配する。この機能は、状態ローディングの通
常の源がＴＳＲであるから、診断用にのみ設けられてい
る。ＳＩＯ_ＤＡＴＡの作動に関連して、ＳＩＯは状態
制御入力ＳＩＯ_ＲＥＳＥＴを論理123に供給してＲＳＭ
を適切な初期状態に調節し、ＳＩＯ_ＤＡＴＡの分配を
指揮する入力ＳＩＯ_ＲＳＭ_ＲＤ、ＳＩＯ_ＡＤＤＲＥ
ＳＳ、およびＳＩＯ_ＲＳＭ_ＷＲをＲＳＭマルチプレク
サ118を経由して時間交換要素に供給する。後者のＲＤ
およびＷＤ入力に応じて、ＲＳＭはアドレスを復号し、
適切な制御入力をマルチプレクサ117および宛先要素に
送る（ＲＳＭ_ＸＸＸ_ＬＯＡＤを宛先要素に）。これは
ＲＳＭがＴＳＲと要素との間でリアルタイム・チャンネ
ル状態交換を行っていないときにのみ許容される。
【０２５２】サイクルカウンタ121は、各スロットの現
在の状態を判断するのに使用される。このカウンタは利
用できるスロット時間（最小3.8マイクロ秒）を、前の
スロットの後処理、可変のＴＳＲアクセス時間、次スロ
ットの前処理、およびデータ転送時間の各区間に分割す
る。論理123の状態機械部の警察機構は、データの転送
がそれぞれの区画が準備されているときのみ行われるよ
うにする。カウンタ121は、ＢＴＤＭインターフェース
からＬ１_ＬＳＯＦ（フレームの最後のスロット）また
はＬ１_ＢＯＳ（スロットの始まり）指示を受取ると直
ちにリセットされる。Ｌ１_ＢＯＳ指示は現在のスロッ
トの終りおよび次のスロットの始めに近付いていること
を示す。（ＩＤＬＣの別の用途環境で）持続時間の異な
るタイムスロットの範囲に適応させるには、カウンタ12
1がその範囲内であふれないようにする。
【０２５３】スロット発生論理122は、２個のレジスタ
および１個の６ビット・カウンタから構成されている
が、ＢＴＤＭインターフェースに現われるタイムスロッ
トとＩＤＬＣの処理チャンネルとの間の関連を決定す
る。ＩＤＬＣにおけるハイパーチャンネルのマッピング
が可変であるため、ＢＴＤＭでの個々のタイムスロット
は個々のチャンネルに対して同一にマップしないことが
ある（すなわち、或るチャンネルに対してスロット・マ
ッピングは多数体１である）。論理122は、ＢＴＤＭイ
ンターフェースから状態論理123からのマッピング制御
入力と共にＬ１_ＬＳＯＦおよびＬ１_ＢＯＳ指示を受取
り、現在のチャンネル／スロット関係を示す出力を論理
123に供給する。論理122におけるカウンタの歩進および
関連するハイパーチャンネルのマッピングは、少くとも
部分的にはＣＣＲ115のＣＴ（チャンネル形式）フィー
ルドで調節される論理123の内部のアドレス発生機能に
より決定される。
【０２５４】スロット発生論理122はまた、５ビットの
タイムスロット指示子ＲＳＭ_ＴＳＩ、５ビットのＨ０
指示ＲＳＭ_ＤＭＡＲＱ_Ｈ０、および１ビットのＨ１指
示ＲＳＭ_ＤＭＡＲＱ_Ｈ１を含む三つの指示をＤＭＡＲ
Ｑ区画に提示する。ＴＳＩ指示は、同期部で現在処理さ
れているチャンネルと関連するＢＴＤＭタイムスロット
を識別する。Ｈ０およびＨ１の指示は、論理123とＣＣ
Ｒ115のチャンネル形式フィールドＣＴ（図11）の出力
との接続を通して論理123から得られるが、現在のスロ
ットのＨ０形式とＨ１形式とのハイパーチャンネル関連
を識別するのに使用される（上のＣＣＲフィールドの説
明および次のＤＭＡＲＱおよびハイパーチャンネルの説
明を参照）。
【０２５５】７．３．１ ＲＳＭアドレス論理および状
態機械 状態機械論理123は、説明するような関連出力効果を有
する下記状態を通して一連の動作をする。ＴＳＲ呼出し
動作に対して、呼出されたデータにはそれぞれの呼出し
を開始した状態から２状態サイクル後にアクセス可能で
あることに注目すべきである。
【０２５６】状態30（初期状態） ＢＴＤＭ ＩＦからのスロット遷移指示（Ｌ１_ＢＯＳ
またはＬ１_ＬＳＯＦ）を待ち、内部モード値（ＲＳＭ
の現在の動作モードを規定する値）を更新すべきか否か
判断する。モード値は次のスロット・カウントが０であ
るときサンプルされ更新されるだけであるから、ＲＳＭ
は、ＩＳＤＮフレームの中間でリセットモード（ＳＩＯ
／ホストにより設定されている）を動作し終ることはな
い。この状態サイクルで、カウンタ121がリセットさ
れ、ＲＳＭレジスタおよびＴＳＲへのＳＩＯのアクセス
が可能になる。Ｌ１指示の後、次の状態遷移は、現在モ
ードの機能である。「リセット」モードにあれば、遷移
は行われない。「診断モード」にあれば、次の状態は状
態２である。「通常モード」（リセットモードでもなく
診断モードでもない）にあれば、次の状態は状態０であ
る。
【０２５７】状態０（ＣＣＲの読出し） ＴＳＲへのアクセス制御が作動されて次のタイムスロッ
トに関連するチャンネルに対するＣＣＲを呼出す。これ
は実際には、ＣＣＲの小さな部分だけ、特に３ビットの
チャンネル形式フィールドＣＴ、がラッチされてＲＳＭ
に使用される予備呼出しである。この情報は、次のチャ
ンネルが活性であるか否かを判定する論理を使用可能に
するためだけに使用される。先に注記したとおり、この
および他の呼出し動作で、呼出された情報は呼出しが開
始されてから２状態サイクルまたは２内部クロックサイ
クル後までＲＳＭで利用することができない。ＴＳＲへ
のこのおよび他のＲＳＭアクセス、ＲＳＭ_ＬＯＣＫ_Ｕ
Ｐ、はＴＳＲへ先制アクセスすることを表明される。Ｒ
ＳＭは、ＴＳＲ_ＡＣＫが戻るとＴＳＲへのそのインタ
ーフェースを効果的に総合制御し、ＲＳＭはＳＩＯイン
ターフェース無しで必要なアクセス動作を行うことがで
きる。ＴＳＲへのこのおよび他の呼出しアクセスで、Ｒ
ＳＭ_ＴＳＲ_ＲＤ_ＷＲおよびＲＳＭ_ＲＥＱが表明さ
れ、後者は動作を呼出／読出として区別する。この状態
はＴＳＲ_ＡＣＫが活性になるまで保持され、その時点
で次の状態、状態23、に入る。
【０２５８】状態23（ＣＣＲ読出を待つ状態） これはＴＳＲの単独読出しを待つ状態であり、この期間
中に、サービスされるべき次のチャンネルに対するＣＣ
ＲがＴＳＲからＴＳＲ_ＤＡＴＡ母線に読出される（再
び、呼出されたデータが利用できるには、現在のところ
呼出し開始から２状態サイクル遅らせることに注目のこ
と）。次の状態は状態31である。
【０２５９】状態31（予備ＣＣＲレジスタにロードす
る） ＴＳＲ_ＤＡＴＡに現われるＣＣＲ語のＣＴフィールド
が状態機械論理の内部「予備ＣＣＲ」レジスタにラッチ
される。ＴＳＲからのすべてのデータ呼出しの場合のよ
うに、パリティがパリティチェック回路120でチェック
される。回路120からのパリティエラー出力はＩＮＴ区
画に入力され、奇数または偶数のスロット時間（ＴＳＲ
_ＰＡＲＩＴＹ_ＥＲＲＯＲ_ＯＤＤまたはＴＳＲ_ＰＡＲ
ＩＴＹ_ＥＲＲＯＲ_ＥＶＥＮ）中に発生したものとして
区別される。ＩＮＴの活動により連続スロットの部分が
他の区画の関連活動に対して接続されるので、この区別
は、ＩＮＴを正しいチャンネル／スロットでエラーと関
連づけることができるようにするのに必要である。次の
状態は状態25である。
【０２６０】状態25（ハイパーチャンネル・マッピング
状態） 予備ＣＣＲラッチが調査され、ＲＳＭは予備ＣＣＲのチ
ャンネル形式（ＣＴ）ビットに従ってＴＳＲをアドレス
するようにそれ自身を調節する。たとえば、或るチャン
ネルは一つのＢＴＤＭタイムスロット（通常ＢおよびＤ
形式のチャンネルおよび音声チャンネル）で処理される
が、他のチャンネル（ハイパーチャンネル）は複数のタ
イムスロットにわたる。このようにして、予備ＣＣＲの
調査によりＲＳＭはＴＳＲのどのチャンネル・アドレス
・ブロックに現在アクセスしなければならないかを判断
することができる。このことは以下のＳＩＯの説明中の
ＨＣＲレジスタの説明から更に理解されよう。更に、予
備ＣＣＲの使用可能ビットはチャンネルを活性か不活性
か区別し、不活性チャンネルに対して状態パラメータを
保存しロードする動作が抑制され、これによりＴＳＲが
他の目的（たとえばＳＩＯデータのＩＯＰ／ホスト複合
体との間の転送）でアクセスされることができる。この
状態で、論理はサイクルカウンタ121から供給された情
報に基き、Ｌ１_ＢＯＳまたはＬ１_ＬＳＯＦを受取って
から29内部クロックサイクルが経過するまで待ち、次の
状態、状態２、に入る。
【０２６１】状態２（ＴＦＭ_ＴＳ０１状態の格納） 前のチャンネル（ＢＴＤＭ指示の前に有効であったスロ
ットに関係するチャンネル）が活性であれば、ＴＳＲへ
の書込みアクセスに対する制御器が作動され（ＲＳＭ_
ＬＯＣＫ_ＵＰおよびＲＳＭ_ＴＳＲ_ＲＤ_ＷＲ）、ＴＦ
Ｍの最初の状態語が提示され、前のチャンネルに関連す
るＴＳＲ内のチャンネル・アドレス空間に対して保存さ
れる。この、および他の「時間交換」要素状態語に関し
ては、各語内のフィールドの詳細およびそれぞれの要素
およびＩＮＴに対するそれぞれの使用法についてそれぞ
れの要素の下記説明を参照されたい。状態論理は、ＴＳ
Ｒからの承認（ＴＳＲ_ＲＳＭ_ＡＣＫ）の出現を待ち、
ＴＦＭ、ＴＶ、およびＴＬ１からの終了信号がすべてそ
の時間により表明されていることをチェックする。表明
されていなければ、エラー指示子ＲＳＭ_ＬＯＧＩＣ_Ｔ
ＭがＩＮＴに対して表明される。要素状態語の格納は、
現在のＢＴＤＭ ＩＦスロットの異なる段階で動的に行
われる。ただし、そのスロットは活性チャンネルと関連
しており、関連ＣＣＲのそれぞれのＴＤＥビットは使用
可能になっている場合である。ＴＦＭ状態語の保存に関
しては別の条件は、ＤＣＢ連鎖状態の終りまたはＦＩＦ
ＯパリティエラーがＴＦＭに発生していないということ
である。次の状態は状態４である。
【０２６２】状態４（ＴＶ_ＴＳ０１状態の保存） この状態および次の状態ではＴＳＲ_ＲＳＭ_ＬＯＣＫ_
ＵＰへの書込みアクセスの呼出しが表明されており、Ｔ
ＳＭが（ＳＩＯを除くＲＳＭに対して）完全に先制して
いる。前のチャンネルが活性であり且つ関連ＣＣＲのビ
ットＴＥが有効であれば、伝送要素ＴＶの最初の状態変
数が保存される。ＣＣＲのビットＴＥおよびＴＤＥは特
に、ＩＯＰの指揮下で動作するＳＩＯがそれぞれのＴＳ
Ｒ記憶位置にある値をＲＳＭに更新された値を送受信要
素からの時期はずれの状態情報でオーバライトさせない
ようにして更新することができるように設けられてい
る。次の状態は状態６である。
【０２６３】状態６（ＴＬ１_ＴＳ０１の格納） 第３の伝送変数、ＴＬ１_ＴＳ０１、が関連ＣＣＲのＴ
Ｅビットが使用可能である場合に格納される。次の状態
は状態７である。
【０２６４】状態７（ＴＳＲ_ＴＬ１_ＴＳ０１の呼出） 次のチャンネルが活性であれば、ＴＳＲの適切なアドレ
ッシングにより、ＲＳＭ_ＬＯＣＫ_ＵＰおよびＲＳＭ_
ＲＥＱが表明され、そのチャンネル（ＴＬ１_ＴＳ０
１）に対してＴＬ１の最初の状態変数を呼出すプロセス
がＴＳＲに対して開始される。ＴＳＲの読出での現在許
容されている２サイクルの遅れのため、呼出プロセスは
この状態で開始されるが、それぞれのデータは、この状
態から２状態後まではＴＳＲ_ＤＡＴＡ母線上で有効に
ならない。次の状態は状態５である。
【０２６５】状態５（ＴＳＲ_ＴＶ_ＴＳ０１の呼出） これは、次のチャンネルが活性であれば、ＴＳＲに対し
て次のチャンネルに関連するＴＶの状態変数を呼出すプ
ロセスを開始する。次の状態は状態３である。
【０２６６】状態３（ＴＦＭ_ＴＳ０１の呼出／ＴＳＲ_
ＴＬ１_ＴＳ０１のロード） 次のチャンネルが活性であれば、これは、２状態サイク
ル前に呼出された状態変数をロードするロード信号をＴ
Ｌ１に対して表明しながら、そのチャンネルに対するＴ
ＦＭの最初の状態変数の呼出を開始する。ロードされて
いるデータは母線126に現われ、そのデータのパリティ
チェックがＲＳＭ論理120により行われる。パリティエ
ラーに関し、適切な指示が前に説明したようにＩＮＴに
提示される。次の状態は状態９である。
【０２６７】状態９（ＨＰＣＲの呼出、ＴＶのロード） 次のチャンネルのＨＤＬＣプロトコル構成項をＨＰＣＲ
レジスタに呼出し、ＴＶに状態５（ＲＳＭ_ＴＶ_ＬＯＡ
Ｄの表明）で呼出した状態変数をロードする。ＴＶ_Ｔ
Ｓ０１のパリティがチェックされ、受信側終了信号（Ｒ
ＦＭ、ＲＶ、ＲＬ１）が確認される。発生するすべての
除外事項がＩＮＴにより同期して確実に記録されるよう
にするためＩＮＴが各スロット内の送受信要素より早く
始動し、長く動作することに注目のこと。次の状態は状
態１である。
【０２６８】状態１（ＣＣＲの呼出、ＴＦＭのロード） 二つの理由でＣＣＲが再読出しされる（状態０を参
照）。第１は、所要のハイパーチャンネル・マッピング
を処理することであり、第２は、予備ＣＣＲレジスタで
利用できないビットを呼出すことである（上に注記した
とおり、先の予備ＣＣＲ呼出しにはチャンネル形式フィ
ールドのみの呼出しおよび使用が含まれているので、効
率を良くするため予備ＣＣＲレジスタを完全なＣＣＲ表
現ではなく形式フィールドに合せて特別製作する。ハイ
パーチャンネルの再マッピングに関して、ハイパーチャ
ンネルは、複数のＢＴＤＭタイムスロットに広がってお
り、このようなチャンネルに関連するＣＣＲは、最初の
スロットの時刻に予備呼出しされたものではないことが
ある。前のチャンネルが活性であれば、ＴＦＭに（前に
アクセスされたＴＦＭ_ＴＳ０１を）ロードする信号Ｒ
ＳＭ_ＴＦＭ_ＬＯＡＤが表明され、ロードされている変
数のパリティがチェックされる。次の状態は状態28であ
る。
【０２６９】状態28（待ち状態／ＨＰＣＲのロード） これは周回すべきチップ外ドライバを考慮に入れる待ち
状態である。総合変数ＨＰＣＲをＲＳＭレジスタ116に
ロードする信号が表明され、そのパラメータのパリティ
がチェックされる。次の状態は状態22である。
【０２７０】状態22（ＥＯＰＩＳＲの格納／ＣＣＲのロ
ード） この状態により、ＩＮＴは、その終了信号（ＩＮＴ_Ｄ
ＯＮＥ）を表明しているべきであり、もしこのような表
明をしていれば、ＩＮＴがＳＩＯを経由するＩＯＰアク
セスに利用できるようになる関連チャンネルの深さ16の
待行列（図６を参照）に対して、新しいＥＯＰＩＳ状態
（プロセス終端割込状態）を提示しているべきである。
終了が表明されていなければ、論理タイムアウト・エラ
ーが掲示され、処理が続く。前のチャンネル（現在終っ
ているチャンネル）が活性であったとすれば、且つ関連
するＥＯＰ有効ビットが設定されていれば、ＥＯＰＩＳ
が掲示される（以下のＩＮＴの説明を参照）。パリティ
がチェックされている前の状態のいずれかでは、エラー
が検出されるとパリティエラーの発生がＩＮＴに知らさ
れることに注目のこと。それぞれの宛先要素の関連チャ
ンネルに関する処理区間に先行するか一致することのあ
る時間、およびこの時間関係がそれぞれのＰＡＲＩＴＹ
_ＥＲＲＯＲ_ＯＤＤまたはＰＡＲＩＴＹ_ＥＲＲＯＲ_Ｅ
ＶＥＮの指示を表明することになりＩＮＴに示される。
このような方法でのＥＯＰＩＳＲの掲示は、ハードウェ
アエラーに関連する割込状態ベクトルＣＥＩＳＲ（チャ
ンネル化エラー割込状態ベクトル）がすべて（ホストシ
ステムへの冗長なエラー報告を避けるため）すべてのチ
ャンネルに対して確実に１回且つ１回だけ掲示するのに
必要である。ＣＣＲをＲＳＭのレジスタ115にロードす
る信号が表明され、ＣＣＲ変数のパリティがチェックさ
れる。次の状態は状態12である。
【０２７１】状態12（ＩＮＴ_ＴＳ０１の格納） ＩＮＴに対する状態変数は、前のチャンネル（終ってい
る）が活性であったかまたはパリティエラーがそのチャ
ンネルに対して発生しているかすれば、格納される。こ
れは、要素内のハードウェアの故障に関連するがパリテ
ィエラーにより繰返し示される割込がホストシステムに
対して確実に１回且つ１回だけ発生するのに必要である
（状態22を参照）。次の状態は状態13である。
【０２７２】状態13（ＴＳＲ_ＩＮＴ_ＴＳ０１の呼出） 新しいチャンネルが活性であるかまたはそのチャンネル
に対する予備ＣＣＲ呼出し操作で先にパリティエラーが
発生しているかすれば、ＩＮＴに対する関連状態変数が
呼出される。再び、これは、ＩＮＴがスロット連鎖期間
中に繰返されるエラーに対して確実に一つだけの割込を
登録するようにする。次の状態は状態29である。
【０２７３】状態29（待ち状態） チップ外ドライバを周回させる待ち状態。次の状態は状
態14である。
【０２７４】状態14（ＲＶ_ＴＳ０１の格納／ＴＳＲ_Ｉ
ＮＴ_ＴＳ０１のロード）これは、前のチャンネルに対
する受信要素状態を保存する第１の状態である。そのチ
ャンネルが活性であり且つ受信がそのＣＣＲで有効であ
った（ＲＥビットがオン）とすれば、ＲＶのそれぞれの
状態が適切なアドレスおよび選択機能と共にＴＳＲに送
られる。この状態には（以下のＲＶの説明を参照）、前
のチャンネルに対してＲＶにより保存されたＣＣＲビッ
トＲＥおよびＲＤＥの状態を示すビットがある（これは
次のチャンネルのＣＣＲがロードされているので必要で
ある）。ＩＮＴ状態語に対するロード信号が表明され、
その語のパリティがチェックされる。次の状態は状態16
である。
【０２７５】状態16（ＲＬ１_ＴＳ０１の格納） この状態では、次のチャンネルが活性かまたは現在の状
態連鎖の前の状態でパリティエラーが発生している場合
には、ＩＮＴ区画に対する開始パルスが表明される。最
後のチャンネルに対するＲＬ１の状態語は、チャンネル
が活性であり且つそのＣＣＷに有効受信ビットＲＥがあ
る場合には、ＴＳＲに格納される。次の状態は状態18で
ある。
【０２７６】状態18（ＲＦＭ_ＴＳ０１の格納） 前のチャンネルが活性であった場合且つそのＣＣＲ Ｒ
ＤＥビットが有効であった場合に前のチャンネルに対す
るＲＦＭ状態を格納する。次の状態は状態20である。
【０２７７】状態20（ＲＦＭ_ＴＳ０２の格納） 前のチャンネルが活性であり且つＲＤＥが有効であった
場合、ＲＦＭに対する第２の状態語を格納する。次の状
態は状態10である。
【０２７８】状態10（ＲＶ_ＴＳ０２の格納） 前のチャンネルが活性であり且つＲＥビットが有効であ
った場合、ＲＶに対する第２の状態語を格納する。次の
チャンネルが活性であり且つパリティエラーが発生して
いなければ要素を伝達する開始パルス（ＲＳＭ_ＸＭＩ
Ｔ_ＳＴＡＲＴ）が表明される。次の状態は状態11であ
る。
【０２７９】状態11（ＴＳＲ_ＲＶ_ＴＳ０２の呼出） 次のチャンネルが活性であればＲＶに対する次の状態が
呼出される。次の状態は状態21である。
【０２８０】状態21（ＴＳＲ_ＲＦＭ_ＴＳ０１の呼出） 次のチャンネルが活性であれば、ＲＦＭに対する第１の
状態語が呼出される。次の状態は状態19である。
【０２８１】状態19（ＴＳＲ_ＲＦＭ_ＴＳ０２の呼出／
ＲＶにＴＳ０１を格納） 次のチャンネルが活性であればＲＦＭに対する第２の状
態語が呼出され、チャンネルが活性であれば第２の状態
語がＲＶにロードされ、パリティがチェックされる。次
の状態は状態17である。
【０２８２】状態17（ＲＬ１状態の呼出／ＲＦＭのロー
ド） 次のチャンネルが活性であれば、ＲＬ１に対する状態語
を呼出され、ＲＦＭに対する第１の状態語がＲＳＭにロ
ードされ、パリティがチェックされる。次の状態は状態
15である。
【０２８３】状態15（第１のＲＶ状態の呼出／第２のＲ
ＦＭ状態のロード） 次のチャンネルが活性であれば、ＲＶに対する第１の状
態語（ＴＳＲ_ＲＶ_ＴＳ０１）が呼出され、第２の状態
語がＲＦＭにロードされ、そのパリティがチェックされ
る。次の状態は状態26である。
【０２８４】状態26（ＲＬ１のロード） 次のチャンネルが活性であれば、ＲＬ１に対する第１の
状態語がロードされ、パリティがチェックされる。次の
状態は状態27である。
【０２８５】状態27（ＲＶ１のロード） チャンネルが活性であれば、第１の状態語（ＴＳＲ_Ｒ
Ｖ_ＴＳ０１）をＲＶにロードし、その語のパリティを
チェックする。次の状態は状態24である。
【０２８６】状態24（受信開始） これは連鎖の最後の状態である。Ｌ１_ＬＳＯＦまたは
Ｌ１_ＢＯＳを受取ると直ちに次のスロットが前のスロ
ットになるので、スロット発生論理が、そのレジスタを
それらの一つが現われたとき更新するように調節され
る。現在のチャンネルが活性であり且つパリティエラー
が呼出し時に発生していなければ受信開始（ＲＳＭ_Ｒ
ＣＶ_ＳＴＡＲＴ）が表明される。次の状態は初期状態3
0である。
【０２８７】状態虚偽（エラー状態） これは、状態論理にハードウェアエラーが発生したこと
によってのみ入ることができる禁止状態である。この状
態に達すると、ハードウェアエラー指示ＲＳＭ_ＥＲＲ
ＯＲ_ＳＴＡＴＥがＩＮＴに対して表明され、状態30に
続いて動作することにより回復の試みが行われる。
【０２８８】８．ＢＴＤＭインターフェース バースト時分割多重（ＢＴＤＭ）インターフェース（Ｉ
Ｆ）での線路、信号交換、および動作の方法について次
に図13〜図15のタイミング図に関して説明する。このイ
ンターフェースに関連はするが、現在権利を主張してい
る主題事項に関連するとは考えられない特定のＬ１回路
の詳細は先に引用した「統合データリンク制御器に対す
るバースト時分割多重インターフェース」と題する同時
係属中の相互参照出願書に述べられている。前記出願書
およびその開連開示の詳細をここにそれらを参照するこ
とにより取入れてある。今後は、簡単のため、ＢＴＤＭ
インターフェースを簡単に「ＢＴＤＭ」および「インタ
ーフェース」と称することにする。
【０２８９】ＢＴＤＭは、国際標準機構（ＩＳＯ）の開
放システム相互接続（ＯＳＩ）仕様により規定されてい
る、層１のプロセスと層２のプロセスとの間を正確に機
能的および論理的に遮断する。層２のプロセスは、全体
としてまたは一部をこの発明のＩＤＬＣ装置の内部で行
うことができる（ＩＳＤＮの基本速度環境に対する現在
説明中の実施例においては、多数ではあるが全部ではな
い層２機能がＩＤＬＣで行われるが、他の層２の機能的
責任はＩＯＰまたはホストシステムで考えなければなら
ない）。
【０２９０】ＢＴＤＭそれ自身は、ＯＳＩにより規定さ
れてもいなければまたは考えられてもいない。むしろ、
ＢＴＤＭは、層１のハードウェアと層２のハードウェア
との間で、ＩＤＬＣの現在必要とする処理量をＩＤＳＮ
の代表的な基本速度環境の範囲内およびそれを超えて達
成することができるように、機能を転送するタイミング
を形成する独特の方法を構成するのに現在考えているも
のを表わしているのである。
【０２９１】ＢＴＤＭは、ＩＤＬＣとＬ１回路との間で
データを高速で（最大毎秒2.048メガビット全二重で）
転送するどちらかといえば少数の線路を使用している。
ＢＴＤＭは、このような転送に模範的なＩＤＳＮ基本速
度環境で適応するのに必要な柔軟性を備えている。たと
えば、32個の全二重Ｂ形式チャンネルに対して、各チャ
ンネルでのデータ転送速度は各方向に最大64kbpsであ
る。勿論、Ｌ１回路が結合している特定の回路網または
媒体により、このような回路は多様な形態を取ることが
できることが理解される。現在関連するものの中には、
ＢＴＤＭの特定の信号、信号タイミング、および信号位
相特性を支持するのに必要なこれら回路の一般的構成が
ある。その一般的構成については、上述の同時係属中の
特許出願書に完全に説明されており、現在権利請求する
事項には関係していない。したがって、関連する回路機
能についてのみここで説明する。
【０２９２】このインターフェースは、Ｌ１ハードウェ
アにチャンネルあたり０から64kbps全二重のスロットに
よりデータ速度を制御させ、これにより音声／クリア・
チャンネル、Ｂ形式チャンネル、および更に低速のＤ形
式チャンネル（チャンネルあたり16kbps全二重）、Ｍ形
チャンネル、およびＳ形チャンネルの他に、複数のＢ形
チャンネルのタイムスロット容量を集合して形成したハ
イパーチャンネルにも適応させるようにする（ハイパー
チャンネルについての後の説明を参照のこと）。更に、
インターフェースの転送タイミングの柔軟性にはスロッ
トおよびフレームの持続時間の変動を動的に考慮して必
要な通信トラフィックの変動に耐えるようになってい
る。
【０２９３】Ｌ１プロトコルとしてＩＳＤＮの基本速度
およびＩＳＤＮの基礎速度の両者を、および主要Ｌ２プ
ロトコルとしてＨＤＬＣを、支持するのに好適であるよ
うに実施されているが、ＢＴＤＭはこれらプロトコルに
限定されるものではない。それ故ＢＴＤＭは、ＯＳＩま
たはＩＢＭにより規定された他のＬ１、Ｌ２プロトコル
（たとえばＡsyncまたはＢisync）を支持するのに使用
することができ、どんなチャンネルによる符号化音声の
転送に適応させるにも好適な速さおよび特性を備えてい
る。
【０２９４】インターフェース・データ転送信号は、各
チャンネル・タイムスロット内に時間の短い持続時間窓
を占有する鋭く時間圧縮されたバーストで行われる。伝
送および受信の転送は同時に行われる。バースト間の
「無効時間」は、セットアップ時間とも呼ばれるが、Ｉ
ＤＬＣで行われるチャンネル処理および状態交換機能の
効率を最適化するよう設計されており、マルチチャンネ
ル通信サービスに必要なＬＳＩ回路のセル・カウントを
本質的に最少にすると共にＩＤＬＣでチャンネルあたり
必要なバッファ記憶装置の容量を最少にすると信ぜられ
ている。
【０２９５】このインターフェースは、成層プロトコル
（ＯＳＩおよびＳＮＡ）のもとで局部と遠隔とのチップ
モジュールの間でデータを転送するのに使用することが
できる方法において高度な柔軟性を備え、ＩＤＬＣと多
様なＬ１回路とのような層２装置の間でＨＤＬＣフォー
マットによる時分割多重（ＴＤＭ）チャンネル化データ
の転送を容易にする。
【０２９６】このインターフェースは、各々が持続時間
「Ｚ」のチャンネルごとのＴＤＭタイムスロットにより
全二重データの「Ｙ」ビットを転送することができる、
「Ｘ」ＴＤＭデータチャンネルを支持する。ここで、
「Ｘ」は１から32までの範囲とすることができ、「Ｙ」
は０から８までの範囲とすることができ、「Ｚ」は最小
3.8マイクロ秒であり、「Ｘ」×「Ｚ」は125マイクロ秒
以下である。上の特徴はＩＳＤＮヨーロッパ仕様に合せ
て特別に設計されたものであり、特にＩＳＤＮ北米仕様
に特に設計された実施例では、「Ｘ」は１から25までの
範囲とすべきであり、「Ｙ」はＢ形およびＤ形のチャン
ネルに対して０から８までの範囲とすべきであり、
「Ｚ」は同じく最小3.8マイクロ秒にすべきであること
に注目。
【０２９７】上述のパラメータに関して、これらは現在
企図しているＩＳＤＮ環境に合せて特別設計されている
ものであることに注意。他の環境では、ＸおよびＹの指
示限界に対してＹ（スロット窓あたり転送可能なビッ
ト）の範囲は、困難無く16まで増加することができる。
現在のＢＴＤＭ実施例は単一Ｌ１回路ユニットを単一Ｉ
ＤＬＣ型の装置と結合するため特に設計されているもの
であるが、同様なインターフェース設計を複数のＬ１回
路モジュールを単一のＩＤＬＣ装置にまたは複数のＩＤ
ＬＣ装置にさえ結合させるのに使用することができると
考えられていることにも注目すべきである。
【０２９８】関連特許出願書に更に詳細に説明されてい
るインターフェースの特徴は、すべてのチャンネルでの
「積極滑り」といわれているものである。インターフェ
ースのタイミングは現在のところ、Ｌ１回路内の特定の
要素により正常動作条件下で、内部Ｌ１クロックと遠隔
回路網ノードとの間のクロックのドリフトによる、オー
バランおよびアンダーラン（Ｌ１からＩＤＬＣへの受信
データの転送に関するオーバランおよびＩＤＬＣからＬ
１への伝送データに関するアンダーラン）の可能性が効
果的に除去されるかまたは少くとも可能最小限になるよ
うに調節されている。他の時間依存インターフェースで
は、時々予想され且つ掲示されたエラー指示およびホス
ト起源のクレーム再伝送により処理されるように間欠滑
り効果を生ずるのはクロックのドリフトにとっては正常
と考えられている。このようなエラーの掲示および再伝
送は、明らかにホストシステムの処理時間にとって無駄
であり、インターフェースの帯域幅を浪費し、またはそ
の使用を制限し勝ちであるが、積極滑り動作により効果
に除去し、または可能な限り少くすることができる。
【０２９９】ＢＴＤＭは、図13および図14に示す相対信
号タイミングを有するデータ線および制御線を備えてい
る。単独線路、ＲＤＡＴＡおよびＴＤＡＴＡは、それぞ
れ受信データおよび伝送データ（Ｌ１からＩＤＬＣへの
受信データ、ＩＤＬＣからＬ１への伝送データ）を運
ぶ。制御線ＬＳＯＦおよびＢＯＳは、ＴＤＭタイムフレ
ームおよびタイムスロットに対するそれぞれ「フレーム
の最後のスロット」および「時間のスロット点の始ま
り」を示す、基準タイミング・パルスを転送する。ＬＳ
ＯＦは、最後のフレームスロットに対するスロット指示
の始まりであると共にフレーム指示の前進端である。Ｌ
ＳＯＦおよぼＢＯＳに関するパルスの持続時間は、50＋
１秒すなわち１（ＩＤＬＣ、Ｌ１）機械クロックサイク
ルである。各フレームスロットは、通信チャンネルに割
当てることができ、各通信チャンネルにはフレームにつ
き一つ以上のスロットを動的に割当てることができる。
活性のＢ、Ｄチャンネルおよびクリア／音声チャンネル
は、各々フレームあたり１スロットを割当てられ、数ス
ロット（必らずしも時間的に連続していない）を一つの
ハイパーチャンネルにまとめて割当てることができる
（下のハイパーチャンネルの説明を参照）。
【０３００】各スロット期間中、送受信データの転送は
800＋１秒の「窓」の中でビット直列に発生する。受信
データ用窓は、次のスロットの始まりを示すＢＯＳパル
スより800＋１秒前に始まり、そのパルスより50＋１秒
前に終る。伝送データ用窓は、受信窓と同じ時刻に始ま
るが、伝送要求および対応する伝送ビットの転送の位相
のため、次のＢＯＳ指示とほとんど一致して終る。
【０３０１】各ビットは、Ｌ１側からのそれぞれのパル
ス（Ｌ１により送られる各受信ビットに伴うＲＤＡＴＡ
_ＶＡＬＩＤパルスおよびＩＤＬＣ要素ＴＬ１により送
られる各伝送ビットに対して表明されるＴＤＡＴＡ_Ｒ
ＥＱパルス）により規定される100＋１秒の時間間隔内
に転送される。どんなスロット期間中でも、各方向に転
送されるビットの数（Ｌ１回路により提示される「ＲＤ
ＡＴＡ_ＶＡＬＩＤパルスおよびＴＤＡＴＡ_ＲＥＱパル
スの数）は可変である（現在のＩＳＤＮの環境では０か
ら８までである）、この可変性によりＬ１はその送受信
バッファを上述の積極滑り動作を達成するように調整す
ることができる。
【０３０２】スロット間隔の残り、接続時間で少くとも
2.95マイクロ秒、は「セットアップ」時間であり、ＩＤ
ＬＣに前のスロット（それぞれの転送に続くＢＯＳパル
スの前のスロット）で受取ったデータの必要最少限のす
べての処理を完了させ、次のスロット（転送窓後の次の
ＢＯＳと共に始まるもの）に対してチャンネル状態交換
を行わせ、次のスロットに関連するチャンネルおよび転
送窓に対して伝送データの必要最少限のすべての処理を
完了させる。
【０３０３】ヨーロッパＩＳＤＮ速度（毎秒2.048メガ
ビット）に対する理論的（公称）スロット接続時間は3.
91マイクロ秒であるが、この発明のインターフェースで
の持続時間はわずか短い時間（最小限3.8マイクロ秒）
に保持されている。すなわち、ＢＴＤＭでのスロット速
度は局部Ｌ１クロックと遠隔クロックとの間の「最悪の
場合のドリフト」を考慮して回路インターフェースで予
想される公称スロット速度よりわずかに大きい。この
「前進スロット速度」に維持すること、およびスロット
あたり転送されるビット数のＬ１レベルに調整すること
により積極滑り動作が効果的に行われる。すなわち、Ｌ
１側での送受信バッファ（チャンネルあたり２バイトの
各々に最少限の容量を有する）が内部Ｌ１クロックと回
路網側クロックとの間のクロックのドリフトによるオー
バーフローおよびアンダーフローが確実に発生しないよ
うにする。ＩＤＬＣ側では、送受信パイプライン内の処
理の速度およびＤＭＡＣのＩＯＰ記憶装置へのアクセス
の最悪の場合の予想速度は、積極滑り制御のためにＬ１
によって設定された歩調に合わせるのに適当な能力以上
を確保するように設計されている。
【０３０４】図15は、ＢＴＤＭデータビット・クロック
機能ＴＤＡＴＡ_ＲＥＱおよびＲＤＡＴＡ_ＶＡＬＩＤの
発生に関連する内部Ｌ１クロック、Ｃ１_ＣＬＯＣＫお
よびＢ２_ＣＬＯＣＫ、のタイミングを示す。Ｃ１はマ
スタクロックであり、Ｂ２は（Ｃ１から得られる）スレ
ーブクロックである。各内部クロックパルスの持続時間
は20＋１秒（ns）である。連続するＣ１パルスおよびＣ
２パルスは重なり合わず、Ｂ２の始まりは約５nsの「防
護」スペースで直前のＣ１の終りに続く。Ｌ１での各機
械サイクル（50ns）はＢ２パルスの立上りと共に始ま
り、４クロック位相から構成されている。一つはＢ２パ
ルスの持続時間に関連し、もう一つはそのＢ２の終りか
ら次のＣ１の立上りまでの時間間隔に関連し、第３はそ
のＣ１パルスの持続時間に関連し、第４はそのＣ１から
次のＢ２の立上りまでの防護スペースと関連する。
【０３０５】送受信ビットの転送には受取り承認が出さ
れない。ＩＤＬＣは、「＊＊＊＊」で示されるＲＤＡＴ
Ａ_ＶＡＬＩＤの所定の位相で受信データビットをラッ
チすることを、および「＊＊＊＊」で示されるＴＤＡＴ
Ａ_ＲＥＱの所定の位相でビット転送のＬ１要求をラッ
チすることを要求される。Ｌ１は、ＩＤＬＣにより提示
される伝送データビットを「＃＃＃＃」で示されるＴＤ
ＡＴＡの所定の位相でラッチしなければならない。
【０３０６】上記データ線および制限線の他に、多数の
線がＢＴＤＭに関連するとして示されているが、実際に
はＬ１回路をＩＯＰ／ホストシステムに結合する線であ
り、或るものはＩＯＰ母線に直接接続し、他のものはＩ
ＤＬＣのＳＩＯ要素を通して間接的にＩＯＰ母線に接続
する。これらの線によりＩＯＰはＬ１回路の始動を直接
制御し、これら回路から直接割込状態情報を取出すこと
ができる。これら線の名称および機能を以下に示す。
【０３０７】ＣＨＩＰ＿ＳＥＬＥＣＴ ＳＩＯからＬ
１への入力で、Ｌ１アドレス空間にある有効ＩＯＰ起源
アドレス（およびＩＯＰにより要求される動作が書込み
であれば、ＩＯＰ起源データ）の検出を示す。この信号
は、その有効状態が線：ＲＥＡＤ／ＷＲＩＴＥ、ＡＤＤ
ＲＥＳＳ、ＡＤＤＲＥＳＳ＿ＰＡＲＩＴＹ、および書込
動作：ＤＡＴＡおよびＤＡＴＡ＿ＰＡＲＩＴＹに関連す
ることをも示す。この線はアドレスが除去されるまで活
性のままになっている。
【０３０８】ＲＥＡＤ＿ＷＲＩＴＥ ＳＩＯからＬ１
への入力で、指定アドレスに対して行われるデータ転送
動作を指定する。この線上の２進数１および０のレベル
はそれぞれ読出しおよび書込の機能を指定する。線の信
号状態はＣＨＩＰ＿ＳＥＬＥＣＴが活性であるとき有効
である。
【０３０９】ＡＤＤＲＥＳＳ ＳＩＯからＬ１への12
ビットの入力で、ＣＨＩＰ＿ＳＥＬＥＣＴが活性である
ときデータを転送すべきＬ１内部のアドレス（Ａ12〜Ａ
０。Ａ12が最上位ビット）を指定する。ＡＤＤＲＥＳＳ
は、ＣＨＩＰ＿ＳＥＬＥＣＴが活性であればいつでも有
効である。ＳＩＯは実際にＩＯＰから24ビットのアドレ
ス（Ａ23〜Ａ０）を受取り、高次ビット（Ａ23からＡ1
2）を複写してＣＨＩＰ＿ＳＥＬＥＣＴを発生すると共
にＬ１に（必要に応じて更にＬ１により複写するため
に）低次ビットを転送する。
【０３１０】ＤＡＴＡ ＩＯＰ母線とＬ１との間のＴ
ＴＬ３状態双方向16ビット（２バイト）母線。読出動作
中、Ｌ１側はＣＨＩＰ＿ＳＥＬＥＣＴの表明解除後20＋
１秒以内にそのデータ・ドライバを使用禁止にしなけれ
ばならない。
【０３１１】ＤＡＴＡ＿ＰＡＲＩＴＹ 書込動作中Ｉ
ＯＰから入力されるＬ１パリティで、ＤＡＴＡのそれぞ
れ高および低バイトに関連する高（Ｈ）および低（Ｌ）
のパリティビットから成る。Ｌ１がパリティエラーを検
出すると、−ＤＴＡＣＫを表明せずに、エラーをデータ
と関係づける状態ビットを設定する。そのビットはＩＯ
Ｐ／ＳＬＯにより読取られ、関連するＤＴＡＣＫ時間切
れの原因をつきとめることができる。
【０３１２】ＡＤＤＲＥＳＳ＿ＰＡＲＩＴＹ ＳＩＯ
からのＬ１入力（２ビット）で、ＡＤＤＲＥＳＳの関連
（全および半）バイトのパリティを示す。Ｌ１がアドレ
ス・パリティエラーを検出すれば、データ・パリティエ
ラーに関する限り−ＤＴＡＣＫの表明を禁止し、エラー
をアドレスに関連づける状態ビットを設定する。ＩＯＰ
／ＳＩＯはそのビットを読取って関連するＤＴＡＣＫタ
イムアウトの原因をつきとめることができる。
【０３１３】−ＤＴＡＣＫ データ転送の承認に使用
されるＬ１からの３状態出力。読出動作中有効データが
ＤＡＴＡに静置されてからのみ、または書込み動作時デ
ータがラッチされてから、且つ関連するデータおよびア
ドレスの各パリティが正しいときに限り表明される。信
号はＣＨＩＰ＿ＳＥＬＥＣＴの表明解除後20＋１秒以内
に除去されるべきである。
【０３１４】−ＣＨＩＰ＿ＩＮＴＥＲＲＵＰＴ ＩＤ
ＬＣのＩＮＴ要素へのＬ１出力で、ＩＮＴによりＬ１ハ
ードウェア障害手動割込ベクトルの要求発生に使用され
る。ＩＮＴ／ＳＩＯはＩＯＰ母線インターフェースでＩ
ＯＰによりあらかじめ指定されたレベルで関連割込を発
生する。この線は、Ｌ１の内部状態レジスタから状態読
出動作を要求することによりＩＯＰがＩＤＬＣ割込要求
に応答するまでＬ１により活性に保持すべきである。こ
の線はその後少くとも100ns不活性に保持して連続動作
を完了させるべきである。ＩＮＴはＬ１の手動割込要求
を待合わせないので、Ｌ１回路は、それら回路の局部状
態レジスタ内の複数のＬ１事象に対する状態の収集に責
任がある。更に、ＩＮＴによる手動ベクトル発生は他の
割込状態交換活動に対して遅らせることができるので、
このような遅れに対する許容差をＬ１プロセスに設けな
ければならない。
【０３１５】−ＣＨＡＮＮＥＬ＿ＩＮＴＥＲＲＵＰＴ
ＩＮＴによりＬ１チャンネル割込手動ベクトルの発生
を要求するのに使用されるＬ１出力。この割込は、上の
チップ割込と同じに処理される。唯一の差違は、ＩＤＬ
Ｃにあってそこではこの割込にチップ割込より低いパリ
ティが与えられる。また、この割込は、チップ割込ベク
トルとは異なる独特のベクトルを発生させる。
【０３１６】−ＲＥＳＥＴ ＳＩＯからＬ１への入力
で、すべてのＬ１回路をリセット状態にマスタリセット
させる。−ＲＥＳＥＴは、何時でも作動させることがで
き、ＣＨＩＰ＿ＳＥＬＥＣＴで遮断されることはない。
これは最小100ミリ秒だけ活性のままでいる。
【０３１７】９．受信レジスタおよび受信論理要素 受信要素は、ＲＬ１、ＲＶ、及びＲＦＭである。本章で
は要素ＲＬ１およびＲＶについて述べ、且つ各要素内の
レジスタおよび状態機械の論理について説明する。
【０３１８】9.1 ＲＬ１の機能 ＲＬ１は、ＢＴＤＭからデータ信号を受け取るためにＢ
ＴＤＭインターフェースとＲＶの間をインターフェース
し、データ信号を部分的に処理して結果の信号をＲＶに
渡す。
【０３１９】ＲＬ１の機能は次のとおりである。 １）受信データの直列解消。ＲＬ１はデータをＢＴＤＭ
で、チャンネル・タイムスロットあたり０から８ビット
のバーストでビット直列で受取り、データを８ビット・
バイトに直列を解き、この８ビット・バイトを更にビッ
ト並列処理のためＲＶに送る。
【０３２０】２）ＲＶに送られたデータからプロトコル
特有の文字および制御信号パターンを検出し削除する。
プロトコル向きのデータ（例えばＨＤＬＣ）を運ぶチャ
ンネルにおいては、フレーム・フラグ及び、アイドルと
打ち切り信号パターンが検出され除去される（ＲＶに渡
されない）。ＲＬ１によって維持される受信ビット・カ
ウントは、そのような除去を勘案して調節される。
【０３２１】３）透明ビットの検出及び除去。あるデー
タ・バイトが制御キャラクタまたはメッセージ間パター
ンとして誤って解釈されることを防止するためにデータ
に遠隔的に挿入された（詰め込まれた）ビットが検出さ
れ、除去または外される（ＲＶに渡されない）。ＲＬ１
によって維持される受信ビット・カウントは、そのよう
な除去を勘案して調節される。
【０３２２】４）ＩＮＴ要素にフレーム受信状態を、お
よびＨＤＬＣ打切りパターンおよびアイドルパターンの
ようなプロトコル特有パターンの受信を、警報する指示
子を設定すること。
【０３２３】５）打切陰蔽。ＲＬ１は（ＳＩＯ、ＲＳ
Ｍ、およびＴＳＲを介してホスト／ＩＯＰにより）フレ
ームの外側の打切パターンの検出を選択適に陰蔽するよ
う動的に調節することができ、これによりこのような検
出に関連する不必要な割込を除去する柔軟なホストプロ
グラムを作ることができる。
【０３２４】オクテット整列チェック。フレーム閉鎖フ
ラグを検出すると直ちに、ＲＬ１はオクテット整列チェ
ックを行ってフレーム期間中に受取ったビットの数（デ
スタッフされた数より少い）が８の倍数を表わしている
ことを確認する。
【０３２５】７）プロトコル特有パターン内の共有記号
の検出／削除。連続するフラグ（011111101111110）の
間に共有０を使用して伝送するビットの総数を減らすよ
うにしているＨＤＬＣの源に対して、ＲＬ１はこのよう
なフラグを検出し、削除する責任がある。また、フレー
ム間に一つの共有フラグを使用し（一つのフレームの終
りおよび他のフレームの始まりを表わし）ているＨＤＬ
Ｃの源に対して、ＲＬ１はまた、このようなフラグを区
別し、適切な内部フレーム状態およびフレームの外部終
端指示を設定する責任を有する。
【０３２６】８）データの反転。ＲＬ１は、反転データ
プロトコル（たとえば、反転ＨＤＬＣ）の受取りを支持
するが、反転形態で受取ったフラグ文字、アイドルパタ
ーン、および打切パターンの検出、削除、および指示の
責任を有する。
【０３２７】9.2 ＲＬ１の論理 図16〜図18を参照すると、ＲＬ１は、ＲＬ１のすべての
動作を制御する他に、受信データに対して一定のパター
ン検出機能を行う状態機械論理150を備えている。ＲＬ
１はまた８ビットのチェックレジスタ152、８ビットの
データレジスタ153、および６ビットのサービスレジス
タ154を備えている。論理150およびレジスタ154の出力
はＲＬ１状態語、ＲＬ１＿ＴＳ０１、を形成するが、こ
れは状態交換保存のためＴＳＭに提示される。
【０３２８】論理１５０の特殊状態の詳細は、この発明
には直接関連がないので、ここでは、説明を省略する。
【０３２９】図18を参照すると、時間交換状態語、ＲＬ
１＿ＴＳ０１、はＲＬＣＲおよびＲＬＤＲと言う２個の
８ビット・フィールド、ＲＬＴＣという名の４ビット・
フィールド、ＲＬＤＣという名の３ビット・フィール
ド、ＲＬＦＳという名の２ビット・フィールド、および
ＲＬＳＴＡＴという名の７ビット・フィールド、から構
成されている。それぞれのフィールド名称の意味および
各フィールドに提示されている情報について次に示す。
ＲＬＣＲ−はＲＬ１チェックレジスタ状態を表わす。こ
れはチェック・シフトレジスタ152の内容を絶えず反映
する。
【０３３０】ＲＬＣＲ− ＲＬ１チェック・レジスタ状
態、すなわち、レジスタ１５２の状態をあらわす。
【０３３１】ＲＬＤＲ− ＲＬ１データレジスタの状態
を表わす。これはデータレジスタ153の内容を絶えず反
映している。
【０３３２】ＲＬＴＣ− ＲＬ１の透明度カウントの
状態を表わす。これは透明度カウント、すなわち、フラ
グ文字、アイドルパターン、および打切パターンの検出
の他に、ＨＤＬＣの規則に従うデスタッフィング動作の
必要性の認識に使用される連続的に受信される１のビッ
ト、の状態に絶えず対応している（下の状態機械の説明
を参照）。
【０３３３】ＲＬＤＣ− ＲＬ１データ・カウント、
受取った有効データ・ビットの数のカウント（モジュロ
８）、を表わす。これはオクテット整列を決定する有効
フレーム閉鎖フラグの検出後に使用される。このカウン
トは、打切、アイドル、またはフラグが検出されるとリ
セットされる。
【０３３４】ＲＬＦＳ− ＲＬ１フレーム状態カウン
トを表わす（以下の状態機械の説明中のフレーム状態
０、１、２、および３の説明を参照）。その値は、ＨＤ
ＬＣのフレーム受信の位相を区別するもので、受信デー
タがＲＶに伝えるメッセージデータを何時表わすかを確
認するのに使用される。
【０３３５】ＲＬＳＴＡＴ− 図17に示すようにＲＬ
１状態レジスタ154の状態を表わす。そのビットは、ビ
ット０〜６で示してあるが、以下のようにそれぞれのチ
ャンネルで受信した最も最近の状態を示す。 ビット０−アイドルパターンを受信。 ビット１−フレームパターンの終りを受信。 ビット２−打切パターンを受信。 ビット３−予備。 ビット４−オクテット整列エラーを検出。 ビット５−予備。 ビット６−予備。
【０３３６】ＢＴＤＭにより提示されたデータビット
（ＢＴＤＭ＿ＤＡＴＡ＿ＶＡＬＩＤの付いたＢＴＤＭ＿
ＤＡＴＡ）は、その提示のクロックサイクル（50ns）内
にチェックレジスタ152に移される。チャンネルプロト
コルに応じて、このようなデータはデータレジスタ153
に選択的に移され、異なる処置がそれに続く。
【０３３７】クリアチャンネルに対して、ビットは特別
なパターンチェック無しでレジスタ153に移され、（状
態機械151で決定されるのであるが）連続の第８ビット
が受信されるについて、データレジスタ153の並列出
力、ＲＬ１＿ＲＶ＿ＤＡＴＡ、が準備完了指示、ＲＬ＿
ＲＶ＿ＤＡＴＡ＿ＲＤＹと共にＲＶに提示される。この
ような指示が示されると、ＲＶは、その提示のクロック
サイクル内に８ビットをラッチしなければならない（す
なわち、転送は同期しており、承認は発せられない）。
【０３３８】ＨＤＬＣ、または所定のビットパターンの
選択的検出、このようなパターンの選択的削除、および
このようなパターンの検出に関連する指示の転送、を必
要とする特別にフレームされた伝送プロトコルに対して
構成されたデータチャンネルに対しては、ＲＬ１は次の
ような動作を行う。
【０３３９】ビットは、チェックレジスタ152およびデ
ータレジスタ153の双方に直列に移され、各ビットが到
着するにつれて論理150は、そのビットおよび前に受取
った７ビットがフラグ（01111110）を表わしているか判
定するように動作する。これらビットがフラグを表わし
ていれば、データレジスタ153はＲＶへの転送を行わず
にクリアされ、更にフレーム開閉状態の判断が成され、
該当すればＲＶへの指示がレジスタ154に設定される。
【０３４０】各ビットを受信するにつれて、論理150は
また、そのビットおよびその先行６ビットがアイドルパ
ターンまたは打切パターン（１が７個以上連続している
パターン）の一部を形成しているか判定する。これが検
出されれば、データレジスタはＲＶへの転送を行わずに
クリアされ、アイドル状態または打切状態の指示がＲＶ
に対して設定される。打切またはアイドルパターン（こ
れは事実、新しい開放フラグが到着するまで後続データ
を無効にする）を検出してから、論理150は、到着ビッ
トを検査してフラグを探し続け、フラグを検出されるま
で、ＲＶへの転送を行わずにデータレジスタをクリアす
ることにより、受信した８ビット群を捨て続ける。
【０３４１】開放フラグを検出してから、論理150は、
上述のようにフラグ、アイドルパターン、および打切パ
ターンをチェックし続けるが、各受信ビットをその６個
の先行ビットと共にチェックしてそのビットが「詰込
み」ビット（０の後に１が５個連続したものに続く０ビ
ット）であるかの確認も行う。各詰込みビットは（デー
タレジスタの、およびそのビットのデータレジスタへの
移行を防止することにより）捨てられ、このように捨て
てから残っている各８ビット群は同期転送によりＲＶに
転送される（上述のクリアデータの説明を参照）。
【０３４２】開閉フラグ、アイドルパターン、および打
切パターンを検出すると、論理150は、サービスレジス
タ154に関連指示を設定し、新しい指示をレジスタ154に
設定するにつれて、論理150は、レジスタの内容をＲＶ
に提示する。レジスタ154のビット配置を図17に示し、
以下に説明する。
【０３４３】図17を参照すると、レジスタ154は、ＩＤ
ＬＥ、ＥＯＦ、ＡＢＯＲＴ、ＲＥＳ、およびＯＣＴＥＴ
という名の５個の１ビット・フィールドおよびＲＥＳと
いう名の２ビット・フィールド１個を含む７ビットを備
えている。３個のＲＥＳビットは予備に取ってあり、他
のビットは、活性のとき、それぞれの名に関連する指示
機能を行う。すなわち、ＩＤＬＥおよびＡＢＯＲＴはそ
れぞれアイドルパターンおよび打切パターンの検出を指
示し、ＥＯＦは閉鎖（フレームの終り）フラグの検出を
指示し、ＯＣＴＥＴはオクテット整列不良の検出を指示
する。
【０３４４】反転形態で伝送されたＨＤＬＣに対して動
作するときは、レジスタ152および153の入力に配設され
た図示しないインバータ・ゲートがすべての受信ビット
を反転するように作動される。したがって、このような
信号に対する論理150の動作は、事実上非反転ＨＤＬＣ
信号に対する動作と同じである。
【０３４５】9.3 ＲＶの機能 ＲＶは、データおよび状態情報をＲＬ１から受取り、Ｃ
ＲＣ（循環冗長チェック）の計算を行い、あふれ状態を
チェックし、別の状態情報を付加してデータをＲＦＭに
伝える。フレーム終端の指示をＲＬ１から受取ると、Ｒ
Ｖは、ＣＲＣチェック結果をＲＬ１およびＲＶの双方の
状態と共にＲＦＭに送る。ＲＶはまた、受取ったデータ
フレームについてＣＲＣのアドレス認識オプション・ビ
ットＡＲＯ（上のＲＳＭの説明を参照）に基き、アドレ
ス認識を行い、このような認識に基きフレームを選択的
に捨てることができる。許容可能なオプションは、全フ
レームの受信、所定の宛先アドレスバイトまたは所定の
放送アドレスを有するフレームのみの認識／転送、所定
の２バイトの宛先アドレスまたは放送アドレスを有する
フレームのみの認識、および放送アドレスを有するフレ
ームのみの認識、である。
【０３４６】9.4 ＲＶ論理 図19を参照すると、ＲＶの主要回路要素は、レジスタ17
0および171、ＣＲＣ計算器回路172、および状態機械論
理173である。
【０３４７】レジスタ170および171は、ＲＬ１から受取
った通信データおよび状態のパイプライン式記憶装置に
対する深さ２の待行列を形成する。各レジスタは、デー
タおよび関連状態情報のバイトの記憶装置となる。ＲＬ
１により提示されるデータ、ＲＬ１＿ＲＶ＿ＤＡＴＡ、
の各バイトは、ＲＬ１指示レジスタ154（フレーム終
端、打切、アイドル、およびオクテット整列の各状態を
示す）からの関連フレーム状態、ＲＬ１＿ＲＶ＿ＳＴＡ
ＴＵＳ、と共にレジスタ170にラッチされ（ＤＡＴＡ＿
ＳＴＡＴＵＳ＿Ａ）、続いてレジスタ171に並列に移さ
れる（ＤＡＴＡ＿ＳＴＡＴＵＳ＿Ｂ）。
【０３４８】このようにして、ＲＶは、ＢＴＤＭで支持
可能な見掛けのバースト速度を支持する。ＲＬ１は１チ
ャンネル・タイムスロットでデータの１バイトまでを受
取ることができるので、ＲＬ１にとってはそれぞれのタ
イムスロットの連続出現時に１チャンネルに対して２バ
イトのデータを受取ることが可能であり、それ故ＲＶに
２バイトの待行列容量が必要である。
【０３４９】ＣＲＣ計算器172は、ＣＲＣチェック機能
をこれを必要とするデータに対して累積計算し、結果
を、有効なフレーム終端フラグ検出指示を受取ると直ち
にＲＦＭに伝える。
【０３５０】ＲＶは、同期時間多重で動作する。各活性
チャンネルに対するその状態は、それぞれのチャンネル
スロットが終結するにつれてＲＳＭを経由してＴＳＲに
保存され、そのスロットが再出現するとＲＳＭを経由し
て再ロードされる。各チャンネルに対する処理は、開始
指示、ＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴ、がＲＳＭにより作
動されると始まり、スロット終端指示、ＲＳＭ＿ＲＣＶ
＿ＥＯＳ、がＲＳＭにより示されると終る。その状態は
１活性チャンネルに対して保存され、他の活性チャンネ
ルに対して再ロードされるが、ＲＶ（論理173）は、休
止状態に置かれる。
【０３５１】開始指示を受取ると直ちに、ＲＶ処理が、
同じチャンネルスロットに対する処理が最後に終結した
とき保持された状態で始まる。ＲＳＭからスロット終端
指示を受取ると直ちに、ＲＶ状態論理173は、安定終結
状態になければ、休止する前にそのように動作を続ける
（たとえば、データをＲＬ１から受取らなければならな
い状態にあれば、データは休止状態を取る前にレジスタ
170にラッチされる）。このような状態に達すると直ち
に、論理173は、区画の終了指示、ＲＶ＿ＤＯＮＥ、を
ＲＳＭに表明する。
【０３５２】データおよび状態指示は、それぞれの準備
完了指示、ＲＬ１＿ＲＶ＿ＤＡＴＡ＿ＲＤＹおよびＲＬ
１＿ＲＶ＿ＳＴＡＴＵＳ＿ＲＤＹ、と共にＲＬ１により
提示される。後者は論理173を、それぞれのデータおよ
び状態のラッチを制御するように調節する。前に注記し
たように、ＲＬ１からＲＶへの転送は同期しており、Ｒ
Ｖはその提示の50ns機械サイクル周期以内にデータおよ
び状態をラッチしなければならない。ＲＶからＲＦＭへ
の転送は非同期要求承認動作である。ＲＶ状態論理173
はＲＶ＿ＲＦＭ＿ＲＥＱを提示し、ＲＦＭはＲＦＭ＿Ｒ
Ｖ＿ＡＣＫを返送する。
【０３５３】ＲＶ交換状態は、それぞれ図20および図21
に示す二つの時間交換状態語、ＲＶ＿ＴＳ０１、および
ＲＶ＿ＴＳ０２、から構成されている。ＲＶ＿ＴＳ０１
はレジスタ170および171の混合内容を表わし、ＲＶ＿Ｔ
Ｓ０２はチェック回路172の状態を表わす。再ロード
時、対応する交換状態情報がＲＳＭによりＴＳＲから呼
出され、ＲＳＭ＿ＤＡＴＡによりＲＶ内のすべての主要
回路ユニットのレジスタに提示される。
【０３５４】図20を参照すると、ＲＶ＿ＴＳ０１のフィ
ールドは下記の名称および機能の意味を有している。
【０３５５】ＲＶＤ０ ＲＶデータレジスタ０（８ビ
ット）。レジスタ170のデータバイト部（データＡ）に
対応し、最も最近に受取ったデータバイトを表わす。一
方このレジスタではデータはＣＲＣ計算処理を受ける。
【０３５６】ＲＶＤ０Ｐ ＲＶデータ０のパリティ
（１ビット）。ＲＶＤ０のバイトに対する奇数パリテ
ィ。
【０３５７】ＲＶＤ１ ＲＶデータレジスタ１（８ビ
ット）。レジスタ171のデータバイト部（データＢ）に
対応し、必要なら（たとえば、アドレス認識のため）更
に処理してＲＦＭに伝えるべきデータを表わす。準備完
了しているときは、データはＲＶＤ０からこのレジスタ
に移される。
【０３５８】ＲＶＤ１Ｐ ＲＶデータレジスタ１にあ
るデータの奇数パリティ（１ビット）。
【０３５９】ＲＶＡＲＳ アドレス認識オプションを
受けるデータフレームに対するＲＶアドレス認識状態
（２ビット）。４状態の中の一つを指示する。 １．ア
ドレス認識を行うデータを待つ。 ２．アドレスが認識
されているかまたは認識が禁止されている（フレーム内
のすべてのデータがＲＦＭに送られ、フレーム終端指示
を受取ると直ちに割込が発生する）。３または４、アド
レスが認識されず、このフレームは無視される。
【０３６０】ＲＶＤＦ ＲＶデータレジスタ満杯（２
ビット）。４状態の中の一つを指示する。 １．ＲＶＤ
０およびＲＶＤ１が共に空。 ２．ＲＶＤ１だけが有効
データを備えている。 ３．ＲＶＤ０だけが有効データ
を備えている。 ４．ＲＶＤ０およびＲＶＤ１が共に有
効データを備えている。
【０３６１】ＲＶＬＢＦ フレーム指示の最後のバイ
ト（２ビット）。次の状態の中の一つを指示する。
１．ＲＶＤ０およびＲＶＤ１が共に現在フレームの最後
のバイトそ備えていない。 ２．ＲＶＤ１が現在フレー
ムの最後のバイトを備えている。３．ＲＶＤ０が現在フ
レームの最後のバイトを備えている。 ４．ＲＶＤ０お
よびＲＶＤ１が共に現在フレームの最後のバイトを備え
ている（すなわち、レジスタ170および171が共にフレー
ム終端指示を備えている）。
【０３６２】ＲＶ１ ＲＶ初期設定指示（１ビッ
ト）。ＩＯＰ／ＳＩＯにより設定され、現在のチャンネ
ルスロットに対するＲＶの状態交換変数の初期設定を示
し、ＲＶによりリセットされてこれを検知し且つチャン
ネルに対する正常処理状態に移ったことを知らせる。
【０３６３】ＲＶＬＡＲ ＲＶの最後アドレス認識オ
プション（２ビット）。このチャンネルに関連するＣＣ
ＲのＡＲＯフィールド内の最後の値。各ＲＳＭ始動時
に、ＲＶ論理はこのフィールドを現在のＡＲＯと比較
し、ＡＲＯ値が（ＩＯＰ／ＳＩＯにより）変えられてし
まっているか判定する。変更が検出されれば、ＡＲＯの
新しい値がこのフィールドに移される。フレームの次の
開始が検出されると直ちに、ＲＶはこのフィールドの新
しいＡＲＯ値に従ってアドレス認識処理を始める。
【０３６４】図21を参照すると、ＲＶ＿ＴＳ０２のフィ
ールドが下記の名称および機能の意味を有している。
【０３６５】ＲＶＣＲＣ ＲＶ ＣＲＣの残部（16ビ
ット）。ＲＬ１からフレーム終端指示を受取ると、この
フィールドをチェックしてフレームの受信が正しいこと
を確認し、全部１にリセットする。
【０３６６】ＲＶＳ０ ＲＶ状態レジスタ０（７ビッ
ト）。ＲＬ１から最も最近に受取った状態。３ビットは
使用せず、他はフレーム状態（ＥＯＦ、アイドル検出、
中絶検出、オクテット整列状態）を示す。
【０３６７】ＲＶＳ１ ＲＶ状態レジスタ１（８ビッ
ト）。ＲＦＭに伝えるべき次の状態。準備完了すると、
状態はＲＶＳ０からこのレジスタに移される。このレジ
スタの４ビットはフレーム状態を示し、他のビットはＣ
ＲＣチェック状態を示し、もう一つのビットはＲＬ１
ＲＶパイプラインにおけるバッファあふれ状態を示し、
２ビットは使用しない。
【０３６８】ＲＶＩＯ ＲＶ内部あふれ指示（１ビッ
ト）。レジスタがＲＶの内部にあれば内部あふれ状態を
示す。このビットが設定されると、データがＲＦＭに伝
えられない。
【０３６９】9.6 ＲＶ状態機械 論理173は、２個の状態機械、およびＲＬ１に接続して
先に述べた同期クロックの制約のもとにＲＬ１データお
よび状態をレジスタ170に通す別の複合論理回路から構
成されている。複合論理は、ＲＬ１からデータおよび状
態を、それぞれの準備完了指示（ＲＬ１＿ＤＡＴＡ＿Ｒ
ＤＹおよびＲＬ１＿ＳＴＡＴＵＳ＿ＲＤＹ）と共に単に
受取り、レジスタが満杯か空かをチェックして確認し、
レジスタが満杯と示されなければ転送を終了する。転送
が完了すれば、ラッチが設定されてこのことを指示する
（そのラッチはレジスタ170の内容がレジスタ171に移さ
れるとＭＯＶＥ状態機械の動作によりリセットされ
る）。データまたは状態の準備完了指示を受取ったとき
レジスタ170が満杯であれば、データまたは状態は捨て
られ、レジスタ170の中にあるビットがあふれ状態を指
示するように設定される。
【０３７０】ＭＯＶＥおよびＰＲＯＣＥＳＳと名付ける
二つの状態機械は、他のすべてのＲＶ機能を制御する。
ＭＯＶＥは、「Ａ」レジスタ170（ＤＡＴＡ＿ＳＴＡＴ
ＵＳ＿Ａ）から「Ｂ」レジスタ171（ＤＡＴＡ＿ＳＴＡ
ＴＵＳ＿Ｂ）へのデータおよび状態の転送を制御し、Ｐ
ＲＯＣＥＳＳは、データの処理（ＣＲＣチェック、アド
レス認識など）およびＲＦＭとの接続を制御する。
【０３７１】これらの状態機械の特定の状態について
は、本発明と直接関連がないので、詳細な説明は省略す
る。
【０３７２】10. 伝送レジスタおよび伝送論理要素 10.1 伝送層１（ＴＬ１）の機能 ＴＬ１は、伝送有効化要素ＴＶと伝送データをＴＶから
回路網に転送するＢＴＤＭとの間を接続する。ＴＶは伝
送データをＦＩＦＯＲ（ＦＩＦＯ ＲＡＭ）から、伝送
ＦＩＦＯ管理要素ＴＦＭを経由して受取り、このような
データをＴＦＭからＤＭＡＲＱ（ＤＭＡ要求要素）に表
明された要求に応じてＤＭＡＣの非同期部を経由してＦ
ＩＦＯＲにロードされることを想起すること。
【０３７３】ＴＬ１は、ＲＬ１で行われるものと逆の機
能を行う。これには次の動作が含まれる。 −データバイトの直列化。 −フラグ、打切、およびアイドルの発生。 −透明度−０ビットの詰込み。 −アンダーランの検出。 −フラグの分配。 −データの反転。 −データを出力するためレジスタを交互に使用。
【０３７４】ＴＬ１は、データバイトをＴＶから受取
り、Ｌ１回路によりＢＴＤＭに提示されたビット要求Ｔ
ＤＡＴＡ＿ＲＥＱに応じてデータビットをＢＴＤＭに直
列に転送する。ＴＬ１では、データは１対のバイトレジ
スタ、ＴＬＤ１およびＴＬＤ２（以下のＴＬ１論理の説
明で説明する）、を通して送り込まれるので、どんなス
ロットタイム期間中でもＴＬ１は、次にサーブされるチ
ャンネルに対して最大２バイトまでのデータを格納する
ことができ、これによりＢＴＤＭの速度範囲内でのどん
な速度のＬ１要求をも処理するように準備することがで
きる。これにより最大八つまでの要求をスロット内でバ
ーストさせることができ、これにより（伝送は一般にオ
クテット整列しないので）１スロット期間中に２連続バ
イトのビットを送ってしまうことがあると考えられる。
【０３７５】これにもかかわらずアンダーランが発生す
れば、ＴＬ１は、割込処理用の適切なアンダーラン指示
を発生し、続いて打切パターンを伝送し、続いてアイド
ル詰込みパターンを送り、打切パターンが送られてしま
ってからその事象の適切な指示を発生する。その他に、
ＴＬ１は、ＣＣＲの打切制御ビット（ＡＲおよびＡＩ
Ｍ）に生じた変化に迅速に反応し、打切パターンを伝送
し始めるようになっている。したがって、ＴＬ１は、Ｓ
ＩＯおよびＴＳＲを通して働くＩＯＰ／ホストによりい
つでも効果的に制御されて伝送を打切ることができ、こ
れによりたとえばエラーとわかっている伝送を続ける回
路網チャンネルの無用の使用を減少することができる。
【０３７６】ＨＤＬＣプロトコルで通信するチャンネル
に対して、ＴＬ１は、非区切データ（フラグでなく、ア
イドルでなく、打切でない）を表わす５個連続する１の
伝送を検出し、０ビットを挿入してこのようなデータを
区切として受取らないようにする。更に、ＴＬ１は、プ
ロトコル・メッセージ・フレームの始めと終りとを区別
して伝送のそれぞれの段階に開閉フラグを挿入する。プ
ロトコルがビット反転を必要とすれば、ＴＬ１はそれを
処理する。
【０３７７】ＴＬ１は、時分割多重同期で動作し、これ
により活性チャンネルに対するその状態が関連するＢＴ
ＤＭタイムスロット出現期間中に（ＴＳＲからＲＳＭを
経由して）ロードされ、（ＲＳＭを経由してＴＳＲに）
スロット端として保存される。その時間交換状態は、図
24を参照して以下に説明する一つの語、ＴＬ１＿ＴＳ０
１、から構成される。ＴＬ１は、図23を参照して以下に
説明する９ビットの情報指示レジスタを備えており、そ
の内容は、ＴＬ１＿ＴＳ０１の一部として時間交換によ
り保存される。
【０３７８】10.2 ＴＬ１状態指示 図23に示すＴＬ１状態指示は、８個の使用指示子ビット
（ビット０〜６および８）および１不使用ビット（ビッ
ト７）から構成されている。
【０３７９】「サービス打切」ビット（ビット０）は、
打切パターン（または反転ＨＤＬＣが有効である場合に
は反転打切パターン）が伝送されていることを示す。こ
のビットは、ハードウェアにより設定され、状態交換中
保存され、伝送される打切パターンをＢＴＤＭフレーム
を横断して思い出すことができる機構を作る。フレーム
終端ビット（ビット１）は、ＴＶから要求されたバイト
がＴＶによりフレームの最後のデータバイトであると示
されたとき設定される。このビットがオンであると、Ｔ
Ｌ１は、最後のデータバイトの後閉鎖フラグを自動的に
送り、ＴＬ１は、そのフラグが送られてしまったときこ
のビットをリセットする。閉鎖フラグが送られてしまっ
たら、一連のフラグまたはアイドルから成る詰込みパタ
ーンが必要に応じて伝送される。詰込みパターンは、Ｔ
Ｖが特定の終了指示、ＴＶ＿ＥＮＤＦＲＡＭＥまたはＴ
Ｖ＿ＥＮＤＣＨＡＮ、を送るとき必要である。パターン
の形態は、ＣＣＲ内のビットにより決まる。ＥＮＤＦＲ
ＡＭＥが指示されていればＩＦＳ（フレーム間詰込み選
択）ビット、またはＥＮＤＣＨＡＮが指示されていれば
ＩＣＳ（連鎖間詰込み選択）。
【０３８０】データ・レジ順序ビット（ビット２）は、
データ・レジ１およびデータ・レジ２空き指示子ビット
（ビット３および４）の状態と関連して、上述のデータ
レジスタＴＬＤ１およびＴＬＤ２に対するデータ転送の
順序を決定する。ＴＶに対すデータ呼出し動作は、ビッ
ト３または４がオンであるとき呼出され、それぞれのレ
ジスタが空であることを示す。これらビットが二つとも
オフであるときは、データはＢＴＤＭに転送するため順
序ビットで指示された順序でレジスタから取出される。
二つのビットが共にオンであれば、順序ビットはレジス
タへのデータのローディングの順序を決める。
【０３８１】アンダーラン指示ビット（ビット５）は、
データのアンダーランが発生したことを思い出させるの
に使用される。この状態が発生すると、ビット０（サー
ビス打切）も設定される。ＴＶにフレームの最終バイト
の後に送る新しいフレームデータが無く且つ閉鎖フラグ
が送られてしまっていれば、アンダーラン指示子が設定
されてＴＬ１に詰込みパターンを発生するよう要求す
る。フレーム間詰込み選択ビット（ＲＳＭ＿ＣＣＲのＩ
ＦＳ）のオン／オフ状態は、パターンの形態を決定す
る。オンならばアイドル、オフならばフラグである。
【０３８２】打切掲揚ビット（ビット６）は、打切がＩ
ＮＴに対して指示されていることを示すのに使用され
る。このビットはＴＦＭによる関連要求が行われている
とき設定され、ＩＮＴによりリセットされる。
【０３８３】ＴＦＭリセットビット（ビット８）は、Ｔ
ＦＭがリセット（不活性化、再初期設定、および再作
動）されていることを示すのに使用される。このビット
は打切状態をリセットするのに使用される。
【０３８４】10.3 ＴＬ１論理 ＴＬ１論理を図22に概略示してある。詳細について以下
に示す。この論理は、３個の個別状態機械ユニット176
A、176B、および176Cから成る状態機械論理176、それぞ
れ177および178で示してあるデータレジスタＴＤ１およ
びＴＤ２、打切／アイドル／フラグ発生器179、マルチ
プレクサ回路180、図23に示す状態ビット指示を保持す
る状態指示レジスタ181（ＴＬＳＩ）、ＴＤＢＰ（伝送
データ・ビット・ポインタ）とも呼ばれるビット・ポイ
ンタ・レジスタ182、ＴＬＤＳＳ（伝送層１データ源セ
レクタ）とも呼ばれる源セレクタ・レジスタ183、およ
びＴＬＴＣ（伝送層１透明度カウンタ）とも呼ばれる透
明度カウンタ184、を備えている。
【０３８５】状態機械ユニット176A（ＴＬ１状態機械と
云う）は、ＴＶからの伝送データバイトの受取りおよび
状態指示レジスタ181による順序および空きの指示に従
うデータレジスタ177および178への前記伝送データバイ
トのローディングを制御する。データがレジスタ177お
よび178に転送されるにつれて、ユニット176Aは、レジ
スタ181による順序および空きの指示を適切に調節す
る。このユニットの状態の詳細については後に10.3.1で
示す。
【０３８６】状態機械ユニット176B（リセット状態機械
と云う）は、伝送ＦＩＦＯ管理器ＴＦＭの状態を監視
し、データ伝送がＴＦＭの初期設定状態と確実に正しく
調整されているようにする。ＲＳＭからの入力ＲＳＭ＿
ＣＣＲおよびユニット176AからのＴＬ１＿ＤＯＮＥ出力
のＴＤＥ（伝送データ有効化）ビットを観察することに
より、ユニット176Bは、ＴＦＭがＳＩＯを介するＩＯＰ
の外部行動を通して何時作動解除され、再初期設定さ
れ、再作動されるかを判断する。これら外部行動は、デ
ータの各後続ブロックに対する動作をＤＭＡＣによりそ
の転送命令（下記ＤＭＡＣの説明を参照）に対して行わ
れる連鎖機能と調整するためにデータブロックの各単位
の回路網への転送が完了するにつれて必要になる。この
状態機械ユニットの状態の詳細については後に10.3.2で
示す。
【０３８７】状態機械ユニット176C（Ｌ１転送状態機械
とも云う）は、レジスタ177および178からＢＴＤＭイン
ターフェースへの伝送データの転送、およびこのような
転送に関連する動作を監督する。これら動作には直列
化、ゼロビット挿入、および特殊文字挿入（フラグ、ア
イドル、打切、など）がある。このユニットの状態およ
び動作の詳細については後に10.3.3で示す。その機能を
遂行するにあたり、このユニットは、マルチプレクサ18
0、および179、180a、および182〜184で示した補助論理
ユニットを使用し、制御する。マルチプレクサ180およ
び論理ユニット179、180a、および182〜184については1
0.3.3のこのユニットの状態の説明のところで述べる。
【０３８８】10.4 ＴＬ１時間交換語ＴＬ１＿ＴＳ０１ ＴＬ１時間交換語ＴＬ１＿ＴＳ０１は、図24に図示して
あり、以下に説明するが、２個の８ビット・フィールド
ＴＬＤ１およびＴＬＤ２、４ビット・フィールドＴＬＤ
ＢＰ、３ビット区画ＴＬＴＣ、および９ビット・フィー
ルドＴＬＳＩ、から構成されている。図22におけるこれ
らフィールドの源は、ＴＬＤ１およびＴＬＤ２に対する
レジスタ177および178、ＴＬＤＢＰに対するレジスタ18
2、ＴＬＴＣに対するカウンタ・レジスタ184、およびＴ
ＬＳＩに対するレジスタ181、である。これらフィール
ドのＴＬ１での用法は次のとおりである。
【０３８９】ＴＬＤ１およびＴＬＤ２（ＴＬ１データレ
ジスタ１およびＴＬ１データレジスタ２）−これらは図
22に177および178で示すデータレジスタ１およびデータ
レジスタ２の内容を反映している。これらレジスタはデ
ータをＴＶから交互に（「ピンポン式に）受取る。
【０３９０】ＴＬＤＢＰ（ＴＬ１データビット・ポイン
タ）−現在のデータ源からＢＴＤＭに送るべき次のビッ
トを指す。現在の源は、ＴＬＤＳＳ（図26および図22の
レジスタ183）により指示され、データレジスタ１、デ
ータレジスタ２、または打切／アイドル／フラグ発生器
179（図22）とすることができる。
【０３９１】ＴＬＴＣ（ＴＬ１透明度カウント）−ビッ
ト・プロトコル・チャンネルにより送出される連続する
１データ・ビットをカウントし、カウント値が５になっ
たとき、詰込みビットを挿入する。値は、１データ・ビ
ットが送られると増加し、詰込みビットか０データ・ビ
ットかが送られればリセットされる。
【０３９２】ＴＬＳ１（ＴＬ１状態指示子）−状態指示
子の最後の状態を反映する（図23）。
【０３９３】10.5 伝送有効性（ＴＶ）機能 伝送有効性要素（ＴＶ）は、伝送ＦＩＦＯ管理器（ＴＦ
Ｍ）とＴＬ１との間を接続して伝送データを転送する。
ＴＶは、時分割多重で、ＲＳＭにより規定されるＢＴＤ
Ｍタイムスロットと同期して動作し、ＲＳＭおよびＴＳ
Ｉを経由して活性チャンネルスロットに対して状態交換
を受ける。ＴＶの主要機能は次のとおりである。
【０３９４】データ転送 伝送データバイトがＴＦＭから内部データレジスタに、
一度に一つ、取出され、以下に説明するように処理さ
れ、ＴＬ１に転送される。内部レジスタが空のときは呼
出要求がＴＦＭに対して発せられる。
【０３９５】ＣＲＣ発生 プロトコル志向チャンネルでは、伝送データの呼出され
た各バイトがビット直列に、ＣＲＣの剰余の計算および
パリティチェックを行う計算論理に加えられる。プロト
コル・フレームの最後のデータバイトがＴＬ１に送られ
てから、２バイトのＣＲＣ剰余が反転されて、高次バイ
トを先にして、ＴＬ１に転送される。
【０３９６】ＣＲＣバイパス クリア・チャンネル内のデータ（たとえば、ディジタル
音声）に対して、ＣＲＣ発生およびパリティチェックが
バイパスされる。すなわち、これら機能の適用がＣＣＲ
のチャンネル形式フィールドＣＴの関数として選択され
る。
【０３９７】10.6 ＴＶ論理 図25を参照すると、ＴＶは、データレジスタ190、状態
機械191、ＣＲＣ計算論理192、およびマルチプレクサ19
3から構成されている。レジスタ190は、伝送データをＴ
ＦＭから194で示したＴＦＭ＿ＴＶ＿ＤＡＴＡを受取
り、その出力をＣＲＣ計算論理192およびマルチプレク
サ193に加える。計算器192の出力は、マルチプレクサ19
3の第２の入力に加えられる。マルチプレクサ193は、状
態論理191により制御され、データレジスタ190からのそ
の入力をデータを処理しながら選択する。プロトコル志
向チャンネルでは、フレーム終端で、マルチプレクサ19
3が計算器192からのその入力を選択するよう制御され
る。
【０３９８】計算器192は、ＣＲＣの剰余発生およびパ
リティチェックを行う。パリティエラーが発生すれば、
回路192は、状態論理191を図示しない接続を経由して調
節し、パリティエラー発生の出力指示、ＴＶ＿ＰＡＲＩ
ＴＹＥ、を発生する。
【０３９９】状態機械191は、ＳＩＯ＿ＲＥＳＥＴ線に
接続された入力を有し、ＳＩＯがその線を作動させると
リセットされる。ユニット191は、時間的なスロット終
端処理点およびスロット開始処理点を規定するＲＳＭか
らの制御入力（それぞれＲＳＭ＿ＸＭＩＴ＿ＥＯＳおよ
びＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴ）を受取る。活性スロ
ットに対する処理を開始する前に、状態情報がＲＳＭに
よりＴＳＲから（ＲＳＭ＿ＴＳ＿ＢＵＳ、続いてＲＳＭ
＿ＴＶ＿ＬＯＡＤを経由して）ＴＶに転送され、チャン
ネル構成情報がＲＳＭ＿ＣＣＲを経由して提示される。
【０４００】状態論理191は、レジスタ190の空状態を識
別し、識別したとき、データ要求をＴＶ＿ＴＦＭ＿ＲＥ
ＱによりＴＦＭに提示する。準備完了すると、ＴＦＭ
は、ＴＦＭ＿ＴＶ＿ＤＡＴＡでデータバイトを、続いて
ＴＦＭ＿ＴＶ＿ＡＣＫで承認信号を提示する。レジスタ
190にデータが入っているときは、ユニット191は、デー
タ準備完了指示をＴＶ＿ＴＬ１＿ＤＡＴＡ＿ＲＤＹを経
由してＴＬ１に提し、マルチプレクサ193を作動させて
データをＴＶ＿ＴＶ１＿ＤＡＴＡで提示する。データを
受取ると、ＴＬ１はＴＬ１＿ＡＣＫで承認を返す。
【０４０１】プロトコル志向チャンネルに対して、ＴＦ
Ｍは、ＴＶにフレーム終了状態の指示、ＴＦＭ＿ＴＶ＿
ＥＯＦ、および連鎖終了状態の指示、ＴＦＭ＿ＴＶ＿Ｅ
ＯＣ、を提示する。ＴＶはこれらの指示を利用してＣＲ
Ｃバイトを挿入し、その動作の終結を準備する。
【０４０２】ＲＳＭ＿ＸＭＩＴ＿ＥＯＳにより示される
スロットの終りに、ＴＶは、その時間交換状態を保存さ
せる準備をする。この状態は連続的にＴＶ＿ＴＳ０１で
提示されるが、ＴＶは、保存機能を実行する前にその終
了指示をＲＳＭ＿ＴＶ＿ＤＯＮＥに提示しなければなら
ない。
【０４０３】10.8 ＴＶ状態交換語ＴＶ＿ＴＳ０１ ＴＶに対する状態交換語、ＴＶ＿ＴＳ０１を図26に示
す。この語には、８ビット・フィールドＴＶＤＲ、16ビ
ット・フィールドＴＶＣＲ、１ビット・フィールドＴＶ
ＤＶ、２ビット・フィールドＴＶＤＳ，１ビット・フィ
ールドＴＶＯＥ、１ビット・フィールドＴＶＥＣ、１ビ
ット・フィールドＴＶＤＰ、および２ビット・フィール
ドＴＬＤＳＳがある。これら各々の使用法および意味に
ついて以下に説明する。
【０４０４】ＴＶＤＲ（伝送有効性データレジスタ）−
データレジスタ190の内容。
【０４０５】ＴＶＣＲ（伝送有効性ＣＲＣレジスタ）−
現在のフレームに対する累積ＣＲＣ剰余計算の状態。フ
レームの終端に遭遇すると、このフィールドはＴＬ１に
伝えられる出データに付加される。
【０４０６】ＴＶＤＶ（伝送有効性データ有効）−この
ビットの状態は、データレジスタが有効データを備えて
いるか否かを示す（オンは伝えるべき有効データを示
し、オフはデータレジスタが空であることを示す）。
【０４０７】ＴＶＤＳ（伝送有効性データ選択）−ＴＬ
１に送るべき次のバイトの源を指す（源は、ＴＶデータ
レジスタ、ＴＶ ＣＲＣレジスタの上位８ビット、また
はＴＶ ＣＲＣレジスタの下位８ビット、の一つであ
る）。
【０４０８】ＴＶＯＥ（伝送有効性動作エラー）−活性
のときこのビットは動作エラーが検出されていることを
示し（たとえば、無効状態）、ＴＶ処理動作をすべて休
止させる）。
【０４０９】ＴＶＥＣ（伝送有効性連鎖終端）−ＴＦＭ
から受取った連鎖終端指示。ＴＬ１へのＣＲＣ転送の最
後のバイトの後に連鎖終端指示を付加してＴＬ１がパタ
ーン伝送を詰める準備をする必要がある。
【０４１０】ＴＶＤＰ（伝送有効性データパリティ）−
ＴＶＤＲの内容に対する奇数パリティ。
【０４１１】ＴＬＤＳＳ（伝送層１源選択）−ＴＳ１に
対して必要な時間交換語の数を可能な限り少くするため
に、これらビットは、ＴＶを通して保存され、チャンネ
ル処理の開始時にＴＬ１により使用される。これら２ビ
ットは、ＴＬ１に送出する次のデータバイトの四つの
源、ＴＬ１のデータレジスタ１および２、ＴＬのフラグ
信号の源、およびＴＬ１のアイドル／打切パターンの
源、の中の一つを指すように動作する。
【０４１２】11. ＦＩＦＯ ＲＡＭ（ＦＩＦＯＲ）およ
びＦＩＦＯ管理区画 ＦＩＦＯ ＲＡＭ（ＦＩＦＯＲ）およびＦＩＦＯ管理器
（ＲＦＭおよびＴＦＭ）は協同して、ＤＭＡ制御器（Ｄ
ＭＡＣ）と同期送受信要素（ＲＬ１、ＲＶ、ＴＬ１、Ｔ
Ｖ）との間の遷移時に通信データを待つ。時間交換ＲＡ
Ｍ（ＴＳＲ）と同様、ＦＩＦＯＲは、他の区画に対する
そのデータ流れを指揮する論理を備えている。
【０４１３】ＦＩＦＯＲはまた、ＦＩＦＯマネジャによ
って使用される制御ワード情報のバッファ記憶を与え
る。そのような情報は、ＳＩＯ及びＤＭＡＣによってＦ
ＩＦＯＲに書かれる。ＴＳＲと同様に、ＦＩＦＯＲは、
ＲＡＭメモリ・アレイと、ＲＡＭメモリ・アレイと他の
区画の間の情報の流れを導くための論理を含む。
【０４１４】11.1 ＦＩＦＯＲの構造 図27を参照すると、ＦＩＦＯＲ区画は、（ＳＩＯ、ＲＳ
Ｍ、ＲＦＭ、ＴＦＭ、およびＤＭＡＣから）母線セレク
タ回路201を通して入力を受け、203で示したデータ母線
（ＦＩＦＯＲ＿ＤＡＴＡ）に202から出力を発生する128
×36静的ＲＡＭアレイ200から構成されている。母線203
は、ＳＩＯ、ＲＦＭ、ＴＦＭ、およびＤＭＡＣまで延び
ている。要求ラッチ205と協同して動作する状態機械論
理204は、セレクタ201およびアレイ200の動作を制御す
る。
【０４１５】アレイ200は、128個のデータ語記憶空間を
備えており、各語空間は36ビットの記憶空間（各語空間
に32データビット空間および４パリティビット空間）か
ら構成されている。図７を参照して、模範的な基本速度
ＩＳＤＮの用途において、各チャンネルに割当てられた
空間の半分を伝送ＤＭＡ構成レジスタ語ＴＤＣＲ１、Ｔ
ＤＣＲ２に対して取ってあり、他の半分を受信ＤＭＡ構
成レジスタ語ＲＤＣＲ１、ＲＤＣＲ２に対して取ってあ
る。各活性チャンネルのＲＤＣＲ１、２、およびＴＤＣ
Ｒ１、２空間は、それぞれのチャンネルに対する状態情
報および通信データ情報を格納する。各語空間のビット
の用法について以下に図33〜図36を参照して説明する。
【０４１６】図２７を参照すると、ＳＩＯ、ＤＭＡＣ、
ＲＦＭ及びＴＦＭによって提供される読取及び書込み要
求が要求ラッチにラッチされ、状態論理２０４によって
決定される優先順位の順序に従って処理される。その要
求に関連するアドレッシング機能は、セレクタ２０１に
提供され、セレクタ２０１は、アレイ２００のアドレス
・ラインへの転送のための現在選択された要求に対応す
るアドレス機能を選択するために、論理２０４によって
動作される。
【０４１７】書込み要求に関連して、要求区画によって
個別にセレクタ２０１にデータが提供され、論理２０４
によって選択された書込み要求に関連するデータが、ア
レイ中に書かれるべきアレイ２００のデータ入力ライン
に転送される。状態論理２０４によって選択された任意
の読取要求に関連して、そのアレイから、全ての要求区
画に結合する出力バス２０３にデータがフェッチされ
る。そのようなフェッチされたデータには、選択された
要求に関連する区画を効率的に指定する論理２０４から
の肯定応答出力が伴う。
【０４１８】フェッチされたデータはまた、パリティ・
チェック回路２００ａに提供される。パリティ・チェッ
ク回路２００ａは、パリティ・チェック動作を行い、エ
ラーの場合、論理２０４の肯定応答出力によって要求区
画に有効に志向された回路２００ｂにおける関連するエ
ラー表示を与える。そのようなエラーに関連して、要求
区画が、後述する関連の割り込み要求をもたらすＩＮＴ
に対して対応する表示を提供する。
【０４１９】そのアクセス要求によって、ＳＩＯがＳＩ
Ｏ＿ＡＤＤＲＥＳＳ＿ＢＵＳを介して明示的なアドレス
入力を与え、そのアドレス入力を、個々の要求が選択さ
れたときセレクタ２０１がアレイ２００のアドレス入力
に転送する。もしデータが書込み中なら、ＳＩＯ＿ＤＡ
ＴＡに供給されたデータ・ワードがセレクタ２０１によ
って、アレイのデータ入力に転送される。もしデータが
ＳＩＯに読み出されているなら、データはバス２０３を
介して全てのアクセス区画に提供され、回路２０６にお
けるＦＩＦＯＲ＿ＳＩＯ＿ＡＣＫの主張によってＳＩＯ
に差し向けられる。
【０４２０】ＴＦＭまたはＲＦＭからの要求が選択され
たとき、セレクタ２０１に対するアドレス入力は、状態
論理２０４の出力２０７にあらわれるＲＳＭ、ＲＳＭ＿
ＴＳＩ、及び選択機能からの時間スロット表示の組み合
わせとして間接的に提供される。ＲＳＭ＿ＴＳＩは、個
々のチャンネル（現在サービスされているチャンネル）
に割り当てられている（４ワード）位置のブロックを有
効にアドレスし、回路２０７における選択機能が、選択
された特定の要求に関連するブロック中の特定のワード
位置に対するアドレッシング・オフセットを与える。
【０４２１】ＲＦＭ書込み要求は、ＲＦＭからＦＩＦＯ
Ｒへの受取データの単一バイトの転送に不変的に関連付
けられる。そのような転送においては、ＲＦＭは、バイ
ト位置ポインタＲＦＭ＿ＦＩＦＯＲ＿ＢＰＰとともに、
ＲＦＭ＿ＦＩＦＯＲ＿ＤＡＴＡのところに受取データの
バイトを提供する。ＲＦＭ＿ＦＩＦＯＲ＿ＢＰＰは、回
路２０７における信号によって指定されたワードとＲＳ
Ｍ＿ＴＳＩによってアドレスされたブロック内の特定の
バイト位置を指定する。ＴＦＭが書かれつつある時、そ
れは状態ワード情報のみを書いており、状態ワード情報
は、ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１における書込み要求と
ともに、ＴＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡに提供される。
【０４２２】データがＲＦＭまたはＴＦＭからフェッチ
されつつある時は、ワード全体がバス２０３において、
指定区画を指定するように働く、回路２０６における肯
定応答である、ＦＩＦＯＲ＿ＲＦＭ＿ＡＣＫまたはＦＩ
ＦＯＲ＿ＴＦＭ＿ＡＣＫとともに出力される。そのよう
な動作は、ラッチ２０５でこれらの区画によって提供さ
れる読み取り要求の選択に応答して実行される。ＲＦＭ
＿ＦＩＦＯＲ＿ＲＤを介して提供されるＲＦＭの読取要
求には、単一ワード(現在サービスされているチャンネ
ルのＲＤＣＲ１ワード）の読取を必要とする。ＴＦＭ
は、（現在サービスされているチャンネルの制御情報Ｔ
ＤＣＲ１のみを読み取る場合には）ＴＦＭ＿ＦＩＦＯＲ
＿ＲＤ１を介して単一の読取要求を提供し、あるいは
（ＴＤＣＲ１制御情報及びＴＤＣＲ２伝送データを読み
取る場合には）、ＴＦＭ＿ＦＩＦＯＲ＿ＲＤ２を介して
ダブルワード読取要求を提供する。
【０４２３】ＤＭＡＣがアレイをアクセスしつつあると
きは、ＤＭＡＣ、ＤＭＡＣ＿ＣＨＮ＿ＮＢＲ、及び回路
２０７における選択出力からのチャンネル番号入力の組
み合わせとしてアドレス入力が出力される。ＤＭＡＣ＿
ＦＩＦＯＲ＿ＤＡＴＡにおける書込みのためにデータが
提供され、フェッチされたデータは、回路２０６におけ
るＦＩＦＯ＿ＤＭＡＣ＿ＡＣＫとともにバス２０３を介
してＤＭＡＣに転送される。ＤＭＡＣ読み取り要求は、
（ＲＤＣＲ２受取データ・ワードの読取の場合の）ＤＭ
ＡＣ＿ＦＩＦＯＲ＿ＲＤ１を介する単一か、または、
（ＲＤＣＲ１及びＲＤＣＲ２スペース両方の読取の場合
の）ダブルのどちらかである。ＤＭＡＣ書込み要求は、
（アレイに対する１ワードの伝送データ書込みの場合
の）ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ１を介する単一である
かまたは、（伝送データのワードと状態ワードの書込み
の場合の）ダブルのどちらかである。
【０４２４】アレイの読み書きおよびクロックの機能
は、208に現われる論理204の出力（入力から要求ラッチ
205に得られる）により制御される。一つの読み書き要
求は完了するのに３機械クロック／状態サイクル（３×
50ns）かかる。１サイクルは要求選択機能を組立て、ア
レイの読み書き入力および図示してないクロック使用可
能入力を作動させる。次のサイクルはクロックの有効性
および選択機能をラッチし、アレイに対して欠陥の無い
クロックを提供する。次の第３サイクルは、承認出力を
作動させ、クロックおよび選択信号を不活動にする。連
続（２重語）アクセスは、第２アクセスの最初のサイク
ルを第１サイクルの最後のサイクルと重ねることによ
り、５サイクルで完了する。
【０４２５】11.2 ＦＩＦＯ ＲＡＭの状態およびＤＡ
ＴＡ ＦＩＦＯＲでは、各通信チャンネルスロットに４語空間
が割当てられている（図７）。これら空間の内二つ（Ｒ
ＤＣＲ１、ＴＤＣＲ１）は、それぞれのチャンネルに対
するＤＭＡ制御情報を保持し、他の二つ（ＲＤＣＲ２、
ＴＤＣＲ２）は、受信されたり伝送されたりするデータ
を待合せるバッファとして働く。
【０４２６】アレイ200のＤＭＡ構成レジスタ語空間Ｒ
ＤＣＲ１、２、およびＴＤＣＲ１、２のビットの用法に
ついての詳細を図33〜図37に示してある。ＲＤＣＲ１お
よびＴＤＣＲ１は、それぞれの（活性）チャンネルに対
する一定の状態および制御のパラメータを保持するのに
使用され、ＲＤＣＲ２およびＴＤＣＲ２の各空間は、そ
れぞれの（活性）チャンネルを通過する受信および伝送
の通信データに対する４バイトの待行列として使用され
る。
【０４２７】受信径路を有する各活性チャンネルにおい
て、受信データは、一度に１バイト、ＲＶからＲＦＭを
経由してアレイ200のそれぞれのＲＤＣＲ２空間の（特
別にアドレスされた）バイト位置に転送される。活発に
伝送する各チャンネルに対して、伝送データは、一度に
１バイト、ＴＤＣＲ２／ＦＩＦＯＲからＴＦＭへ、およ
びＴＦＭからＴＶへ転送される。ＴＦＭへの転送では、
完全語ＴＤＣＲ２が呼出され、バイト選択がＴＦＭによ
り行われる。ＲＦＭからアレイ200までおよびアレイか
らＴＦＭまでの転送は、以下に説明するＲＦＭおよびＴ
ＦＭのそれぞれの同期（時間交換式）動作の期間中に行
われる。
【０４２８】ＲＤＣＲ２空間が４バイトで一杯になる
と、ＲＦＭは要求をＤＭＡＲＱ（ＤＭＡ要求待行列）に
提示し、これによりＤＭＡＣ区画がＭＩＯ区画と協同し
て４バイトをＲＤＣＡ（受信ＤＭＡ現在アドレス。２２
ビット）という名のそれぞれのＲＤＣＲ１フィールドの
アドレス情報により指定された外部（ＩＯＰ／ホスト）
記憶装置の空間に転送するよう（非同期的に）動作す
る。外部記憶装置は、円形バッファとしてアドレスされ
る（下記のＤＭＡＣの詳細説明を参照）。ＲＤＣＲ１の
残りの１０ビット空間は、８予備ビット空間（ＲＥ
Ｓ）、ＦＩＦＯＲ出力で検出されたパリティエラーをＤ
ＭＡＣに示す１ビット空間ＲＰＥ（受信パリティエラ
ー）、および転送中に生じた境界チェック条件を示す１
ビット空間ＲＢＣ（受信境界チェック）から構成される
（ＤＭＡＣの説明を参照）。
【０４２９】同様に、ＦＩＦＯＲのＴＤＣＲ２活性チャ
ンネル語空間が空になると、ＴＦＭはＤＭＡＲＱに要求
を提示し、関連ＴＤＣＲ１空間に部分的に設けられた制
御情報を使用してＤＭＡＣに外部（ＩＯＰ／ホスト）記
憶装置からデータを（非同期的に）取出させる（ＴＤＣ
Ｒ１フィールドの完全な説明についてはＤＭＡＣの説明
を参照のこと）。手短かに言えば、各ＴＤＣＲ１語のフ
ィールドは、予備ビット（ＲＥＳ）、現在の外部データ
バッファ空間のバイト長を規定する16ビットのＴＤＢＣ
（伝送ＤＭＡバイト・カウント）フィールド、３個の２
ビット・フィールド、および３個の１ビット・フィール
ドから構成されている。２ビット・フィールドは、ＴＶ
に転送すべきＴＤＣＲ２の中の次のバイトを指すＴＢＣ
（伝送バッファ・カウント）、ＴＣＲ２の第１の有効バ
イト位置を指す（更に４バイト未満がＴＣＲ２にロード
されているとき特に必要になる）ＴＯＰＱ（待行列の先
頭）、および外部記憶装置およびＦＩＦＯＲのいずれか
または双方に対するＤＭＡＣ転送にパリティエラーが発
生したか否かを示すＰＥ（伝送ＤＭＡパリティエラ
ー）、である。１ビット・フィールドは、ＤＭＡＣによ
り設定可能な外部アクセス条件の指示を表わす（明細に
関してはＤＭＡＣの説明を参照）が、ＥＣＤ（検出され
た連鎖の端）、ＥＦＤ（検出されたフレームの端）、お
よびＮＤＩ（データ指示子無し）である。
【０４３０】11.3 ＦＩＦＯ ＲＡＭ状態機械の状態 以下の説明を簡単にするため、ＦＩＦＯＲに関連するＴ
ＤＣＲ１の１ビットおよび２ビットの状態関数を総括的
に伝送ＤＭＡ ＦＩＦＯ状態語（ＴＤＦＳＷ）と称し、
ＦＩＦＯＲへのＤＭＡＣチャンネル番号アドレス入力を
ＤＭＡＣアドレスと呼び、ＲＳＭからＦＩＦＯＲへのタ
イムスロット・アドレス指示を、どの区画が実際にＦＩ
ＦＯＲにアクセスしているかに応じて、ＲＦＭアドレス
またはＴＦＭアドレスと呼ぶ。
【０４３１】状態０（調停状態）−ＦＩＦＯＲにアクセ
スするすべての要求が（要求ラッチ205に）絶えずラッ
チされている。この状態は、所定の調停規則に従って要
求に優先順序を付け、優先要求に関連するデータをＦＢ
Ｓ（ＦＩＦＯＲ母線セレクタ）201にロードする。
【０４３２】−優先権は高い方から順に、ＴＤＦＳＷが
ＴＦＭから更新すること、ＤＭＡＣの２語読出し要求、
ＤＭＡＣの１語書込み要求、ＤＭＡＣの１語読出し要
求、ＤＭＡＣの２語書込み要求、ＤＭＡＣ書込みパリテ
ィエラー、ＲＦＭの読出し要求、ＲＦＭの書込み要求、
ＴＦＭの１語読出し要求、ＴＦＭの２語読出し要求、Ｓ
ＩＯの読出し要求、およびＳＩＯの書込み要求である。
【０４３３】−所定の要求がＴＦＭに対するＴＤＦＳＷ
更新の書込み（ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１）であると
きは、アドレスおよび更新されたＴＤＦＳＷデータ（Ｔ
ＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ）がＦＢＳ（ＦＩＦＯ母線
セレクタ）201により選択される。最初のバイト選択、
書込み、およびクロック使用可能化の各制御入力が作動
される。この状況では次の状態は状態１である。
【０４３４】−要求が２語をＦＩＦＯＲからＤＭＡＣに
読出すこと（ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＤ２）であると
きは、ＤＭＡＣは、ＤＭＡＣアドレスによりアドレスさ
れたＲＤＣＲ１語空間のＲＤＣＡフィールドに格納され
ている現在の外部アドレス、および関連するＲＤＣＲ２
空間に格納されている受信データの双方を要求されてい
るものと考える（両空間は部分的にＤＭＡＣ＿ＣＨ＿Ｎ
ＢＲで指定される）。関連する語空間に順次アドレス
し、読出し制御器を作動させる。次の状態は状態１であ
る。
【０４３５】−要求が１語をＤＭＡＣからＦＩＦＯＲに
書込むこと（ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ１）であると
きは、ＤＭＡＣが関連チャンネルのＲＤＣＡを含む語を
更新していると考え、関連するＦＩＦＯＲアドレスがＦ
ＢＳにより選択される。アレイ制御信号は書込みに対し
て作動される。次の状態は状態18である。
【０４３６】−要求が１語をＤＭＡＣに読出すこと（Ｄ
ＭＡＣ＿ＦＩＦＯＲ＿ＲＤ１）であるときは、ＤＭＡＣ
が関連するチャンネルのＴＤＣＲ１空間のＴＤＢＣを要
求されていると考える。それぞれのアドレスがＦＢＳに
より選択され、アレイ信号は書込に対して作動される。
次の状態は状態２である。
【０４３７】−要求がＭＤＡＣから２語を書込むこと
（ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ２）であるときは、ＤＭ
ＡＣはＴＤＢＣおよび伝送データを共に格納している。
ＦＢＳは適切な語のアドレスを選択し、アレイ制御器は
連続書込みに対して作動され、次の状態は状態12であ
る。
【０４３８】−要求がＤＭＡＣからＦＩＦＯＲへのパリ
ティエラー指示の書込み（ＤＭＡＣ＿ＦＩＦＯＲ＿ＰＥ
＿ＷＲがラッチされている）であるときは、ＦＩＦＯＲ
から１語または２語を読出すＤＭＡＣの結果、パリティ
エラーがＤＭＡＣにより検出されている。それぞれのＴ
ＤＣＲ１またはＲＤＣＲ１がＤＭＡＣ＿ＣＨＮ＿ＮＢ
Ｒ、ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ、およびＦＢＳの各選択
の組合せを通して選択される。次の状態は状態14であ
る。
【０４３９】−要求がＲＦＭ読出し（ＲＥＭ＿ＦＩＦＯ
Ｒ＿ＲＤが活性）であるときは、ＲＦＭは関連するＲＤ
ＣＲ１から状態情報を要求している。その結果アドレス
選択が（ＲＳＭ＿ＴＳＩおよび状態機械からの語位置選
択出力の機能として）行われ、制御器は読出しに対して
作動される。次の状態は状態４である。
【０４４０】−要求が受信データのバイトを転送するた
めのＲＦＭからの１バイト書込み（ＲＦＭ＿ＦＩＦＯＲ
＿ＷＲ１が活性）であるときは、バイトアドレスがＲＦ
Ｍ＿ＦＩＦＯＲ＿ＢＰＰに応じてＦＢＳにより選択さ
れ、制御器は書込みに対して作動される。次の状態は状
態15である。
【０４４１】−要求が伝送データのＴＦＭへの読出し
（ＴＦＭ＿ＦＩＦＯＲ＿ＲＤ１が活性）であるときは、
所要のＴＤＣＲ２アドレスが（ＲＳＭ＿ＴＳＩおよび内
部発生した語位置指示の機能として）ＦＢＳにより選択
され、制御器は読出しに対して作動される。次の状態は
状態５である。
【０４４２】−要求がＴＦＭに対する２語読出し（ＴＦ
Ｍ＿ＦＩＦＯＲ＿ＲＤ２）であるときは、ＴＦＭはそれ
ぞれのチャンネルのＴＤＣＲ１空間およびＲＤＣＲ２空
間の双方にアクセスしようとしている。これら空間が
（ＲＳＭ＿ＴＳＩおよび内部発生した語位置選択信号の
機能として）順次アクセスされ、制御器は読出しに対し
て作動される。次の状態は状態６である。
【０４４３】−要求がＳＩＯに対する１語読出し（ＳＩ
Ｏ＿ＦＩＦＯＲ＿ＲＤが活性）であるときは、ＳＩＯ
（ＳＩＯ＿ＡＤＤＲＥＳＳ）により供給されたアドレス
が選択され、アレイ制御器が読出しに対して作動され
る。次の状態は状態７である。
【０４４４】−要求がＳＩＯからＦＩＦＯＲへの１語書
込み（ＳＩＯ＿ＦＩＦＯＲ＿ＷＲが活性）であるとき
は、ＳＩＯアドレスが選択され、制御器は書込みに対し
て作動される。次の状態は状態17である。
【０４４５】状態１（ＲＤＣＡのＤＭＡＣへの読出し）
−アレイ制御器がアレイにアクセスしてＤＭＡＣアドレ
ス（ＤＭＡＣ＿ＣＨ＿ＮＢＲ）のＲＤＣＲ１位置を読出
すように作動される。次の状態は状態８である。
【０４４６】状態２（ＴＤＢＣのＤＭＡＣへの読出し）
−アレイ制御器がアレイにアクセスしてＤＭＡＣアドレ
スのＴＤＣＲ１位置を読出すように作動される。次の状
態は状態20である。
【０４４７】状態３（伝送データを書込み、更新された
ＴＤＢＣに対する書込みを開始する）−ＦＩＦＯＲ＿Ｄ
ＭＡＣ＿ＡＣＫを表明してＤＭＡＣに、伝送データが書
込まれ、更新されたＴＤＢＣおよびＴＤＦＳＷを次に書
込むよう提示しなければならないことを知らせる。アレ
イはこの後使用禁止になるが、選択および書込みのアク
セス制御器は活性のままである。次の状態は状態13であ
る。
【０４４８】状態４（境界チェックおよびＰＥ状態をＲ
ＦＭに読出す）−アレイ制御器が関連チャンネルのＲＤ
ＣＲ１に対し読出しに対して作動され、次いで作動解除
される。次の状態は状態21である。
【０４４９】状態５（伝送データをＴＦＭに読出す）−
アレイ制御器が関連チャンネルのＴＤＣＲ２を読出すよ
うに作動され、次いで作動解除される。次の状態は状態
23である。
【０４５０】状態６（ＴＤＦＳＷのＴＦＭへの読出し）
−アレイ制御器が関連チャンネルのＴＤＣＲ１を読出す
ように作動され、次いで作動解除される。次の状態は状
態10である。
【０４５１】状態７（語をＳＩＯに読出す）−アレイ制
御器が語をＳＩＯ＿ＡＤＤＲＥＳＳで読出すように作動
され、次いで作動解除される。次の状態は状態22であ
る。
【０４５２】状態８（２語受信側読出しに関するＤＭＡ
Ｃへの最初の承認）−ＦＩＦＯＲ＿ＤＭＡＣ＿ＡＣＫが
ＤＭＡＣに表明される。ＤＭＡＣのアドレスが同じチャ
ンネルの第２の語（ＲＤＣＲ２）位置に調節される。ク
ロック使用可能化信号が第２の読出しアクセスに対して
作動される。次の状態は状態９である。
【０４５３】状態９（ＤＭＡＣの後受信データを読出
す）−アレイ制御器が第２の読出しに対して作動され、
次いで作動解除される。次の状態は状態20である。
【０４５４】状態10（最初にＴＦＭに対し承認、ＴＤＦ
ＳＷおよび伝送データの２語読出し）−ＦＩＦＯＲ＿Ｔ
ＦＭ＿ＲＤ＿ＡＣＫを表明してＴＦＭに母線203にある
ＴＤＦＳＷ情報を受入れさせ、次に伝送データの受入れ
の準備をさせる。クロックが次の読出しに対して使用可
能となり、ＴＦＭアドレスが次の語（ＴＤＣＲ２）位置
に対して調節される。次の状態は状態16である。
【０４５５】状態11（ＴＤＦＳＷをＴＦＭに対して更
新）−アレイ・クロックを適切なＴＤＦＳＷ／ＴＤＣＲ
１空間に書込むように作動する。クロックが使用禁止に
なる。次の状態は状態19である。
【０４５６】状態12（ＴＤＢＣを伴う伝送データの書込
み）−アレイ・クロックが伝送データをＤＭＡＣから関
連チャンネルのＴＤＣＲ21空間に書込むように作動され
る。アドレスは次の語空間（関連ＴＤＣＲ１のもの）に
調節される。クロックの作動は解除される。次の状態は
状態３である。
【０４５７】状態13（データを伝送後ＴＤＦＳＷおよび
ＴＤＢＣを書込む）−クロックがＴＤＣＲ１空間に書込
むためアレイにアクセスするよう作動され、次いで作動
解除される。次の状態は状態20である。
【０４５８】状態14（ＤＭＡＣパリティエラーの書込
み）−クロックがＴＤＣＲ１ＰＥ空間に書込むためアレ
イにアクセスするよう作動される。次の状態は状態20で
ある。
【０４５９】状態15（ＲＦＭに対する受信データ・バイ
トを書込む）−アレイがデータ・バイトをＲＦＭから関
連チャンネル／スロットのＲＤＣＲ２空間に書込むよう
アクセスされる。クロックが作動解除される。次は状態
21である。
【０４６０】状態16（ＴＤＦＳＷを読出させてから伝送
データをＴＦＭに読出す）−アレイが伝送データを関連
チャンネルのＴＤＣＲ２空間からＴＦＭへ読出すように
アクセスされる（ＴＦＭは適切なバイトを選択する）。
クロックが作動解除される。次は状態23である。
【０４６１】状態17（ＳＩＯに対するデータ語を書込
む）フラグが検出されなければチェックレジスタをアイ
ドルパターンまたは打切パターン（１が７個以上連続し
ている）があるか検査する。このようなパターンが検出
されれば、ＩＮＴに対して適切なアイドルまたは打切の
指示子を設定し、データレジスタをクリアし、ビットカ
ウントをリセットする。ＲＥＡＤ＿ＶＡＬＩＤが不活性
であれば、次の状態は状態１である。その他の場合に
は、次の状態は状態３である。
【０４６２】−アレイがアクセスされ、ＳＩＯ＿ＤＡＴ
Ａ語がＳＩＯ＿ＡＤＤＲＥＳＳの位置に書込まれる。ク
ロックが使用禁止になる。次は状態22である。
【０４６３】状態18（ＤＭＡＣに対するＲＤＣＡの書込
み）−アレイがＤＭＡＣにより示されたチャンネル番号
のＲＤＣＲ１空間に書込むようにアクセスされる。クロ
ックが使用禁止になる。次は状態20である。
【０４６４】状態19（ＴＦＭのＴＤＦＳＷ書込みを承
認）−ＦＩＦＯＲ＿ＴＦＭ＿ＡＣＫが表明される。アレ
イ制御器が作動解除される。次は状態０である。
【０４６５】状態20（ＤＭＡＣへの承認）−ＦＩＦＯＲ
＿ＤＭＡＣ＿ＡＣＫが表明される。アレイ制御器が作動
解除される。次は状態０である。
【０４６６】状態21（ＲＦＭへの承認）−ＦＩＦＯＲ＿
ＡＣＫ＿ＦＲＭが表明される。アレイ制御器が作動解除
される。次の状態は状態０である。
【０４６７】状態22（ＳＩＯへの承認）−ＦＩＦＯＲ＿
ＳＩＯ＿ＡＣＫが表明される。アレイ制御器が作動解除
される。次の状態は状態０である。
【０４６８】状態23（ＴＦＭへの伝送データ読出しの承
認）−ＦＩＦＯＲ＿ＴＦＭ＿ＲＤ＿ＡＣＫが表明され
る。アレイ制御器が作動解除される。次は状態０であ
る。
【０４６９】11.4 ＲＦＭの機能 ＲＦＭ（受信ＦＩＦＯ管理器）は、受信データ・バイト
をＲＶとＦＩＦＯＲのＲＤＣＲ２空間の特にアドレスさ
れたバイト位置との間で転送し、またＤＭＡＲＱへの要
求により受信データを（ＤＭＡＣの指揮のもとに）ＦＩ
ＦＯＲからホストＩＯＰ記憶装置へ転送を開始する。Ｒ
ＦＭはまた、（たとえばＦＩＦＯＲからホストＩＯＰ記
憶装置に関連ＤＭＡＣ転送を行っている間にパリティエ
ラーが発生したか確認するため）ＦＩＦＯＲのＲＤＣＲ
１空間にある状態情報にアクセスすることもできる。
【０４７０】ＲＦＭは、時分割多重エンジンとして、Ｒ
ＶおよびＲＬ１と同期して動作し、ＢＴＤＭにそれぞれ
のチャンネル・タイムスロットが現われるのと同期して
活性チャンネルにサービスする。他の同期要素の場合の
ように、ＲＦＭはＲＳＭにより前記スロット出現に関連
する規則正しい時間間隔で始動し、休止する。休止する
よう指示される（ＲＳＭ＿ＲＣＶ＿ＥＯＳ）と、ＲＦＭ
はアイドル状態に移り、ＲＳＭに終了および開始のタイ
ムスロットに関連する状態語（ＲＦＭ＿ＴＳ０１および
ＲＦＭ＿ＴＳ０２）の時間交換交替に適する安定状態に
あることを指示するＲＦＭ＿ＤＯＮＥを表明する。ＲＳ
Ｍからのロード制御信号（ＲＳＭ＿ＲＦＭ＿ＬＯＡＤ１
およびＲＳＭ＿ＲＦＭ＿ＬＯＡＤ２）に応じて新しい状
態語がロードされる。新しいチャンネル状態をロードし
てから、ＲＦＭはＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴにより始
動するよう指示される。
【０５２３】活性チャンネルに対して動作するとき、Ｒ
ＦＭは、ＲＶにより提示された受信データバイトを受入
れ、これをＦＩＦＯＲの関連チャンネル語空間ＲＤＣＲ
２の特定のバイト記憶位置に格納する。このような各空
間が満杯になるにつれて、ＲＦＭは、ＤＭＡＣにその空
間の内容を外部ＩＯＰ記憶装置に（非同期的に）移させ
る要求をＤＭＡＲＱにより提示する。ＲＦＭはまた、Ｒ
Ｖから受取った状態情報を処理し、各フレームで受取っ
たバイト数のトラックを確保し、フレーム終端状態をＩ
ＮＴ区画に指示する。ＲＦＭはまた、ＤＭＡＣによりＦ
ＩＦＯＲのＲＤＣＲ１空間に掲示された状態条件を処理
し、掲示された境界チェックおよびパリティエラーの状
態をＩＮＴ区画に通報する。
【０４７２】11.5 ＲＦＭ時間交換語１および２ ＲＳＭの制御下でＲＦＭとＴＳＲとの間で転送される時
間交換語（ＲＦＭ＿ＴＳ０１およびＲＦＭ＿ＴＳ０２）
を図29および図30に示してある。
【０４７３】ＲＦＭ＿ＴＳ０１は、ＲＶから受取って未
だＦＩＦＯＲに転送していないデータが入っている８ビ
ット・フィールドＲＦＭＤ、ＲＦＭＤに格納されている
データのパリティを示す１ビット・フィールドＲＦＭＤ
Ｐ、現在のチャンネルに対する受信データが転送される
ＦＩＦＯＲ／ＰＤＣＲ２の次のバイト位置を指すバイト
ポインタを保持する２ビット・フィールドＲＦＭＢＰ、
それぞれのチャンネルに対するＲＦＭの現在の状態を、
アイドル（有効データを受取っていない）、アクチブ
（ＦＩＦＯＲに置く有効データを受取っている）、また
は「フレーム間」（アイドル、打切、またはフレーム終
端の指示をＲＶから受取っており、関連するＦＩＦＯＲ
内容がＩＯＰにＤＭＡされたらＲＦＭによりＩＮＴに関
連状態を提示する必要がある）の一つとして示す３ビッ
ト・フィールドＲＦＭＳ、ＲＦＭの割込状態を、アイド
ルパターンを受取った、フレーム終端を検出した、打切
パターンを検出した、ＣＲＣエラーを検出した、ＦＩＦ
ＯＲ／ＲＤＣＲ２に対してバッファのあふれ状態を検出
した、のいずれか一つとして示す８ビット・フィールド
ＲＦＭＩＳ、および予備の８ビット位置（現在のところ
使用しないが他の指示に利用することができる）、から
構成されている。
【０４７４】ＲＦＭ＿ＴＳ０２は、現在のフレーム期間
中にそれぞれのチャンネルに対してＲＦＭが受取ったバ
イトの数を示す16ビット・フィールドＲＦＭＦＢＣ、お
よび予備／未使用の16ビットから構成されている。フレ
ーム終端、アイドル状態、または打切状態を検出すると
直ちに、ＲＦＭはＲＦＭＦＢＣにある値を調節し（その
ＣＲＣバイトがカウントに確実に入らないようにす
る）、調節した値をＲＦＭ＿ＴＳ０１にあるＲＦＭＩＳ
の値と共にＩＮＴの割込要求処理プロセス中にＩＮＴ
（により拾い上げられる）に伝える。
【０４７５】11.6 ＲＦＭの論理 ＲＦＭの論理の組織を図28に示す。ＲＦＭは、状態機械
論理220、（状態論理220により供給された選択機能に応
じて）ＲＶにより提示された受信データおよび状態情報
を転送する母線セレクタ221、（状態論理220により供給
された制御信号に応じて）セレクタ221により選択され
た情報を受取るデータレジスタ222、およびＲＦＭの現
在有効な時間交換状態語を保持する時間交換状態レジス
タ223（この区画にはこのような語が二つとそれらを保
持する二つのレジスタ223がある）、から構成されてい
る。
【０４７６】ＲＦＭの正常動作においては、状態論理22
0は次のような遷移を行う。アイドル状態（状態０）か
ら出発し、ＲＳＭ＿ＲＣＶ＿ＳＴＡＲＴを受取ると直ち
にＦＩＦＯＲバッファが満杯でないことの指示を待ち且
つチェックする状態４に移り（バッファが満杯であれば
処理に入る前にバッファが満杯でなくなるまで状態４で
待つ）、ＦＩＦＯＲパリティエラーについてチェックす
ると共にＤＭＡＣにより掲示されたＲＤＣＲ１状態を読
むことにより境界チェック条件についてもチェックする
状態10に移る。パリティエラーまたは境界チェック条件
が存在しないときは、状態１に移ってＲＶからのデータ
転送要求を待ち、次いで状態５に移ってデータをＦＩＦ
ＯＲに格納し、スロット終端指示ＲＳＭ＿ＲＣＶ＿ＥＯ
Ｓを受取ると直ちにアイドル状態０に戻る。状態論理22
0の詳細は下記のとおりである。
【０４７７】状態０（アイドル状態）−これはＲＦＭが
その時間交換状態語を完全に交換できる状態である。こ
の状態では、（ＲＳＭ＿ＲＣＶ＿ＥＯＳの受取りに続い
て）ＲＦＭ＿ＤＯＮＥ指示を表明し、ＲＳＭにＴＳＲを
レジスタ223から出力ＲＦＭ＿ＴＳ０１およびＲＦＭ＿
ＴＳ０２に提示されたＲＦＭの現在の状態を格納するよ
うに動作させることができる。また、この状態では、Ｒ
ＳＭからのロード制御信号（ＲＳＭ＿ＲＦＭ＿ＬＯＡＤ
１、ＲＳＭ＿ＲＦＭ＿ＬＯＡＤ２）に応じて新しい状態
をＲＦＭ＿ＴＳ＿ＢＵＳからレジスタ223にロードする
ことができる。状態をロードしてからＲＳＭはＲＳＭ＿
ＲＣＶ＿ＳＴＡＲＴを表明することによりＲＦＭ処理を
開始する。
【０４７８】−この状態では、ＲＦＭは、ＲＳＭ＿ＲＣ
Ｖ＿ＳＴＡＲＴを待つ。この信号が活性であるときは、
ＲＳＭ＿ＣＣＲの受信ＤＭＡ有効化ビット（ＲＤＥ）の
状態がチェックされる。そのビットがオフ（現在のチャ
ンネルが受信に対して使用可能になっていない）であれ
ば、次の状態は状態８である。そのビットがオンであり
且つＲＦＭ状態状勢（ＲＦＭ＿ＴＳ０１のＲＦＭＳフィ
ールドおよびＲＦＭＩＳフィールド）がこのチャンネル
での前のエラーを示していれば、状態８に進む。その他
の場合には、状態４に進む。
【０４７９】状態１（ＲＦＭ＿ＴＳ０１、０２に新しく
ロードされた状態を検査する）−状態状勢をチェックし
て現在の状態に対して必要な任務を開始する。この状態
にある間にＲＳＭにより休止されれば、状態０に進む。
状態が前にアイドルパターンを検出したことを示してい
れば、状態２に進む。状態が前にデータを受取ったが未
だＦＩＦＯＲに書込んでいないことを示していれば、Ｆ
ＩＦＯＲに書込み要求、ＲＦＭ＿ＦＩＦＯＲ＿ＷＲ＿Ｒ
ＥＱ、を掲げ、状態５に進む。状態が前にフレーム終端
指示をＲＶから受取っていることを示していれば、状態
９に進んでこのことをＩＮＴに通報する。状態が前にパ
リティエラーまたは境界チェック条件を受取ったことを
示していれば、状態８に進む。状態がひどい論理エラー
に遭遇したことを示していれば、状態０に戻る。
【０４８０】状態２（プロセスデータおよびフレーム状
態をＲＶから受取っている）−この状態では、ＲＶによ
り提示されたデータおよび状態（フレームの終端、打
切、またはアイドル）を処理する。ＲＶ＿ＲＦＭ＿ＲＥ
Ｑが活性であることはデータがセレクタ221へのＲＶ＿
ＲＦＭ＿ＤＡＴＡ入力で有効であることを示す。ＲＶ＿
ＲＦＭ＿ＲＥＱ＿ＳＴＡＴＵＳが活性であることは状態
がセレクタ221のＲＶ＿ＲＦＭ＿ＳＴＡＴＵＳ入力で有
効であることを示す。データまたは状態のうちどの入力
が活性であるかにより、それぞれの承認、ＲＦＭ＿ＲＶ
＿Ｄ＿ＡＣＫまたはＲＦＭ＿ＲＶ＿Ｓ＿ＡＣＫ、が作動
される。
【０４８１】−フレーム終端状態およびデータをＲＶか
ら同時に受取れば、フレーム終端受取りを示すように状
態状勢を設定し、データ受信承認をＲＦＭ＿ＲＶ＿Ｄ＿
ＡＣＫによりＲＶに与える。ＲＤＣＲ２のＦＩＦＯＲデ
ータバッファの状態をチェックし、有効データの２バイ
ト以上を保持しているか確認する。保持していれば、Ｒ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させてＤＭＡＣサービ
スを要求し、次の状態は状態11である。この時点でＦＩ
ＦＯＲに保持されているバイトの数が２より少なけれ
ば、ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴは作動されず、次の状
態は状態６である。
【０４８２】−ＲＶからデータだけを受取れば、状態状
勢はデータバイトの受取りを示すように設定され、承認
がＲＦＭ＿ＲＶ＿ＡＣＫを経由してＲＶに与えられ、受
信データバイトのカウント（ＲＦＭ＿ＴＳ０２のＲＦＭ
ＢＣ）が１だけ増加し、次の状態は状態５である。
【０４８３】−フレーム終端状態だけを受取れば、状態
状勢はそのことを示すように修正され、フレームバイト
・カウントは、０より大きければ、１だけ減り（ＣＲＣ
の転送について調節し）、承認がＲＦＭ＿ＲＶ＿Ｓ＿Ａ
ＣＫを経由してＲＶに戻され、ＦＩＦＯＲデータバッフ
ァに入っている有効バイトの数がチェックされる。バッ
ファに少くとも３個の有効バイトが存在すれば、ＤＭＡ
ＲＱへの要求ビット（ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴ）が
作動され、次の状態が状態11になる。バッファに存在す
るバイトが３個未満であればＤＭＡＲＱへの要求を作動
させずに次の状態が状態６になる。フレーム終端を受取
ったときのＦＩＦＯＲにある有効バイトの数は、この条
件が、ＲＶから転送された最後の２バイトがフレームデ
ータ・カウントの一部でないＣＲＣの剰余バイトであ
る、ＨＤＬＣプロトコルのもとで動作するチャンネルで
のみ生ずるので、重要である。したがって、カウントを
正しい受信データ・カウントを反映するように進行中に
調節しなければならない。
【０４８４】−ＲＶから打切またはアイドルのフレーム
状態を受取れば、ＦＩＦＯＲにある有効データバイトの
数がチェックされる。ＦＩＦＯＲに有効データバイトが
存在しなければ、次の状態は状態９である。１バイトが
存在すれば、次の状態は状態６である。２バイトが存在
すれば、フレームバイト・カウントを１だけ減らし、次
の状態が状態６になる。３バイト存在すれば、フレーム
バイト・カウントを１だけ減らし、次の状態は状態３で
ある。
【０４８５】状態３（フレームバイト・カウントを１だ
け減らす）−フレームバイト・カウントを１だけ減ら
し、次の状態は状態６である。
【０４８６】状態４（ＦＩＦＯＲデータバッファを空に
するＤＭＡＣを待つ）−この状態にある間にＲＳＭによ
り休止されると、状態０に移る。この状態では、ＤＭＡ
ＲＱからの要求信号（ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱ）
は、活性のときＤＭＡＲＱサービスがＦＩＦＯＲデータ
バッファに対して要求されていることを示す（このよう
なサービスが完了するとＤＭＡＣはこの信号をオフにす
る）が、ＦＩＦＯＲデータバッファに対するＤＭＡＣサ
ービスの完了が示されているかについて繰返しチェック
される。このような指示を受取ると直ちに状態10に移
る。
【０４８７】状態５（ＦＩＦＯＲデータバッファへの受
信データを待つ）−この状態では、ＦＩＦＯＲに書込み
要求、ＲＦＭ＿ＦＩＦＯＲ＿ＷＲ＿ＲＥＱ、を表明す
る。ＦＩＦＯＲが（ＦＩＦＯＲ＿ＲＥＭ＿ＡＣＫで）承
認すると、バイト位置ポインタＲＦＭ＿ＦＩＦＯＲ＿Ｂ
ＰＰを適用して、受信データバイトを書込むＦＩＦＯＲ
データバッファのバイト記憶装置にアドレスする。ポイ
ンタを更新して次の位置を示すようにし、データを示す
状態状勢はＦＩＦＯＲに書かれてしまっている。ＦＩＦ
ＯＲデータバッファの状態をチェックする。満杯であれ
ば、ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させてＤＭＡＣ
サービスを要求し、状態４に進む。バッファが満杯でな
ければ、ＤＭＡＲＱに対する処置を行わずに状態２に進
む。前述の処置が完了する前にＲＳＭにより休止されれ
ば、状態０に戻る。
【０４８８】状態６（フレームバイト・カウントを１だ
け減らす）−フレームバイト・カウント値を１だけ減ら
し、次の状態は状態９である。
【０４８９】状態７（状態を清掃する）−フレームバイ
ト・カウントをクリアし、状態状勢を新しいフレームの
始まりを示すように設定し、状態４に移る。
【０４９０】状態８（フレーム状態をＲＶからＩＮＴに
送る）−この状態にはＲＳＭ＿ＣＣＲのＲＤＥ（受信Ｄ
ＭＡ有効化）がオフである結果入る。この状態ではＲＶ
から受取ったすべてのフレーム状態がＲＦＭ＿ＩＮＴ＿
ＲＥＱの作動によりＩＮＴに伝えられ、ＲＦＭ＿ＴＳ０
１、０２で提示されたＲＦＭ状態のＩＮＴにより処理さ
れる。受取ったデータはすべて捨てられる。ＲＳＭ＿Ｒ
ＣＶ＿ＥＯＳが作動されると状態０に戻る。データをそ
のチャンネルに関する正常なＤＭＡ処置により受取るべ
き場合にチャンネルのＣＣＲの中のＲＤＥビットが活性
に設定されていることを確認するのはホスト／ＩＯＰ複
合体の責任である。
【０４９１】状態９（エラーまたはフレーム状態をＩＮ
Ｔに報告する）−ＩＮＴへの割込要求、ＲＦＭ＿ＩＮＴ
＿ＲＥＱ、が掲げられてエラーまたはフレーム状態が報
告される。可能な割込は次のとおりである。ＦＩＦＯＲ
パリティエラー（状態10を参照）、境界チェック条件発
生、またはフレーム終端指示を受取った。パリティエラ
ーまたは境界チェック条件が存在すれば状態８に進み、
正常フレーム終了状態が報告されれば状態７に進む。
【０４９２】状態10（境界チェックビットをＦＩＦＯＲ
から読出す）−現在のチャンネルのＲＤＣＲ１空間に関
してＲＦＭ＿ＦＩＦＯＲ＿ＲＤ＿ＲＥＱを表明する。Ｆ
ＩＦＯＲがこの要求を承認すると、ＦＩＦＯＲのパリテ
ィエラー（ＦＩＦＯＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ活
性）をチェックする。このようなエラーが示されれば、
状態９に進み、この発生を表示する状態指示子を設定す
る。ＲＤＣＲ１が関連ＤＭＡＣ転送中に境界チェックが
発生したことを示せば、この状態を示すように状態状勢
を設定し、状態９に進む。ＦＩＦＯＲパリテイエラーも
境界チェック条件も発生していなければ、状態１に進
む。ＲＳＭにより休止されれば、状態０に進む。
【０４９３】状態11（フレームバイト・カウントを減ら
す）−フレームバイト・カウントを１だけ減らし、状態
４に進む。
【０４９４】11.7 ＴＦＭの機能 伝送ＦＩＦＯ管理器ＴＦＭは時分割多重同期素子であ
る。ＴＦＭは、ＢＴＤＭにチャンネル・タイムスロット
が現われることに同期してＲＳＭにより始動および停止
される。ＴＦＭは、ＦＩＦＯＲからＴＶへの（活性チャ
ンネルに関する）通信伝送データの転送を管理する。こ
のようなデータはＦＩＦＯＲのＴＤＣＲ（伝送データ構
成レジスタ）空間で、特にＴＤＣＲ２空間（図７、図3
6）で、（４個以下のバイトの組合せで）待ち行列され
る。データはＤＭＡＣにより（４個以下のバイトの組合
せで）外部ＩＯＰ記憶装置からＦＩＦＯＲに転送され、
ＴＦＭによりＦＩＦＯＲから一度に１バイトづつ抜取ら
れる。各チャンネルの待行列に対する制御情報はＦＩＦ
ＯＲの関連ＴＤＣＲ１空間に格納される。
【０４９５】ＦＩＦＯＲのＴＤＣＲ１およびＴＤＣＲ２
の各空間に格納されている情報の形態および内容を図35
および図36に示してあるが、両者についてここにおよび
以下のＤＭＡＣの説明で手短かに述べる。
【０４９６】ＴＤＣＲ１（図35）は、１ビット指示空間
３個、２ビット指示空間３個、16ビット指示空間１個、
および予備／未使用空間７個、を備えている。１ビット
指示は、ＥＣＤ（連鎖の終りを検出した）、ＥＦＤ（フ
レームの終りを検出した）、およびＮＤＩ（データ指示
無し。ＤＭＡＣサービスがバッファ終端条件に遭遇し、
伝送すべきそれ以上のデータが残っていないことを意味
する）である。２ビット指示は、ＴＢＣ（伝送バッファ
カウント。ＴＶに転送すべきＦＩＦＯＲ／ＴＤＣＲ２に
ある次のバイトを指す）、ＴＯＰＱ（待行列の先頭。待
行列サービスの如何なる場合においても、ＤＭＡＣは４
データバイト以下を転送することができ、この指示子は
最初の「有効」バイトの記憶位置を指す）、およびＰＥ
（下記四つのＤＭＡパリティエラー状態の一つを示す。
すなわち、エラー無し、ＦＩＦＯＲパリティエラー、Ｄ
ＭＡＣ制御ＲＡＭパリティエラー、ＦＩＦＯＲおよびＤ
ＭＡＣ制御ＲＡＭの双方で発生したパリティエラー）、
である。16ビット指示、ＴＤＢＣ（伝送ＤＭＡバイトカ
ウント）、はＤＭＡＣがデータを取出す現在の外部デー
タバッファのバイト長を表わし、ＤＭＡＣに対する命令
連鎖点を間接的に示す（更に詳細については下のＤＭＡ
Ｃの説明を参照のこと）。
【０４９７】ＴＤＣＲ２（図36）は、４個の伝送データ
バイト空間、ＴＤＢ１〜ＴＤＢ４、から成る待行列を備
えており、これにＤＭＡＣにより取出された伝送データ
を入れる。上に注記したように、ＤＭＡＣの如何なる場
合においても、４以下のバイトが取出されて待行列に置
かれ、そのように設置された最初の有効バイトの記憶位
置がＴＤＣＲ１のＴＯＰＱ指示子により規定される。
【０４９８】ＴＦＭは、チャンネル通信プロセスのリア
ルタイム要件に従って、ＦＩＦＯＲの伝送データ待行列
の補充を適時に開始する責任をも有する。ＴＦＭは、Ｆ
ＩＦＯＲの伝送データ待行列の状態を各活性チャンネル
について監視し、待行列が空きになるにつれてＴＦＭは
ＤＭＡＲＱに外部ＩＯＰ記憶装置に対してＤＭＡＣによ
る（同期）補充処置を開始する要求を表明する。
【０４９９】各活性チャンネルに対するＤＭＡＣサービ
スの状態を示す制御情報は、ＦＩＦＯＲのそのチャンネ
ルのＴＤＣＲ１語空間（図７）に格納されており、ＴＦ
Ｍは、ＴＤＣＲ１の最初のバイトの制御情報ＴＤＦＳＷ
（伝送データＦＩＦＯ状態語）を監視し、伝送データ流
のフレーム終端点を検出すると共に関連信号をＴＶを経
由してＴＦ１に伝え、ＴＦ１がビット志向プロトコル用
に構成されたチャンネル（たとえば、ＨＤＬＣ）に関し
てＣＲＣおよびフラグ挿入機能を行うことができるよう
にする。このようなときに、ＴＦＭはその時間交換語の
フレームカウントを１だけ増加させ、フレーム伝送情報
をホストシステムに伝える割込要求をＩＮＴに送る（実
際に情報を伝える方法の詳細については下のＩＮＴの説
明を参照）。
【０５００】伝送データを取出すＤＭＡＣプロセスは、
ＩＯＰ／ホストシステムに対して或る程度の自律性を有
するＩＯＰ記憶装置内のデータブロック（詳細について
は下のＤＭＡＣの説明を参照）に対する取出し命令の連
鎖化を考慮している。ＴＦＭはまた、ＴＤＣＲ１／ＴＤ
ＦＳＷ情報を連鎖終端検出（ＦＣＤ）指示について監視
する。このような指示を検出すると直ちに、ＴＦＭは、
関連指示をＴＶを経由してＴＬ１に中継し、連鎖ブロッ
クに対するＤＭＡＣサービスが有効になるまでＴＬ１が
必要なら詰込みパターンを挿入することができるように
する。連鎖伝送条件はＩＮＴにも報告される。（下のＩ
ＮＴの説明を参照）。このようなときに、ＴＦＭは、関
連チャンネルに関して活性になり、チャンネルを初期設
定しＴＦＭを再作動させるにはＳＩＯ／ＩＯＰによる明
白な処置が必要である（下のＳＩＯの説明を参照）。Ｉ
ＯＰ／ホストシステムとＤＭＡＣとの間の必要な協同に
よる確実な連鎖化はチャンネル通信を再開する前に行わ
れる。
【０５０１】ＴＦＭが、活性チャンネルに関する動作を
行っている間に、ＲＳＭからのスロット終端指示、ＲＳ
Ｍ＿ＸＭＩＴ＿ＥＯＳ、により休止されると、そのチャ
ンネルに対するＴＦＭの状態を規定する時間交換語、Ｔ
ＦＭ＿ＴＳ０１がＲＳＭによりＴＳＲに保存される。次
に現われるチャンネルが活性であれば、そのチャンネル
に対するＴＦＭの状態を規定するもう一つの語ＴＦＭ＿
ＴＳ０１が（ＲＳＭによりＴＳＭから）ＴＦＭにロード
され、ＴＦＭがＲＳＭからの信号ＲＳＭ＿ＸＭＩＴ＿Ｓ
ＴＡＲＴにより始動され、新しいチャンネルに対する処
理が再開される。
【０５０２】交換期間中ＲＳＭにより保存されているＴ
ＦＭ状態語は、ＴＦＭによりＦＩＦＯＲから取出されて
ＲＳＭが現在のチャンネルスロット動作を休止したとき
は未だ転送されていない伝送データバイトを、もしあっ
たとしても、含んでいない。その理由は、ＴＦＭにより
取出された各伝送データが、ＴＶからの要求により始ま
り、ＴＦＭ承認と共にバイトをＴＶに転送して正常に
（休止を挟まずに）終了するからである。ＴＶの論理
は、休止したときＴＦＭへの未解決の（承認を受取って
いない）データ取出要求を持っていればその要求を取り
下げ、それを必要とする状態を保存し、同じチャンネル
に対して次に再始動するとき同じ要求をＴＦＭに提示す
るように構成されている。ＴＦＭの論理は、ＦＩＦＯＲ
からの伝送データの呼出しを完了する前に休止したと
き、要求を取り下げて同じチャンネルの次のサービス時
にＴＶがその要求をＴＦＭに再び発するように構成され
ている。ＦＩＦＯＲ伝送バッファ待行列からデータを呼
出すためのＴＦＭに対する次のバイト位置を規定するポ
インタＴＢＣは呼出されたバイトがＴＶに伝えられてし
まうまでＴＦＭによって変えられることはないから、Ｔ
ＦＭが呼出しが完了しない間に休止すれば、ＴＶがその
要求を繰返すとき正しいバイトをＴＦＭによりＦＩＦＯ
Ｒから確実に呼出すのに特別な処置は不要である。
【０５０３】11.8 ＴＦＭの時間交換語 ＴＦＭの時間交換語ＴＦＭ＿ＴＳ０１の形態および内容
を図32に示す。この語は、実際に使用される６ビットと
予備／未使用の26ビットとから構成されている。上に説
明した理由から、および後に状態０および６の説明で再
び述べる理由から、この語は、不完全呼出し（ＴＦＭが
ＲＳＭにより休止させられたとき完了していない呼出
し）に関連する伝送データを含んでいない。６使用ビッ
トは、関連チャンネルに対して既に伝送されている伝送
データのフレームの数を示す４ビット・フィールドＴＦ
ＭＦＣ（ＴＦＭフレーム・カウント）、および関連チャ
ンネルに対するＴＦＭの状態を、（ＳＩＯ／ＩＯＰの外
部動作により）初期設定された状態（下のＳＩＯの説明
を参照）、正常処理、パリティエラーまたは論理エラー
により休止された状態、または連鎖終端条件により休止
された状態、の一つとして規定する２ビット・フィール
ドＴＦＭＳ（ＴＦＭ状態）を備えている。
【０５０４】11.9 ＴＦＭ論理 ＴＦＭの論理組織を図31に示す。ＴＦＭは、状態機械論
理240、ＦＩＦＯＲ／ＴＤＣＲ１から呼出したＴＤＦＳ
Ｗを格納するレジスタ241、ＴＦＭで現在処理されてい
るチャンネルに関連するＴＦＭ時間交換語ＴＦＭ＿ＴＳ
０１を格納するレジスタ242、および245に現われる伝送
データ語のデータバイト部分を選択し、選択されたバイ
トを出力246に転送するマルチプレクサ／セレクタ回路2
43、から構成されている。
【０５０５】レジスタ241は、ＦＩＦＯＲからＦＩＦＯ
Ｒ＿ＤＡＴＡ母線245を経由してＴＤＣＲ１状態情報を
受取り、その出力状態データを、たとえば、制御出力Ｔ
ＦＭ＿ＦＩＦＯＲ＿ＷＲ１が論理240により与えられた
ときＦＩＦＯＲに書込み逆転送するため、その出力、Ｔ
ＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ、に提示する。時間交換語
レジスタ242は、ＲＳＭによる時間交換動作中に、ＲＳ
Ｍ＿ＴＳ＿ＢＵＳからロードされ、その現在の内容をＴ
ＦＭ＿ＴＳ０１出力に提示し、ＴＦＭが休止し且つ論理
240がＴＦＭ＿ＤＯＮＥを提示して（時間交換語の保存
に適切な安定状態０にあることを示して）いるときＲＳ
ＭによりＴＳＲに保存されるようにする。
【０５０６】マルチプレクサ／セレクタ243は、論理240
により動作され、その入力245に関する伝送データバイ
トをＦＩＦＯＲから選択する。ＴＶからの呼出要求ＴＶ
＿ＴＦＭ＿ＲＥＱに応じて、伝送データは、ＦＩＦＯＲ
からセレクタ入力245に語並列形態で読出される。論理2
40は、ＴＤＦＳＷレジスタ241のバッファ・カウント・
ポインタ情報ＴＢＣを使用して、ＴＶの出力246に提示
すべき適切なバイト、ＴＦＭ＿ＴＶ＿ＤＡＴＡ、を選択
する。出力246にあるデータがＴＶへの転送に対して有
効であるとき、論理240は、ＴＶにＴＦＭ＿ＴＶ＿ＡＣ
Ｋを表明し、データがＴＶにより瞬時に（50＋１秒以内
に）受入れられる。
【０５０７】論理240は、ＴＤＦＳＷのＥＣＤ（連鎖の
終端を検出した）指示子部をレジスタ241からＴＶに伝
えるときＴＦＭ＿ＴＶ＿ＥＯＣを、ＴＤＦＳＷのＥＦＤ
（フレームの終端を検出した）指示子部をＴＶに伝える
ときＴＦＭ＿ＴＶ＿ＥＯＦを、表明する。論理は、プロ
セス終端状態をＩＮＴに伝えるときＴＦＭ＿ＩＮＴ＿Ｒ
ＥＱと協同してＴＦＭ＿ＥＯＰ＿ＳＴＡＴＵＳを表明す
る（プロセス終端割込状態の処理の詳細については以下
のＩＮＴの説明を参照のこと）。論理の他の出力および
入力については以下にその状態の記述で説明する。
【０５０８】論理240の状態は次のとおりである。 状態０（アイドル状態）−ＲＳＭが（ＴＦＭとＴＶまた
はＦＩＦＯＲまたはＤＭＡＲＱとの間の過渡的相互作用
による損失またはあいまいさの可能性なしに）ＴＦＭ＿
ＴＳ０１情報の時間交換を行うのに「安全」である状
態。この状態ではＴＦＭは、その終了指示（ＴＦＭ＿Ｄ
ＯＮＥ）をＲＳＭに表明し、ＴＦＭがＲＳＭによる状態
時間交換の安全な実行に適する安定状態にあることを示
すことができる。ＲＳＭからのスロット終端／休止指示
（ＲＭＳ＿ＸＭＩＴ＿ＥＯＳ）の後この状態に入ると、
ＲＳＭはレジスタ242の内容をＴＳＲの関連チャンネル
空間に格納する。次のチャンネルスロットが活性チャン
ネルに関連していれば、ＲＳＭは、前に保存した関連状
態語をＲＳＭ＿ＴＳ＿ＢＵＳで提示し、ＲＳＭ＿ＴＦＭ
＿ＬＯＡＤを表明して論理240にその語をレジスタ242に
ロードさせる。ＲＳＭ＿ＴＦＭ＿ＬＯＡＤが作動される
と直ちに論理240は内部状態ビット（図示せず）ＮＥＷ
＿ＴＤＦＳＷをもリセットする。このビットは設定され
ると、ＴＤＦＳＷ／ＴＤＣＲ１の状態が変っていてＦＩ
ＦＯＲ内の関連情報を更新するＴＦＭによる特別な処置
を要求することができることを指示する（下の状態２お
よび状態６の説明を参照）。
【０５０９】−状態時間交換が完了してから、ＲＳＭは
ＲＳＭ＿ＸＭＩＴ＿ＳＴＡＲＴを表明してＴＦＭを再始
動させる。この時点で、ＲＳＭ＿ＣＣＲの伝送ＤＭＡ有
効化ビット（ＴＤＥ）がオンであれば状態論理が状態１
に移り、その他の場合は状態９に移る。
【０５１０】状態１（新たにロードされた状態を調べ
る）−この状態では、状態０の動作（現在扱われている
チャンネルに対するＴＦＭ＿ＴＳ０１）期間中にレジス
タ242に新たにロードされた状態を調べる。状態がＦＩ
ＦＯＲの伝送データ待行列（新しく初期設定された状態
を示すフィールドＴＦＭＳ）を埋めるＤＭＡＣの処置が
必要であることを示していれば、ＤＭＡＲＱへの要求、
ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴが表明され、論理が状態２
に移る。ＤＭＡＲＱへの要求は、瞬時に（50＋１秒以内
に）要求をＤＭＡＲＱ（下のこの要素の説明を参照）に
ラッチさせ、承認指示ＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱを論
理240に戻す。ＤＭＡＲＱへの要求により伝送データを
外部ＩＯＰ記憶装置からＦＩＦＯＲに取出すというＤＭ
ＡＣによる非同期動作が生じ、信号ＤＭＡＲＱ＿ＴＦＭ
＿ＲＥＱはＤＭＡＣがその動作（関連するチャンネルに
関するＴＦＭサービスの２サイクル以上を含むことがで
きる）を完了するまでオフにならない。しかし、ＤＭＡ
ＲＱはそのＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱ指示機能に関し
てＴＦＭと同期して動作するので、信号は、関連チャン
ネルがＤＭＡＣの動作によりオフにならない限りおよび
オフになるまで、関連チャンネルがＴＦＭによりサービ
スされるごとにオンになっている。
【０５１１】−レジスタ242の状態状勢が処理状態を示
していれば、論理240は、それぞれＤＭＡＲＱ＿ＴＦＭ
＿ＲＥＱが活性であるか不活性であるかにより、状態２
または状態３に移る。上に注記したとおり、ＤＭＡＣは
ＦＩＦＯＲ再詰込みに関するＴＦＭ要求を処理するにあ
たり非同期的に動作するが、ＤＭＡＲＱはこのＤＭＡＲ
Ｑ＿ＴＦＭ＿ＲＥＱ承認指示機能（下のＤＭＡＲＱの説
明を参照）に関してＲＳＭおよびＴＦＭと同期して動作
し、この機能は、ＤＭＡＣが所要動作を完了したときに
限りすべてのチャンネルに対して作動解除される。それ
故この信号の活性状態はＴＦＭにより現在処理されてい
るチャンネルに常に関連しており、要求されたＤＭＡＣ
機能（ＦＩＦＯＲ待行列の詰込み）が不完全であること
を示す。
【０５１２】−状態ステータスが同じチャンネルの前の
処理区間からのエラーまたは連鎖終端条件を検出したこ
とを示していれば、論理は状態９に移る。
【０５１３】状態２（詰込むべきＦＩＦＯＲのデータ・
バッファを待つ）−この状態（状態１または状態６から
入る）では、状態論理は、現在処理されているチャンネ
ルに対して先にＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴを表明する
ことにより要求されているＤＭＡＣの動作を通して詰込
まれるべきＦＩＦＯＲの伝送データ・バッファを待つ。
【０５１４】−この動作が完了したことの指示は、ＤＭ
ＡＲＱ＿ＴＦＭ＿ＲＥＱが現在処理されているチャンネ
ルに対してオフになると与えられる（上の状態１の説明
を参照）。動作が現在のスロット期間中に終了すれば、
論理は状態３に移る。
【０５１５】−完了前にスロットの終端（ＲＳＭ＿ＸＭ
ＩＴ＿ＥＯＳ）を受取ると、論理は、それぞれ内部ラッ
チ、ＮＥＷ＿ＴＤＦＳＷ、が設定されてＴＤＦＳＷが変
っていることを示しているかまたは設定されていないか
により、状態12または状態０に移る。ラッチが設定され
ていれば論理は状態12に移る前にＴＦＭ＿ＦＩＦＯＲ＿
ＷＲ１を表明する（出力ＴＦＭ＿ＴＤＦＳＷ＿ＤＡＴＡ
からＦＩＦＯＲ／ＴＤＣＲ１へ、交互にＴＤＦＳＷの書
込みを開示する）。先に注記したように、このラッチは
要求された処置の完了によりＴＤＦＳＷが変っていると
きに限り設定され、ラッチは各新しいスロットの始まり
に常にリセットされる。それ故スロット期間中に設定条
件にそれが現われることは常に、現在処理されているチ
ャンネルに対して要求された処置が完了したこと、およ
び関連する新しいＴＤＦＳＷ情報をＦＩＦＯＲに格納す
る必要があることを示している。
【０５１６】状態３（ＴＶからのデータ要求を待つ）−
ＴＶ＿ＴＦＭ＿ＲＥＱが活性（ＴＶがデータを呼出すこ
とを要求している）であれば、論理は、ＴＦＭ＿ＦＩＦ
ＯＲ＿ＲＤ２を表明して状態（ＴＤＣＲ１）語および伝
送データ（ＴＤＣＲ２）語のＦＩＦＯＲからの背中合せ
呼出しを開始し、状態４に移る。データ呼出しは全４バ
イトのＴＤＣＲ２待行列を生ずるが、論理はマルチプレ
クサ／セレクタ243を動作させ、呼出したＴＤＦＳＷの
バッファ・カウント・ポインタＴＢＣを使用してＴＦＭ
＿ＴＶ＿ＤＡＴＡに現われる一つのバイトだけを選択す
る。到着すると直ちに、状態語はレジスタ241に置か
れ、データの所定のバイトが直ちにセレクタ243および
ＴＦＭ＿ＴＶ＿ＤＡＴＡを経由してＴＶに伝えられる。
これら動作が完了すれば、ＴＢＣの値が呼出すべき次の
データバイトを指すように調節され、ＮＥＷ＿ＴＤＦＳ
Ｗラッチが設定される。
【０５１７】−スロット終端（休止）指示ＲＳＭ＿ＸＭ
ＩＴ＿ＥＯＳをこの状態期間中に受取れば、論理は、Ｎ
ＥＷ＿ＴＤＦＳＷの状態により、状態12または状態０に
移る。そのラッチが設定されていれば、論理はＴＦＭ＿
ＦＩＦＯＲ＿ＷＲ１（新しいＴＤＦＳＷ情報をＦＩＦＯ
Ｒに書き戻す）を表明し、状態12に移る。ラッチが設定
されていなければ、論理は状態０に移る。
【０５１８】状態４（ＴＤＦＳＷおよび伝送データをＦ
ＩＦＯＲから受取る）−ＦＩＦＯＲがＦＩＦＯＲ＿ＴＦ
Ｍ＿ＲＤ＿ＡＣＫを作動させることにより最初の読出要
求（状態３）を承認すれば、ＴＤＦＳＷ情報がレジスタ
241にラッチされ、ＦＩＦＯＲパリティ指示（ＦＩＦＯ
Ｒ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ）がチェックされる。パ
リティエラーが示されれば、パリティエラーを示すよう
にステータスを設定して状態11に進む。その他の場合に
は状態13に進み（状態３で発せられた）第２の読出要求
からの伝送データの到着に対する準備をする。
【０５１９】−ＲＳＭ＿ＸＭＩＴ＿ＥＯＳにより休止さ
れれば、論理は、ＴＦＭ＿ＦＩＦＯＲ＿ＷＲ１を表明
し、ＮＥＷ＿ＴＤＦＳＷが設定されている場合状態12に
移る。ラッチが設定されていなければ状態０に移る。
【０５２０】状態５（ＦＩＦＯＲから送られた伝送デー
タのバイトを選択する）−この状態では、状態３で発せ
られた二重読出要求のデータ部分がＦＩＦＯＲ＿ＤＡＴ
Ａに到着し、ＦＩＦＯＲからの明白な承認無しに受取ら
れる。受取られるデータは全語（ＴＤＣＲ２）であり、
その語のバイトの選択は論理により状態４の期間中にレ
ジスタ241に格納されたＴＤＦＳＷバッファ・カウント
値の機能として行われる。選択されたバイトはＴＦＭ＿
ＴＶ＿ＤＡＴＡで提示され、その位置で有効なときは、
ＴＦＭ＿ＴＶ＿ＡＣＫが表明され、ＴＤＦＳＷのＮＤＩ
ビットもＴＦＭ＿ＴＶ＿ＮＤＩとしてＴＶに伝えられ
る。ＴＢＣが選択されたバイトがＴＤＣＲ２待行列の最
後のバイトであることを示していれば（レジスタ241の
出力にある）ＴＤＦＳＷの連鎖終端指示（ＥＣＤ）およ
びフレーム終端指示（ＥＦＤ）もそれぞれＴＦＭ＿ＴＶ
＿ＥＯＣおよびＴＦＭ＿ＴＶ＿ＥＯＦを介してＴＶに提
示される。これらの処置が完了すれば、論理は状態10に
移る。
【０５２１】−ＲＳＭにより休止され、ＮＥＷ＿ＴＤＦ
ＳＷが設定されていれば、論理はＴＦＭ＿ＦＩＦＯＲ＿
ＷＲ１を表明し、状態12に移る。休止され、ラッチが設
定されていなければ、論理は状態０に進む。
【０５２２】状態６（ＴＤＦＳＷのＥＣＤ指示子および
ＥＦＤ指示子の状態をチェックする）−この状態には状
態10を経由して状態５から入る。
【０５２３】−レジスタ241に現在保持されているＴＤ
ＦＳＷに連鎖終端およびフレーム終端の双方が示されて
いれば、伝送フレームのカウント（ＴＦＭ＿ＴＳ０１レ
ジスタ242のＴＦＭＦＣ）が１だけ増加し、状態状勢
（レジスタ241のＴＦＭＳ）が到達した連鎖終端状態を
示すように調節され、論理は状態11に移る。連鎖終端だ
けが示されていれば、状態状勢ＴＦＭＳだけが到達した
連鎖終端状態を示すように変り、論理が11に進む。フレ
ーム終端だけが示されていれば、フレーム・カウントが
１だけ増加し、ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴが表明さ
れ、論理が状態２に進む。連鎖終端もフレーム終端も示
されていなければ、ＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴが表明
され、論理は状態２に移る。
【０５２４】状態７（ＴＶからの別のデータ要求を待
つ）−この状態は、ＴＤＦＳＷが現在レジスタ241で利
用できるという点で状態３と異なる。したがって、ＴＶ
がこの状態中にデータを要求していれば、論理は、ＦＩ
ＦＯＲ＿ＴＤＣＲ２に関して、唯一つの読出、ＴＦＭ＿
ＦＩＦＯＲ＿ＲＤ１、だけを表明し、状態８に移る。
【０５２５】−ＲＳＭにより休止され、且つＮＥＷ＿Ｔ
ＤＦＳＷが設定されていれば、論理は、ＴＦＭ＿ＦＩＦ
ＯＲ＿ＷＲ１（ＦＩＦＯＲに変化後のＴＤＦＳＷを書込
む）を表明し、状態12に進む。休止し、且つＴＤＦＳＷ
が変っていなければ、論理は状態０に進む。
【０５２６】状態８（データがＦＩＦＯＲから到着する
のを待つ）−データがＦＩＦＯＲから到着すると、ＴＤ
ＦＳＷのＴＢＣビットを使用して適切なバイトを選択
し、ＴＢＣ値をもチェックして選択されているバイトが
最後の待行列位置にあるか（すなわち、待行列がこのバ
イトの転送により空になるか）をチェックし確認する。
選択されたバイトが最後であれば、ＴＤＦＳＷのＥＣＤ
およびＥＦＤ指示子が選択されたデータバイトと共にＴ
Ｖに送られ、論理は状態６に移る。選択されたバイトが
待行列の最後のバイトでなければ、ＴＢＣ値を待行列の
次のバイトを指すように更新し、ＮＥＷ＿ＴＤＦＳＷを
設定し、論理は状態７に進む。
【０５２７】−ＲＳＭにより休止され、且つＮＥＷ＿Ｔ
ＤＦＳＷが設定されていれば、論理はＴＦＭ＿ＦＩＦＯ
Ｒ＿ＷＲ１（ＦＩＦＯＲに変化後のＴＤＦＳＷを書込
む）を表明し、状態12に進む。休止され、且つＴＤＦＳ
Ｗが変化していなければ、論理は状態０に進む。
【０５２８】状態９（ＴＤＦＳＷを更新する必要性をチ
ェックする）−この状態（状態１または状態11から到達
する）では、論理はＴＤＦＳＷを更新すべき必要性をチ
ェックし確認する。必要性があれば、論理は状態12に移
る。更新の必要性がなければ、論理は状態０に進む。
【０５２９】状態10（ＦＩＦＯＲから受取ったＴＤＦＳ
Ｗの有効性をチェックする）−状態４の期間中にＦＩＦ
ＯＲから受取ったＴＤＦＳＷがその待行列の先頭（ＴＯ
ＰＱ）およびバッファ・カウント（ＴＢＣ）ポインタを
評価することにより有効性についてチェックされる。
【０５３０】−ＴＯＰＱがＴＤＣＲ２待行列の最初のバ
イト記憶位置を指し、ＴＢＣが待行列の最後のバイト位
置を指していれば、論理は状態６に進む。ＴＯＰＱが最
初の位置を指しており、ＴＢＣが最後の位置以外を指示
していれば、論理は状態７に進む。
【０５３１】−ＴＯＰＱが第２のバイト位置を指し、Ｔ
ＢＣが最初のバイト位置を指していれば、ＴＤＦＳＷは
無効である。この状況では、状態状勢ＴＦＭＳはエラー
を示すように設定され、論理は状態11に進む。ＴＯＰＱ
が第２のバイト位置を指し、ＴＢＣが最後の位置を指し
ていれば、論理は状態６に進む。ＴＯＰＱが第２の位置
を指し、ＴＢＣが最初または最後の位置以外を指してい
れば、論理は状態７に進む。
【０５３２】−ＴＯＰＱが第３のバイト位置を指し、Ｔ
ＢＣが最初または第２の位置を指していれば、ＴＤＦＳ
Ｗは無効である。状態状勢はエラーを示すように設定さ
れ、論理は状態11に進む。ＴＯＰＱが第３の位置を指
し、ＴＢＣが最後の位置を指していれば、論理は状態６
に進む。ＴＯＰＱおよびＴＢＣが共に第３の位置を指し
ていれば、論理は状態７に進む。
【０５３３】−ＴＯＰＱが最後のバイト位置を指し、Ｔ
ＢＣが同じ位置を指していれば、論理は状態６に進む。
ＴＯＰＱが最後の位置を指し、ＴＢＣが他のどれかの位
置を指していれば、エラー状態状勢が設定され、論理は
状態11に進む。
【０５３４】−この状態を出る前に、ＴＢＣ伝送データ
バイト・ポインタは、（最後のバイト位置が指されてい
ない場合）ＴＶから次の要求を受取るときＦＩＦＯＲか
ら呼出すべき次のバイトを指すように調節される。この
状態には、状態５から入るが、状態５の伝送データ取出
動作がＴＶに対して完了している場合に限られているこ
とに注意する。また、ポインタＴＢＣがこの時点で最後
の位置を指していれば、ＤＭＡＣの処置についての要求
が掲示されていてＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱ（ＴＦＭ
に待行列が処理されていることを示す）の作動を生じ、
この信号が（処理の完了後ＤＭＡＣにより）作動解除さ
れると直ちに、ＴＦＭ状態論理が、新しいＴＢＣ値およ
びＴＯＰＱ値を備えているＤＭＡＣにより供給された新
しいＴＤＦＳＷ情報を取出すことを要求されることにも
注目すること。
【０５３５】状態11（ＩＮＴに割込要求を発生する）−
状態状勢がパリティエラーを示していればＴＦＭ＿ＰＡ
ＲＩＴＹ＿ＥＲＲＯＲを経由して、その他の場合にはＴ
ＦＭ＿ＩＮＴ＿ＲＥＱを経由して、ＩＮＴに割込要求を
表明し、状態９に進む。ＴＦＭ＿ＩＮＴ＿ＲＥＱの表明
はＩＮＴに論理により現在表明されているＴＦＭ＿ＥＯ
Ｐ＿ＳＴＡＴＵＳが有効であることを示す（この情報の
処理の方法については下のＩＮＴの説明を参照）。
【０５３６】状態12（更新されたＴＤＦＳＷをＦＩＦＯ
Ｒに書込む）−（ＴＤＦＳＷを更新するため）他のどれ
かの状態で発せられた書込要求、ＴＦＭ＿ＦＩＦＯＲ＿
ＷＲ１、をＦＩＦＯＲが承認するのを待つ。ＦＩＦＯＲ
＿ＴＦＭ＿ＷＲ＿ＡＣＫが活性になると、書込要求の表
明を解除し、状態０に進む。
【０５３７】状態13（ＲＤ２動作の第２の読出に対して
整列する。−この状態は、ＦＩＦＯＲのタイミングをＴ
ＦＭ＿ＦＩＦＯＲ＿ＲＤ２により開始された１対の連続
読出要求の第２の読出に関して整列させるのに使用され
る。次の状態は状態５である。
【０５３８】12. 割込処理要素−ＩＮＴ、ＳＩＯ
【０５３９】12.1 概観 ＩＯＰ／ホストに関する割込報告は割込ハンドラ（ＩＮ
Ｔ）およびスレーブ入出力（ＳＩＯ）区画により処理さ
れる。ＩＮＴは、ＩＤＬＣを通じておよびＬ１回路か
ら、通信チャンネル事象に関連する要求ばかりでなくハ
ードウェアの故障に関連する要求をも監視し、関連する
割込要求を割込源を指す関連ベクトル情報と共にＳＩＯ
に提示し、関連状態情報をＴＳＲおよび下に説明するＩ
ＮＴ共通レジスタ（ＩＨＥＩＳＲ）の一つに格納するの
を管理する。ＳＩＯは、割込要求およびベクトルをＩＯ
Ｐ／ホストシステムに伝え、ＩＯＰからＴＳＲおよびＩ
ＤＬＣおよびＬ１回路の双方のレジスタへのアクセス径
路となってＩＯＰが割込要求に関連する格納状態を非同
期に取出すことができるようにする（たとえば、図５の
径路85を、また下のＳＩＯの説明をも参照）。ＳＩＯ
は、割込処理以外のプロセス（初期設定／リセット機
能、時間交換状態の動的プログラミングなど）にも関係
しているが、その主な係り合いが割込要求および状態情
報の転送にあるのでこの章で説明する。
【０５４０】12.2 ＩＮＴの機能 ＩＮＴは、報告に値する事象に関係する要求を、ＩＤＬ
Ｃを通じておよびＬ１回路から、監視し、関連条件また
は事象の源を識別するベクトル（１バイト）を組立て、
事象／条件に関係する状態情報の格納を監督し、ベクト
ルを要求と共にＳＩＯに伝える。ＳＩＯは、対応する要
求をＳＩＯ＿ＩＮＴ（図43）、すなわちＩＯＰにより連
続的に監視される線、を経由してＩＯＰに提示される。
その線が活性であり、且つＩＯＰがこれの処理に利用で
きるときは、ＩＯＰは要求を承認し、関連ベクトルをＳ
ＩＯから取出す。所要割込処理プロセスを行う準備が整
っているときは、ＩＯＰはベクトルを使用してＩＤＬＣ
またはＬ１の割込源を確定するテーブル・ルックアップ
動作を行い、ＳＩＯを通して関連状態情報を取出すよう
に動作する。
【０５４１】ＩＤＬＣからＩＮＴに報告する価値ある事
象は、主に三つの部類、プロセス終端（ＥＯＰ）チャン
ネル割込、チャンネル化エラー割込、およびハードウェ
アエラー割込、に分類される。ＥＯＰおよびチャンネル
化エラー割込は各々、個々の源チャンネルに対応する32
の亜分類を有している。ＥＯＰ割込は個別チャンネルに
おける予想事象（たとえば、フレーム端の検出）を示
す。チャンネル化エラー割込は、特定のチャンネルに影
響するハードウェアエラー状態（たとえば、特定のチャ
ンネルのデータまたは状態情報をＩＤＬＣ ＲＡＭの一
つから取出す際のパリティエラー）を示す。ハードウェ
アエラー割込は、すべてのチャンネルに影響する可能性
のある破滅的ハードウェアエラーを示す。
【０５４２】二つのベクトル部類がＬ１回路により行わ
れる要求に割当てられている。これらはＬ１要求をハー
ドウェアエラー事象およびチャンネル条件／エラー事象
として区別する。Ｌ１要求／ベクトルは、チャンネル化
ＩＤＬＣ要求より前に参加するよう優先権が与えられて
いるが、ＩＤＬＣ非チャンネル化ハードウェアエラーよ
り前ではない。割込の各部類に関して対応するベクトル
がＩＮＴにより形成され、関連要求と共にＳＩＯ／ＩＯ
Ｐに伝えられる。Ｌ１およびＩＤＬＣから発せられる要
求に関連する状態情報はそれぞれＬ１回路およびＩＤＬ
Ｃに格納され、ＩＯＰ／ＳＩＯの非同期動作により取出
される。ＩＤＬＣハードウェアエラーに関連する状態情
報は、ＩＮＴレジスタ（ＩＨＥＩＳＲ）に格納され、Ｉ
ＤＬＣチャンネル化事象およびエラー条件に関連する状
態はＴＳＲに格納される（下のＥＯＰＩＳＲ待行列およ
びＣＥＩＳＲレジスタ空間の説明を参照）。
【０５４３】ＩＮＴにより発生されＳＩＯ／ＩＯＰに伝
えられるベクトルは割込部類／源を示す。ベクトルの形
成および用法については下の12.2.6に説明する。ＩＤＬ
Ｃ状態パラメータのフォーマットおよび機能的取扱いに
ついて次に説明する。
【０５４４】12.2.1 プロセス終端（ＥＯＰ）チャンネ
ル割込 これらは通信チャンネルでの特定の予想事象（たとえ
ば、送受信プロセスに関する、受信フレーム終端および
伝送連鎖終端の各事象の検出、など）を示す。関連する
プロセス終端割込状態（ＥＯＰＩＳ）語（32ビットづ
つ）は、個々の送受信要素によりラッチされ、ＩＮＴの
指導下にＲＳＭによりＴＳＲのプロセス終端割込チャン
ネル・レジスタ（ＥＯＰＩＳＲ）空間に格納される（図
６）。
【０５４５】各チャンネルは、ＴＳＲ内のこのような空
間16個（図６、図41のＥＯＰＩＳＲ01〜ＥＯＰＩＳＲ1
6）から成る待行列が割当てられ、これはＩＮＴおよび
ＩＯＰにより円形バッファとして管理される。各チャン
ネルはまた、ＴＳＲに以下に説明するチャンネル化エラ
ー割込状態（ＣＥＩＳ）語を格納する一つのレジスタ空
間（ＣＥＩＳＲ）を備えている。各チャンネルのＣＥＩ
ＳＲに格納されている情報は、そのチャンネルのＥＯＰ
ＩＳＲ待行列の状態を示し、新しいＥＯＰＩＳ情報を格
納するのに利用できる次の待行列位置を示す次期状態記
憶位置（ＮＳＬ）ポインタを備えている（下の12.2.2を
参照）。ＮＳＬポインタは、記述事項がポインタの現在
値により指定された待行列位置に書込まれるにつれてＩ
ＮＴにより修正される。
【０５４６】ＥＯＰ状態を示す各ＩＤＬＣベクトルにつ
いて、ＩＯＰは待行列から（ＳＩＯを経由して）一つの
ＥＯＰＩＳ語を読出さなければならない。各チャンネル
の待行列について現在未決定のベクトルの数の指示（Ｎ
ＯＶ）がそれぞれのＣＥＩＳＲ／ＴＳＲ空間に格納され
ている。この指示は、状態エントリの待行列への書込と
関連してＩＮＴにより歩進され、一つ以上の状態語が待
行列からＩＯＰにより取出されたことの指示を受取った
ときＩＮＴにより減らされる（下の単一状態モードおよ
び多数状態モードの説明を参照）。それ故この指示は待
行列の「満杯」を示すものである。ＩＮＴは、一定数の
ベクトル（その数は下に説明する単一状態動作モードお
よび多数状態動作モードについて異なっている）がその
待行列について未決定になっているとき待行列のあふれ
が差迫っていることを検出する。
【０５４７】語が何時待行列から取出されたかの明白な
指示は存在しないし、このような取出しを待行列に入力
する順序と合せて順序づける要求事項も存在しない。更
に、多数状態モードで行われる待行列エントリに関し
て、以下に説明するように、ＩＯＰは、関連ベクトルを
処理する割込処理ルーチンにある間に（このようなルー
チンの簡単化を考慮して）このようなエントリを読出す
必要がない。またこのようなエントリの処理をその状態
取出し処理に従って承認する必要もないが、下に説明す
るようにＨＰＣＲトグルおよびＳＷＲＣパラメータの更
新によりその処理の指示を与える。これにより、他の場
合にＩＯＰ状態取出しプロセスに課されることになるリ
アルタイムの束縛が緩和される。
【０５４８】上述のＨＰＣＲトグル機能およびＳＷＲＣ
（状態語読出しカウント）機能をＩＮＴが監視してＣＥ
ＩＳＲ機能ＮＯＶおよびＮＳＬを更新する時期を判断
し、後者により新しいＥＯＰＩＳエントリが何時何処で
行われるかが決まる。トグルおよびＳＷＲＣを格納する
ＨＰＣＲレジスタはＲＳＭに設けられている（上のＲＳ
Ｍの説明を参照）。
【０５４９】ＩＯＰにより（「多数状態」モードで）一
度に取出すことができる待行列エントリの数についての
制限も存在しない。したがって、待行列に所定時刻に10
個のＥＯＰＩＳ語が入っていれば、ＩＯＰ／ＳＩＯはそ
の取出しプロセスを１回実行するだけで10個すべて（ま
たはそれより少く）取出すことが可能である。ＨＰＣＲ
のトグルおよびＳＷＲＣパラメータのＩＯＰ更新はその
待行列処理にきつく結び付いている必要はないので、Ｉ
ＯＰが先のエントリにアクセスしてから更に多数のエン
トリをＩＮＴ／ＲＳＭにより待行列に置くこと、および
このような更に多数のエントリをＨＰＣＲエントリが更
新される前に取出すことが可能である。したがって、Ｉ
ＯＰがそのＨＰＣＲの更新にあたり別々に行われる待行
列アクセス・プロセスで取出されたエントリを捕えるこ
とができる。
【０５５０】当業者には遠隔地起源の伝送が遠隔モード
で受取ったフレームの数の指示を示すことが理解される
はずである。したがって、ＩＯＰにはＩＤＬＣにより実
際に伝送されたフレームの数を遠隔モードでおそらく受
取ったこのようなフレームの数と比較する能力がある。
ＩＯＰはまたどんな瞬間にでもどれだけの伝送フレーム
を連鎖処理のためＩＤＬＣ／ＤＭＡＣに利用可能になっ
ているかを知っているので、ＩＯＰは、必要なら、受信
フレーム終端割込状態取出し（ＥＯＰＩＳＲ待行列エン
トリ）のその処理に対して、利用可能になるフレームの
数を調整し、ＩＤＬＣ待行列のあふれという禁止的異常
動作が生ずる可能性がないようにすることができる。
【０５５１】ここで注目すべき点は、ＩＯＰの過負荷を
防止しながら回路網でのチャンネル・リンクの使用を不
充分にしないように、伝送ロードと割込状態取出し活動
とを釣合わせることはＩＤＬＣ機構の機能であるという
ことである。ただし、この釣合せは、ＩＤＬＣ ＥＯＰ
ＩＳＲ多数状態モード待行列エントリ（受信フレーム終
端事象を表わす）のＩＯＰによる取出し処理を関連割込
ベクトルの処理と別に、またトグルおよびＳＷＲＣの各
パラメータの更新と別に処理することができる（すなわ
ち、これら機能をＩＯＰ内部でマルチタスクで効率良く
処理することができる）ので、現在のところ容易である
ということが明らかなはずである。また、ＩＤＬＣベク
トルの提示にあたり、状態待合せおよび待行列管理が効
率的なマルチタスク式に管理可能であることも明らかな
はずである。
【０５５２】注目する他の点は、ＥＯＰＩＳエントリが
たとえば音声電話信号を運ぶクリア・チャンネルとは別
にプロトコル通信に対して構成されたチャンネル（たと
えば、ＨＤＬＣ）に対してのみ行われることである（ク
リア・チャンネルは、特別なフレーム限界画定フラグな
どの無い連続流れでデータを処理し、関連するリンク
は、別のチャンネルで運ばれる制御信号の交換により確
立される）。
【０５５３】ＥＯＰＩＳ語の形態を図40に示す。各フィ
ールドのビットの数は、フィールドの簡略記憶記号の下
に括弧内に示してある。フィールドＩＱＯ（割込状態あ
ふれ指示子）の下の「Ａ」は、このパラメータが常に有
効であること、したがって関連エントリが待行列から取
出されたときはいつでもＩＯＰルーチンによりチェック
されるべきであること、を示す。ＩＱＯが設定されて待
行列があふれていることを示すと、それぞれのチャンネ
ルのＣＥＩＳＲパラメータが（ＩＯＰ／ＳＩＯ）により
再初期設定されるまで、それ以上のエントリは待行列に
入ることができない。
【０５５４】ＴおよびＲと記したフィールドは、それぞ
れ伝送および受信のプロセス状態に関連する。Ｔフィー
ルドは、三つの１ビット指示、ＸＭＩＴ ＥＯＳ（到達
したまたは到達しない連鎖の伝送終端）、ＸＭＩＴ Ａ
ＢＴ／ＩＤＬ（送られたまたは送られない伝送打切／ア
イドル、チャンネルでアンダーラン検出の連続として送
られる）、ＸＭＩＴ ＵＮＤＲ（発生したまたは発生し
ない伝送アンダーラン）、から構成されている。
【０５５５】Ｒフィールドは、４個の１ビット「源」指
示および６個の状態指示を備えている。後者の内４個は
１ビット・パラメータ、１個は４ビット・パラメータ、
残りの１個は16ビットの項である。源指示は、ＳＲＣ
ＥＯＦ（源は発生したフレームの終りでありまたは終り
でない）、ＳＲＣ ＡＢＣ（源は発生したアドレス境界
チェックでありまたはそうでない）、およびＳＲＣ Ｉ
ＤＬ（源が受取ったアイドル指示でありまたはそうでな
い）を備えている。状態指示は、ＲＤＤ（受信ＲＭＡ使
用禁止。それぞれのチャンネルのＣＣＲでのＤＭＡ受信
が使用禁止であるか使用可能であるかを示す）、ＴＸ
ＣＮＴ（それぞれの割込要求が掲示されたときまでに現
在の連鎖で伝送されたフレームの数のカウント）、ＲＣ
Ｖ ＯＡＳ（要求が掲示されたとき受信オクテット整列
状態が有効であった）、ＲＣＶＣＲＣ（掲示の時刻に検
出されたまたは検出されなかったＣＲＣエラー）、ＲＣ
Ｖ ＯＶＦ（ＦＩＦＯＲの受信側があふれたまたはあふ
れなかった）、およびＲＣＶ ＤＢＣ（受信ＤＭＡバイ
ト・カウント。現在の受信フレーム期間中にＩＯＰ記憶
装置にＤＭＡされたデータバイトの数を示す。ＨＤＬＣ
プロトコルに関するこの指示にはデータおよびＣＲＣバ
イトの総数が入っており、ＲＣＶ ＯＶＦがあふれを示
していず且つ源指示子ＳＲＣ ＡＢＴ、ＳＲＣ ＩＤ
Ｌ、またはＳＲＣ ＥＯＦの一つが活性であるときに限
り有効である）、を備えている。前述のＲフィールドに
関して下記に注目すべきである。
【０５５６】ＥＯＦが活性であるとき、伝送カウントＴ
Ｘ ＣＮＴが有効であり、ＩＯＰは状態パラメータをチ
ェックしてその記憶装置（ＲＣＶ ＤＢＣ）にＤＭＡさ
れたデータの長さを確認し、フレームの受信中にＯＡ
Ｓ、ＣＲＣ、またはＯＶＦエラー状態が発生したか確認
しなければならない。
【０５５７】ＳＲＣ ＡＢＣが活性であるとき、ＲＣＶ
ＤＢＣ状態は有効である。伝送割込は処理され続ける
が、受信割込は抑制される。ＩＯＰはそれぞれのチャン
ネルへの受入れを禁止し、新しい境界アドレスをプログ
ラムし、受入れを再び可能にすることによりこの状態か
ら回復する。
【０５５８】ＳＲＣ ＡＢＴが活性であるとき、遠隔地
起源の打切信号が検出されるとチャンネルはそれとなく
フレームを受信している。これが発生すると、ＲＣＶ
ＤＢＣ状態だけが状態フィールドで有効である。ＲＣＶ
ＣＲＣ状態指示は活性に設定され、無視されるべきで
ある。
【０５５９】ＳＲＣ ＩＤＬが活性であり且つそれぞれ
のチャンネルが半二重モードで動作していれば、ＩＯＰ
は、チャンネル線を周回してそのチャンネルでの伝送を
可能とすべきことを効果的に知らされる。この状況で
は、ＲＣＶ ＤＢＣ状態だけが有効である。ＲＣＶ Ｃ
ＲＣはＩＤＬＣにより活性に設定されるが、無視すべき
である。
【０５６０】ＲＤＤが受信ＤＭＡが使用禁止であり且つ
ＳＲＣ ＡＢＣが不活性であることを示していれば、Ｒ
ＣＶ ＤＢＣを無視すべきである（この環境は、ＤＭＡ
Ｃが先に使用禁止になっており、したがって有効データ
をＩＯＰ記憶装置にＤＭＡすることができなかったこと
を意味している）。
【０５６１】ＴＸ ＣＮＴは、ＩＤＬＣにより伝送され
たフレーム数の累積カウントである。これは幾つかの理
由でフレームの受入れに関連する各ＥＯＰＩＳ語に対し
て（すなわち、Ｒフィールドに）ＩＤＬＣにより挿入さ
れる。ＩＤＬＣの伝送ＤＭＡ連鎖能力により（下のＤＭ
ＡＣの説明を参照）、個々のフレームの伝送を報告する
ＩＯＰのＩＤＬＣ割込を除去することによりＩＯＰ母線
の帯域幅および処理時間を維持することが決定された。
それにもかかわらず、各全二重チャンネル・リンクの受
信側の完全さを確保するために、受信フレームが源によ
り受取られたフレーム数を表わすこのようなフレームの
それぞれの源により送られた受信カウントを備えている
限り、この伝送フレーム・カウント情報をＩＯＰに適時
に供給する必要がある。したがって、伝送フレームのカ
ウントはＩＯＰが誤り受信カウント指示を区別して伝送
の完全性を（たとえば、実際に受取らなかったフレーム
を再伝送することにより）保つのに必要になる。
【０５６２】伝送ＤＭＡ連鎖可能性を有するＩＤＬＣの
ような装置に関して、伝送フレーム・カウントをＩＯＰ
に適時に示すことの他の利点または可能な用途は、ＩＯ
Ｐがバッファ空間を適時に解放して連鎖伝送活動を動的
に支持することができるようにすることである。少くと
も一定のフレームがＩＤＬＣにより伝送され、遠隔点で
受信されたことを確認するのにＴＸ ＣＮＴを使用し
て、ＩＯＰは、新しい伝送データをそのバッファ記憶装
置空間の、少くともそれら一定のフレームの既に伝送さ
れたデータの入っている、部分に挿入することができ
る。このようにして、連鎖式ＩＤＬＣ伝送を支持するの
に必要なＩＯＰバッファ空間の量を、ＩＯＰがバッファ
空間を解放する前にＩＤＬＣからの（伝送）連鎖終端指
示を待たなければならない場合に必要となる量に対し
て、減らすことができる。
【０５６３】ＲＣＶ ＯＡＳがオクテット整列を示す
と、またはＲＣＶ ＣＲＣがＣＲＣエラーを示すと、そ
れぞれのフレームには見掛上エラーが入るから、そのフ
レームをＩＯＰが捨てなければならない。
【０５６４】ＲＣＶ ＯＶＦがＦＩＦＯＲあふれを示す
と、ＲＣＶ ＤＢＣの値は、０以外であれば、ＩＯＰ記
憶装置にＤＭＡされ且つＩＯＰ記憶装置内の、次の受信
フレームのＤＭＡ伝送を始めるべき記憶位置を確定する
のに有用になる、最後のバイトの記憶位置を間接的に示
す。ＤＢＣの値が０であれば、その次の記憶位置を決め
るのにそれ以上の計算は不要である。
【０５６５】12.2.2 チャンネル化エラー割込 これら割込は、特定のチャンネルに影響し他のチャンネ
ルには影響しないハードウェアエラー、すなわちチャン
ネル空間に対するＦＩＦＯＲパリティエラーかまたはＴ
ＳＲパリティエラー、に関係している。上に注記したと
おり、これら割込に関連する状態は、関連チャンネルの
ＥＯＰＩＳ待行列を管理するパラメータを備えている。
独特なベクトルを各チャンネルのチャンネル化エラー割
込について発生することができる。この種の割込の後、
チャンネルは使用禁止になり、再使用前に再び使用可能
にならなければならない。
【０５６６】ＣＥＩＳＲ情報の形態を図39に示す。15個
の予備／未使用空間および17個の活動的に使用されるフ
ィールドがある。後者は、４個の１ビット指示ＷＶＡ、
ＰＴＶ、ＩＱＯ、およびＳＷＡ、２個の２ビット指示Ｐ
ＥおよびＩＭ、１個の４ビット・パラメータＮＳＬ、お
よび１個の５ビット・パラメータＮＯＶ、を備えてい
る。活動フィールドについては下に個別に説明する。
【０５６７】12.2.3 ハードウェア・エラー割込 これらは、すべてのチャンネルに影響する可能性のある
破滅的なハードウェア関連エラーに関係する。関連状態
は、ＩＮＴ内の専用レジスタ（ＩＨＥＩＳレジスタ）に
保持されているＩＤＬＣハードウェア割込状態（ＩＨＥ
ＩＳ）語から構成されている。この語は、図38に示す簡
略記憶記号ラベルおよび形態を有する14個の活動的に使
用される１ビット・パラメータから構成されている。Ｉ
ＨＥＩＳＲレジスタの残りの18空間は未使用／予備であ
る。14個の活動的に使用される指示子は、10個の「状
態」指示子および４個の「源」指示子から構成される。
【０５６８】状態指示子はＩＤＬＣから公式的に割込ま
ずにＩＯＰにより活性に設定される。関連状態条件は、
ＩＤＬＣがＩＯＰと通信を行いながら、ＩＯＰ／ＳＩＯ
直接アクセスまたはＤＭＡＣ動作の結果として、エラー
を検出したとき発生する。このようなエラーが検出され
ると、ＩＤＬＣはＩＯＰへの承認を保留し、これにより
ＩＯＰにタイムアウト経過／エラーが発生する（これに
より公式的割込処理を行わずにＩＨＥＩＳＲ状態指示子
が設定される）。源指示子は破滅的エラー条件が発生す
る結果として活性に設定される。このようなエラー条件
は典型的には回復不能であり、通常はＩＤＬＣが動作不
能であることを示す。源ビットは診断故障分離の目的に
有用である。
【０５６９】個々の状態指示子および源指示子、および
それらの用法については下の12.2.9.2に説明する。
【０５７０】12.2.4 伝送割込処理 ＩＤＬＣは、如何なるチャンネルの伝送処理中でも三つ
の明確な割込を発生することができる（ＥＯＰＩＳＲ
「Ｔ」ビット指示の上の説明を参照）。すなわち、連鎖
終端を検出した、データのアンダーランを検出した、お
よび打切／アイドルを送った、である。先に注記したよ
うに、個々のプロトコル・フレーム伝送の完了に対して
は割込は発生されない。このような事象に対してＩＯＰ
が必要とする情報は、受信フレーム終端割込状態により
（この割込状態に挿入されたＴＸＣＮＴを経由して）間
接的に供給されるからである。
【０５７１】12.2.4.1 連鎖の終端 連鎖終端検出割込の発生と共に最高潮に達するプロセス
は、そのＥＣＩ（連鎖終端指示）ビットが活性に設定さ
れている連鎖状ＤＣＢ命令のＤＭＡＣ取出しと共に始ま
る（別の情報については下のＤＭＡＣの説明を参照）。
普通この環境ではＤＣＢのＥＦＩ（フレーム端指示）ビ
ットも活性に設定されている。この条件は、ＤＣＢによ
り指されているＩＯＰバッファの伝送データの最後のバ
イトがフレーム終端および連鎖終端（転送すべき最後の
データ）の双方を表わしていることを示す。
【０５７２】ＩＯＰバッファから連鎖の最後のデータバ
イトを取出すと直ちに、ＤＭＡＣはこれをＦＩＦＯＲに
格納し、ＦＩＦＯＲ内のチャンネルのＴＤＣＲ１状態語
のＥＣＤおよびＥＦＤの各ビットを活性に設定する。Ｄ
ＭＡＣは、この条件に関するこれ以後のすべての動作を
ＴＦＭが呼出されなければならないので、連鎖の終端が
検出されてしまってもＤＭＡＲＱを同じチャンネルに対
するサービス要求について監視し続ける。
【０５７３】ＴＦＭが連鎖の最後のデータバイトをＦＩ
ＦＯＲから取出し、これをＴＶに伝えると、ＴＦＭはま
たＴＤＣＲ１のＥＣＤおよびＥＦＤの指示子をチェック
する。これら指示子が設定されると、これらは（別々に
またはそのバイトが既に伝えられていなければ最後のデ
ータバイトと共に）ＴＶに伝えられる。また、伝送フレ
ーム・カウンタを更新してから、ＴＦＭは、ＩＮＴに送
られる連鎖終端指示子を設定する。これはＩＮＴに関連
ＥＯＰＩＳ語のその内容をＥＯＰＩＳＲ待行列に入れる
準備としてフレーム・カウントをラッチアップさせる。
ＴＦＭは次にそれぞれのチャンネルに対する連鎖終端状
態に移り、ＩＯＰが（チャンネルの再初期設定と関連し
て）ＴＦＭ＿ＴＳ０１語を再初期設定するまでこの状態
に留まる。連鎖終端状態では、ＴＦＭは、それぞれのチ
ャンネルに対するＴＶからのデータ要求に応答せず、そ
のチャンネルに関するＤＭＡＲＱに伝送ＤＭＡ要求を提
示しない。
【０５７４】連鎖終端指示を受取り、フレーム・カウン
トをラッチし、チャンネルスロット同期で動作しなが
ら、ＩＮＴはその状態利用可能指示子を設定し、有効な
次の状態語の記憶位置がそれぞれのＥＯＰＩＳＲ待行列
で利用可能であることをチェックし確認する。ＲＳＭが
それぞれのチャンネルスロットでＩＮＴ関連状態変数を
交換すると、ＩＮＴ ＣＥＩＳＲレジスタの内容をＴＳ
ＲのそれぞれのチャンネルのＣＥＩＳＲ空間に格納し、
状態語の利用可能指示子をチェックする。その指示子が
活性に設定されていることを検出すると、ＲＭＳは（Ｉ
ＮＴのＩＮＴ＿ＥＯＰ出力に提示されている）ＥＯＰＩ
Ｓ（下のＩＮＴ論理を参照）をそれぞれのチャンネルの
ＥＯＰＩＳＲ待行列の、ＩＮＴのＣＥＩＳＲの次の記憶
位置ラッチにより指示されている記憶位置に格納する
（下のＩＮＴ論理の説明を参照）。
【０５７５】現在処理されているチャンネルに未解決の
割込が存在しなければ、または、チップが単一ベクトル
・モードで動作していれば、ＩＮＴは割込の源（チャン
ネルおよび条件）を識別する１バイト・ベクトルを構成
し、これを要求と共にＳＩＯに送る。利用可能なとき
は、ＳＩＯはベクトルおよび関連要求をラッチし、ＩＯ
Ｐ母線上で活性な割込線を駆動する（下のＳＩＯの説明
を参照）。後に、ＩＯＰは、割込線活性条件を承認し、
その時点でＳＩＯはベクトルをＩＯＰデータ母線の低バ
イト区画に設置する。更に後に、ＩＯＰは、その割込処
理プログラム・ルーチンに分岐し、ＳＩＯを経由して、
それぞれのチャンネルの待行列からＥＯＰＩＳ状態を取
出すように動作する。
【０５７６】12.2.4.2 データのアンダーラン チャンネルでの伝送処理中に、ＴＬが「フレームの中
間」状態にあり（フレームの開放フラグおよび少くとも
１ビットの有効データを送っており）、その二つのデー
タ・レジスタが空であり（上のＴＬ１の説明を参照）、
送るべき伝送データのＢＴＤＭ要求を受取っていれば、
データのアンダーランが発生する。
【０５７７】これが発生すると、ＴＬ１は、アンダーラ
ンエラーを示す内部状態ビットを設定し、打切パターン
の伝送を始める。打切を送ってから、ＴＬ１は関連ＣＣ
ＲのＩＦＳフィールドにより指定された詰込みパターン
を送る。ＴＬ１はまた関連ＣＣＲのＴＤＥビットを監視
して、それぞれのチャンネルが何時ＩＯＰにより再初期
設定されたかを確認する。そのＴＤＥビットが使用禁止
され且つ再作動されたことを検知すると直ちに、ＴＬ１
は内部アンダーランエラー指示子をクリアし、ＴＶから
のデータ準備完了指示子を監視する。その信号が活性に
なれば、ＴＶからのデータが受入れられ、通常伝送処理
が再開する。
【０５７８】ＴＶは、ＴＬ１アンダーラン状態指示子を
監視し、そのデータレジスタをクリアし、再初期設定
し、通常処理を再開する前にクリアする指示子を待つ。
この打切状態にある間には、ＴＶはＴＦＭへのデータ要
求信号またはＴＬ１へのデータ準備完了指示子（ＴＶ＿
ＴＬ１＿ＤＡＴＡ＿ＲＤＹ）を作動しない。
【０５７９】ＴＬ１がそのアンダーランエラー指示子を
設定すると、ＴＬ１はまた関連指示をＩＮＴに送る。応
答して、ＩＮＴはＴＦＭからの現在の伝送フレーム・カ
ウントをラッチし、ＲＳＭへの状態利用可能指示子を作
動させ、その内部ＣＥＩＳＲレジスタからＲＳＭへオフ
セットアドレスを供給し、ＥＯＰＩＳＲ待行列の次の有
効エントリ空間を設置する。ＩＮＴはまたベクトルを構
成し（下のベクトルの説明を参照）、これを要求と共に
ＳＩＯに伝え、ＩＯＰに提示する。ＲＳＭは、更新した
ＣＥＩＳＲをＴＳＲに（オフセット・アドレスを待行列
の基本アドレスに結び付けることにより決定される空間
に）格納する。
【０５８０】12.2.4.3 打切／アイドル送出 ＴＬ１は、アンダーランが検出されるか、ＩＯＰがＣＣ
Ｒの打切要求オプションをこのような動作を指定する値
に設定すると、打切パターンを伝送する。ＴＬ１は、所
定の形態の詰込みパターンを、ＣＣＲのＩＣＳフィール
ドまたはＩＦＳフィールドの値によりフレーム間または
ＤＭＡ連鎖間で伝送する。ＴＬ１はまた、ＩＯＰが打切
要求ＣＣＲオプションを特定の値に設定すると詰込みパ
ターンを送出する。
【０５８１】打切パターンの伝送を完了すると、ＴＬ１
は、打切／アイドル送出済指示子をＩＮＴに送り、ＩＮ
Ｔに伝送フレーム・カウント値を送り、先に説明したと
おり、ＩＮＴに伝送フレーム・カウント値をラッチさ
せ、ＥＯＰＩＳ状態語およびベクトルを構成させる。Ｃ
ＣＲ打切要求オプションが打切パターンの伝送を指定し
ていれば、打切およびアイドルを共に送ってから打切／
アイドル指示子が送られる。
【０５８２】12.2.5 受信割込処理 12.2.5.1 受信処理 （ＲＬ１、ＲＶ、およびＲＦＭによる）同期処理中に、
ＲＬ１はＢＴＤＭからの受信データ準備完了指示子に応
答して受信データビットをＲＬ１のチェック・レジスタ
に移す。プロトコル・チャンネル内の各ビットに対し
て、ＲＬ１は、そのビットが制御連鎖（フラグ、打切、
アイドル）の一部であるか判定し、そのビットを透明度
の決定に従ってその受信データレジスタに選択的に移す
（そのビットが１が５個連続した後の最初の０ビットで
あれば、そのビットを削除し、そうでない場合は、その
ビットをデータレジスタに移して保持する）。そのビッ
トが保持されると、データ・カウントが増加する。
【０５８３】ビットのこの処理は、データ・カウントが
８になるまで続く。データ・カウントが８になり、且つ
制御連鎖が検出されなければ、バイトはデータレジスタ
からＲＶに伝えられ（ＲＬ１がデータ準備完了指示子を
送り、ＲＶが承認して）、ＲＶのデータレジスタ０にラ
ッチされる。
【０５８４】ＲＬ１が制御連鎖を受取ってしまったこと
を確認すれば、そのデータレジスタを一掃してそのデー
タ・カウントをリセットする（制御連鎖はＲＶに送られ
ないが、その受入れの指示は送られる）。次にＲＬ１は
指示を作動させて以下に概述するように割込活動に入
る。
【０５８５】受信制御連鎖がフレームの最初のフラグで
あることが確認されると、ＲＬ１はそのフレーム状態指
示子をフレームの始まりを示すように調節する。連鎖が
終結フラグであることが確認されると、フレーム状態指
示子がフレーム終端状態を示すように調節され、フレー
ム終端状態の対応する指示がＲＶに伝えられる。その後
で、ＲＬ１はその状態をクリアし、次のフレームの処理
を始める。
【０５８６】打切またはアイドルの連鎖を受信すると、
ＲＬ１はその状態指示子を初期状態にリセットし、その
データレジスタおよびデータ・カウントをクリアし、受
取った関連打切またはアイドル指示を関連状態と共にＲ
Ｖに送り、フレーム終端検出の場合のように新しいフレ
ーム処理を始める。
【０５８７】各フレームスロットで、ＲＶは、ＲＳＭか
ら始動指示を受取るまでＲＬ１からすべての入力を無視
する。始動指示を受取ると直ちに、ＲＶはそのデータレ
ジスタ１をチェックし、ＦＩＦＯＲに送るべき有効デー
タを保持しているか確認する。有効データがあれば、Ｒ
Ｖはそれに対する奇数パリティを発生し、データ準備完
了指示をＲＦＭに表明し、承認を受取ると直ちにデータ
レジスタ１が空であるという指示を設定する。この時点
でデータレジスタ０が占有されていれば、その内容がデ
ータレジスタ１に直ちに移され、データレジスタ０に空
のマークが付けられる。
【０５８８】ＲＦＭへの転送動作と平行して、ＲＶはＲ
Ｌ１からのそのデータ準備完了指示子を監視し、この指
示子が活性になると、データバイトをデータレジスタ０
にラッチする（ただしレジスタ０が空である場合）。デ
ータレジスタ０にラッチされたデータがフレームの最初
のバイトであることを示していれば、そのバイト（およ
び恐らくは次のバイト）をアドレス認識についてその機
能が使用可能になっているか調べる。アドレスがその比
較で考えられているものと合わなければ、そのフレーム
内のすべてのデータを捨てさせる内部指示子を設定す
る。アドレスが合えば、フレーム内のすべてのデータを
ＣＲＣ計算論理を通してその動きと平行してデータレジ
スタ１に移す。
【０５８９】フレーム終端を認識し、且つすべてのフレ
ームデータをＲＦＭに伝えてしまうと、ＲＶは、ＣＲＣ
剰余を確認し、ＣＲＣ状態をＲＬ１状態およびフレーム
終端受信条件をＲＦＭに報告する。ＲＶがフレーム終端
指示をＲＬ１から受取ると、ＣＲＣバイトをＣＲＣ発生
器を通して直ちに移し、これらをＲＦＭに伝えることに
注目すること。それ故、フレーム終端指示を受取ると、
ＲＶはＣＲＣレジスタをチェックして有効フレーム連鎖
および正しいＣＲＣチェック・バイト（16進の１ＤＯ
Ｆ）の転送と関連する所定の値を備えているか判定す
る。したがって、ＲＶがＣＲＣチェック・バイトを、Ｒ
ＦＭに送る前に、最終のＣＲＣ剰余と明白に比較する必
要はない。
【０５９０】ＲＬ１から打切またはアイドルの指示を受
取ると直ちに、ＲＶはその状態をＲＦＭに報告し、初期
設定する。ＲＳＭによりどれかのスロットにより始動さ
れると、ＲＦＭはその内部状態をチェックして先に要求
をＤＭＡＲＱに掲示したか否か確認する。掲示していれ
ば、ＤＭＡＲＱの要求ビットがＤＭＡＣの動作によりリ
セットされたことを検知するまでＲＶからのすべてのデ
ータ要求を無視する。次いでＲＦＭはＦＩＦＯＲ状態語
（ＴＤＣＲ１）を読出すことにより転送状態を調べ、適
切であれば、ＦＩＦＯＲバッファ（ＴＤＣＲ２）の空の
マークを付ける。
【０５９１】ＦＩＦＯＲバッファが空（または部分的に
詰まっているだけ）であるときは、ＲＦＭは、ＲＶから
の活性データ準備完了指示子に応答してそれぞれのデー
タを適切なＦＩＦＯＲ／ＴＤＣＲ２バイト記憶位置に書
込み、そのバイト記憶位置ポインタを更新する。書込ん
だ最後のバイトでバッファが満杯になれば、ＤＭＡＲＱ
への要求が設定され、バッファがＤＭＡＣの動作により
結局空になる。データをＦＩＦＯＲバッファに書込むと
直ちにＲＦＭは、ＲＶに承認を表明し、ＲＶデータ準備
完了指示が表明解除されて再び表明されるのを待つ。バ
ッファを待つと直ちに、ＲＦＭは受信バイト・カウント
をも更新する。
【０５９２】フレーム終端指示をＲＶから受取ると、Ｒ
ＦＭは、バッファ状態を調べてバッファに残っているバ
イトの数を決定する。残っているのが２バイト以下であ
れば、ＲＦＭはそれらが（ＩＯＰ記憶装置に転送しなく
てよい）ＣＲＣフィールドの一部であると考える。バッ
ファ３バイト以上残っていれば、ＲＦＭは、ＤＭＡＲＱ
への要求を設定し、ＤＭＡＣの動作を示す適切な応答を
待つ。丁度終ったばかりのフレームに対するすべてのデ
ータがＩＯＰ記憶装置に送られてしまったことを確認す
ると、ＲＦＭは、受信データバイトを調節してＣＲＣバ
イトが入っていないことを確認して、カウントを関連割
込指示および他の関連状態と共にＩＮＴに伝える。ＲＦ
Ｍは次にバイト・カウントをリセットし、次のフレーム
に対する処理を始める。
【０５９３】ＤＭＡＣは、受信要求をその伝送要求の処
理と同様に（ただし反対方向に）処理する。ＦＩＦＯＲ
からの受信データの転送ごとに、ＤＭＡＣは、ＭＩＯと
協同してＩＯＰ母線へのアクセスを調停し、アクセスを
得ると直ちに適切なアドレス・パラメータおよび制御指
示を転送してデータをＩＯＰ記憶装置に書込む。受信プ
ロセスは現在のところＤＭＡ命令またはブロックの連鎖
を考えていないが、ＩＯＰ記憶装置のバッファ空間はＩ
ＯＰにより管理され、ＤＭＡＣにより円形バッファとし
てアクセスされる。したがって、適切なＩＯＰ管理およ
びＩＯＰ／ＳＩＯ／ＩＤＬＣの協同により、ＩＯＰのバ
ッファ容量より大きい任意の長さの受信データ・ブロッ
クをバッファを通してＦＩＦＯＲから移動することがで
きる。
【０５９４】受信区画とＩＮＴとの間で行われる各種割
込プロセスについて次に説明する。
【０５９５】12.2.5.2 フレーム終端受信割込処理 先に注記したとおり、ＲＬ１がフレームの終端を検出す
ると、対応する指示子および状態をＲＶに送り、ＲＶは
指示子および（ＲＶとＲＬ１との）複合状態を、まずＣ
ＲＣチェックについて調節してから、ＲＦＭに伝える。
【０５９６】ＦＩＦＯＲから（ＤＭＡＣを経由して）Ｉ
ＯＰに送られたデータからＣＲＣバイトを除外し且つ最
終データバイト・カウントからのバイトを除くように調
節してから、ＲＦＭは、フレーム終端指示をＩＮＴに提
示してＩＮＴにＲＦＭからのＲＬ１／ＲＶ／ＲＦＭ状態
をそのＥＯＰＩＳレジスタにラッチさせる。ＩＮＴは次
に関連ベクトルを構成してこれを要求と共にＳＩＯを経
由してＩＯＰに送る。ＩＮＴはまた、状態をＲＳＭを経
由してＴＳＲのＥＯＰＩＳ待行列に書込む動作をする。
ＩＮＴによる動作はあふれ状態にない待行列に関して調
節される（あふれ状況ではＩＯＰに関するその動作はあ
ふれ動作を示すように変る。）
【０５９７】12.2.5.3 打切／アイドル受信割込処理 打切またはアイドル連鎖の受入れを検出すると、ＲＬ１
は、対応する指示および状態をＲＶに送り、ＲＶは対応
する指示と複合状態（ＲＬ１、ＲＶ）をＲＦＭに送る。
フレーム終端状況の場合のように、ＲＦＭは、対応する
指示および状態をＩＮＴに伝える。ＩＮＴは、対応する
ベクトルを形成し、これを要求と共にＳＩＯを経由して
ＩＯＰに伝え、また対応する状態をＴＳＲのＥＯＰＩＳ
待行列に、もし空間が利用できれば、格納する。待行列
のあふれはこの状況ではフレーム終端状況と同じに処理
される。
【０５９８】12.2.5.4 ＤＭＡ境界チェック受信割込処
理 ＤＭＡＣが（ＤＭＡＲＱを経由して中継された）ＲＦＭ
要求の処理を終了すると、現在の受信ＤＭＡアドレスを
更新し、これを（ＩＤＬＣ初期設定時にＩＯＰ／ＳＩＯ
により設定された）計画境界アドレス値と比較する。比
較したアドレスが等しければ、ＤＭＡＣはＤＭＡＲステ
ータス（ＲＤＣＲ３、ＲＤＣＲ４）を更新し、ＦＩＦＯ
ＲにあるＲＤＣＲ１に境界チェック・ビットを設定し、
ＤＭＡＲＱの要求設定ビットをクリア（してＲＦＭに対
するサービスの効果的な承認／指示終了）する。
【０５９９】ＤＭＡＣの終了を検出すると、ＲＦＭは、
ＲＤＣＲ１の状態を調べる。境界チェック指示が見つか
ると、ＲＦＭは、状態を対応する指示と共にＩＮＴに報
告する。前のように、ＩＮＴは、ベクトルおよび状態語
を構築し、ベクトルを要求と共に（ＳＩＯを経由して）
ＩＯＰに、状態語をＲＳＭを経由してＴＳＲのＥＯＰＩ
Ｓ待行列に、送る。状態をＩＮＴに示してから、ＲＦＭ
は、ＩＯＰがそれぞれのチャンネルに関するその時間変
換語（ＲＳＭ＿ＴＳ０１）を初期設定するまで使用禁止
状態になる。この状態ではＲＦＭは、ＲＶからのデータ
要求を承認するが、ＲＶからのデータをＦＩＦＯＲに転
送せず、また受信ＤＭＡバイト・カウントを増加させた
りデータ転送要求をＤＭＡＲＱに送ったりもしない。し
かしフレーム終端、打切、またはアイドルのパターンの
受入れの受信指示に関して現在の割込指示をＩＮＴに送
る。
【０６００】12.2.5.5 受入れ中のハードウェアエラー
の処理 受入れ処理中に検出されたチャンネル化ハードウェアエ
ラー（ＴＳＲ、ＦＩＦＯＲ、またはＤＭＡＲから読出す
際のパリティエラー、受信区画から終了指示を待ってい
る間にＲＳＭにより発生された論理タイムアウト、受信
区画状態機械で検出された禁止状態、インターフェース
のタイミングエラー（ＢＴＤＭデータ準備完了およびＲ
Ｌ１準備未了）、ＳＩＯがＩＤＬＣに割当てられていな
いアドレスにアクセスしようとしたことに関連するエラ
ー、およびＭＩＯがＩＯＰ母線で通信する期間中に検出
されるエラー）は、伝送処理中に検出された対応するエ
ラーと事実上同様に処理される。このような各エラーに
対して指示がエラーを検出した受信区画からＩＮＴに伝
えられ、ＩＮＴは対応する割込ベクトルを発生する処理
を取る。
【０６０１】受信処理期間中にパリティエラーを検出す
ると、エラーを検出した区画はエラー指示をＩＮＴに送
り、ＩＮＴはエラー状態に入り、エラーベクトルをＳＩ
Ｏ／ＩＯＰに送ってＩＯＰ／ＳＩＯ呼出の再始動を未定
にしている処理を中止する。ＲＡＭはチャンネル化され
ているので、このようなエラーは通常チャンネル化され
ている。その結果、中止はエラーが発生したとき処理さ
れていたチャンネルに限定される。
【０６０２】論理タイムアウトエラーを検出すると、Ｒ
ＳＭは割込指示をＩＮＴに伝える。ＩＮＴはＬＴＯ（論
理タイムアウトビット）をそのＩＨＥＩＳＲ（ＩＤＬＣ
ハードウェア割込状態レジスタ）レジスタにラッチし
（下の12.2.8を参照）、エラー・ベクトルを発生し、こ
れを要求と共にＳＩＯ／ＩＯＰに伝え、関連状態をその
ＩＨＥＩＳＲレジスタに保持してＩＯＰ／ＳＩＯによる
取出しに備える。処理は、ＩＯＰがＩＤＬＣを使用禁止
にするまで続く。
【０６０３】ハードウェア状態エラーを検出すると、関
係する区画はエラー指示をＩＮＴに送る。ＩＮＴはＥＳ
Ｄ（エラー状態検出）ビットをそのＩＨＥＩＳＲレジス
タにラッチし、論理タイムアウトの状況の場合と同様に
進行する。
【０６０４】インターフェース・タイミング（受信）エ
ラーを検出すると、ＰＬ１は、指示をＩＮＴに送り、Ｉ
ＮＴはＩＴＥ（インターフェース・タイミング・エラ
ー）ビットをそのＩＨＥＩＳＲレジスタに設定して前の
二つの状況の場合のように進行する。
【０６０５】ＳＩＯアドレッシング・エラーを検出する
と、ＳＩＯはＩＯＰからの指定転送の承認を差しひかえ
（ＩＯＰに承認タイムアウト・エラーを検出させ）、指
示子をＩＮＴに送る。ＩＮＴは適切な状態ビットをその
ＩＨＥＩＳＲレジスタに設定するが、割込は発生しない
（ＩＯＰがそのタイムアウトによりエラーを検出するか
らである）。
【０６０６】ＭＩＯエラーを検出すると、エラー指示が
ＤＭＡＣおよびＩＮＴに提示される。ＩＮＴはＤＴＯ
（ＤＭＡタイムアウト）ビットをそのＩＨＥＩＳＲレジ
スタに状態指示として設定する。ＤＭＡＣは、その要求
をエラー発生の時点でサービスしていたチャンネルのＦ
ＩＦＯＲ／ＲＤＣＲ１に設定し、ＤＭＡＲＱの要求ビッ
トをリセットする。ＤＭＡＲＱの承認／リセットを認識
し、ＦＩＦＯＲ状態を調べると直ちに、ＲＦＭはエラー
状態を検出しチャンネル化エラー指示子をＩＮＴに送
る。ＩＮＴは直ちにベクトルおよびチャンネル化状態を
構成してＩＯＰに通報し、ＩＯＰはこれをハードウェア
エラー状態と共に使用して母線故障の源を確認する。ほ
とんどの場合に、関係チャンネルに対する処理はＩＯＰ
呼出再始動が発生するまで中止される。
【０６０７】12.2.6 割込ベクトルの形態、発生、およ
びＩＯＰの使用法 ＩＮＴにより発生される割込ベクトルは割込の源に対応
する各１バイトに符号化された数値である。源は、ＩＤ
ＬＣチップレベルのハードウェアエラー、Ｌ１チップレ
ベルのハードウェアエラー、Ｌ１チャンネル化事象また
はエラー、ＩＤＬＣチャンネル化エラーまたはＩＤＬＣ
チャンネル・プロセス事象、の内の一つである。ＩＤＬ
Ｃチャンネル化エラーおよびプロセス事象に対して源は
更に、それぞれの（パリティ）エラーまたはプロセス事
象が検出されたときにサービスされていた32チャンネル
の内の特定の一つを示すように分解される。したがっ
て、ベクトル数の範囲は事実67個の値を超える（ＩＤＬ
ＣおよびＬ１チップレベルのハードウェアエラー２個、
Ｌ１チャンネル化事象またはエラーに関する１個、ＩＤ
ＬＣチャンネル化エラーに関する32個、およびＩＤＬＣ
チャンネル・プロセス事象に関する32個）。
【０６０８】ＩＯＰは、ＩＯＰ記憶装置のルックアップ
テーブルの67個のエントリのそれぞれの一つにアクセス
するのにベクトルを使用する。テーブルのエントリは、
上に注記したように、ＩＯＰがその割込処理プロセスを
行うのに必要な別の情報と共にそれぞれの割込源の正体
を特別に指示する。ＩＮＴがベクトルを構成する方法に
より、テーブルおよびその部分は、ＩＯＰによりその記
憶装置の256語区画の中の異なる部分に、すなわち８ビ
ットによりアドレス可能な範囲、および（ＩＮＴベクト
ル）、およびＩＯＰにより固定されている基本値に、再
配置することができる。
【０６０９】割込源がＩＤＬＣチャンネル化事象または
エラー以外（すなわち、ＩＤＬＣハードウェア関連、Ｌ
１ハードウェアエラー関連、またはＬ１チャンネル事象
関連）であれば、ＩＮＴは、ＳＩＯ（図５および図43）
に設置されているＩＣＲ（ＩＤＬＣ構成）レジスタの６
ビットＩＩＶＯ（ＩＤＬＣ割込ベクトル・オフセット）
値および源に関連する２ビット値を使用してベクトルを
形成する。２ビット値は、ＩＮＴのＩＮＴ＿ＣＨＰ状態
機械の構成要素により発生され（下の12.2.7を参照）、
その状態機械によりＳＩＯ／ＩＣＲから転送されたＩＩ
ＶＯオフセット値に連結されて完全ベクトル（ＩＮＴ＿
ＣＨＰ＿ＶＥＣＴＯＲ）を形成する。オフセット値は、
ＩＯＰにより計画的に選定され、ＩＤＬＣが初期設定さ
れるときＩＯＰ／ＳＩＯによりＩＣＲに設定されるが、
ＩＯＰにより64オフセット位置の一つを（ＩＯＰにより
固定されている基本記憶位置に対して）選択するのに使
用される。各オフセット位置は、位置の４語群の境界を
表わす。ＩＮＴ状態機械により連結される２ビット値は
ＩＯＰによりオフセット値により指定された位置群内の
４個の記憶位置から１個を選択するのに使用される。
【０６１０】割込源がＩＤＬＣチャンネル化であると
き、ベクトルは、ＩＣＲレジスタのＣＩＶＯ（チャンネ
ル割込ベクトル・オフセット）フィールドから取った２
ビット・オフセット値およびＩＮＴのＩＮＴ＿ＣＨＮ状
態機械により内部的に決定された６ビット値を使用して
形成される。オフセット値および内部的に決定された値
は状態機械で連結されて完全ベクトル（ＩＮＴ＿ＣＨＮ
＿ＶＥＣＴＯＲ）を形成し、これはＳＩＯ／ＩＯＰに提
示される。オフセット値は、ＩＯＰにより計画的に決定
され、ＩＤＬＣ初期設定中にＩＣＲ内に設定される。Ｉ
ＯＰは、２ビット・オフセットを使用して、ＩＯＰ記憶
装置の記憶装置のそれぞれ別個の64語群の境界に、ＩＯ
Ｐにより固定された基本位置／値に対して、４オフセッ
ト位置の一つを設置する。ＩＯＰは６ビット値を使用し
てオフセット値により指定された空間内の64記憶位置の
一つにアドレスする。アドレスされる記憶位置は、ＩＯ
Ｐがベクトルに割込んで所定の割込処理プロセスと連結
するのに必要な情報を備えている。
【０６１１】12.2.7 ＩＮＴ区画の論理 図37は、割込（ＩＮＴ）区画の主要論理構成要素（状態
機械など）をそのレジスタ、外部インターフェース、お
よび制御信号と共に示す。この区画は、状態機械260
（ＩＮＴ＿ＣＨＮ）および261（ＩＮＴ＿ＣＨＰ）、Ｃ
ＥＩＳレジスタ262、ＥＯＰＩＳラッチ263、およびＩＨ
ＥＩＳＲレジスタ264、を備えている。
【０６１２】状態機械260および261は、個別に分離され
た論理ユニットとして動作し、ユニット260は、プロセ
ス事象およびチャンネル化パリティエラー発生に対して
チャンネル化モードとして動作し、ユニット261は、Ｉ
ＤＬＣおよびＬ１回路の両者でのハードウェアエラー事
象の他Ｌ１回路で発生するチャンネル事象に対しても非
同期的に動作する。
【０６１３】レジスタ262は、ＣＥＩＳ情報を現在サー
ビスされるチャンネルに対してラッチするのに使用され
る。ラッチ263は、ＥＯＰＩＳ情報をそのチャンネルに
対してラッチするのに使用される。レジスタ264は、状
態情報をハードウェアエラーに対して保持するのに使用
される。
【０６１４】ＩＮＴ区画の主要機能は、内部ＩＤＬＣ要
求およびＬ１回路からの外部要求を含む割込指示に応答
し、このような指示に関する割込情報を収集、格納し、
（ＴＳＲの）（チャンネル化）ＥＯＰＩＳＲ待行列を管
理し、他の区画からの指示に対してベクトルを構成し、
このようなベクトルを関連割込要求と共に、ＩＯＰに転
送するためＳＩＯ区画に提示することである。ＩＯＰ
は、テーブル・ルックアップ動作でベクトルを使用して
それぞれの割込源（Ｌ１チャンネル、Ｌ１チップ・ハー
ドウェア、ＩＤＬＣチップ・ハードウェア、32ＩＤＬＣ
チャンネルの特定の一つにおけるプロセス事象、または
32ＩＤＬＣチャンネルの特定の一つにおけるパリティエ
ラー発生）を識別し、テーブル情報を使用して適切な割
込処理ルーチンと連結し、そのルーチンを使用して関連
割込状態をＳＩＯを経由してＩＤＬＣから取出す。
【０６１５】ＩＮＴ＿ＣＨＮ状態機械260は、チャンネ
ル化ＩＤＬＣプロセス事象に関して動作するが、ＩＮＴ
＿ＣＨＰ状態機械261は、ＩＤＬＣハードウェア関連エ
ラー状態およびＬ１状態（チップレベルエラーおよび／
またはチャンネル化事象）に関して動作する。
【０６１６】ＩＮＴ＿ＣＨＮは、時間交換環境で動作す
る。活性チャンネルに関連するタイムスロットで、ＲＳ
Ｍは、ＴＳＲからのチャンネル化時間交換状態をレジス
タ262に、ＲＳＭ＿ＴＳＲ＿ＢＵＳを経由してロード
し、ＩＮＴ＿ＣＨＮ状態機械の動作をＲＳＭ＿ＩＮＴ＿
ＳＴＡＲＴパルスで開始する。ＣＥＩＳＲにおけるビッ
ト割当を図39に示し、下の12.2.8で説明する。その動作
中、ＩＮＴ＿ＣＨＮは、チャンネル事象入力を、それぞ
れの要求指示（ＴＬ１＿ＩＮＴ＿ＲＥＱ、ＴＦＭ＿ＩＮ
Ｔ＿ＲＥＱ）に応じて、ＥＯＰＩＳＲ状態ラッチ263の
ＴＬ１、ＴＦＭ、およびＲＦＭから受取る。これらラッ
チは、受信プロセスまたは伝送プロセスのどれかが始ま
る前にクリアされる。ＩＮＴ動作中のそれらの値は、Ｉ
ＮＴ＿ＣＨＮにより特別に解釈されることはない。
【０６１７】ＩＮＴ＿ＣＨＮは、２ビットの内部レジス
タを使用して、タイムスロットを横断して保存されるこ
とのない一時的ＥＯＰ ＷＡＩＴ ＳＴＡＴＥ ＬＡＴ
ＣＨ値を保持し、ＩＮＴ＿ＣＨＮがその状態７で取るべ
き処置を、ＥＯＰＩＳＲ状態に格納、ＥＯＰＩＳＲの無
視、またはＥＯＰＩＳＲのクリア、の内の一つとして決
定する。ＥＯＰＩＳまたはＣＥＩＳの状態を格納すべき
場合には、ＩＮＴ＿ＣＨＮは、スロットの終りにＩＮＴ
＿ＥＯＰをＲＳＭに表明し、ＣＥＩＳＲレジスタ262の
内容をＲＳＭに転送する。ＲＳＭは、転送されたＣＥＩ
Ｓ情報のＳＷＡ（状態語利用可能）ビットを調べてスロ
ット期間中にＥＯＰＩＳ状態が（ＴＬ１、ＴＦＭ、また
はＲＦＭで）ラッチされたか確認する。状態がラッチさ
れていたならば、それぞれのラッチ区画からの状態を、
書込むべき待行列空間を設置するという転送ＣＥＩＳ情
報内の次期状態位置（ＮＳＬ）ビットを使用して、ＴＳ
ＲのＥＯＰＩＳＲ待行列に格納するのはＲＳＭの責任で
ある。ＲＳＭは、ＮＳＬをチャンネル番号の所定の機能
である（ＴＳＲの）基本アドレスに連結することにより
ＥＯＰＩＳＲが書込まれる実際のＴＳＲアドレス位置を
発生する。
【０６１８】ＲＳＭはＴＳＲに対しＥＯＰＩＳＲ転出入
を行うが、ＥＯＰＩＳＲ待行列の管理はＩＮＴ＿ＣＨＮ
状態機械の責任である。ＩＮＴ＿ＣＨＮ状態機械は、Ｅ
ＯＰＩＳＲ状態待行列を、待行列が16事象の深さを超え
てまさにあふれようとしているとき、またはパリティエ
ラーがＴＳＲ、ＦＩＦＯＲ、またはＤＭＡＲに関して検
出されているとき、「遮断する」責任もある。ＴＳＲお
よびＤＭＡＲに対するパリティエラーは、それぞれＴＳ
Ｒ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲおよびＤＭＡＲ＿ＰＡＲ
ＩＴＹ＿ＥＲＲＯＲを経由して示される。ＦＩＦＯＲに
関連するパリティエラーはそれぞれＲＦＭ＿ＰＡＲＩＴ
Ｙ＿ＥＲＲＯＲおよびＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒを経由して示される。
【０６１９】各パリティエラーに関して、エラーが発生
したチャンネルに対して独特なハードウェア割込が発生
する。差迫った待行列あふれエラーに関して、ＩＱＯビ
ットが待行列の最終の（最後に入った）ＥＯＰＩＳＲ状
態語内に設定される。
【０６２０】ＩＮＴ＿ＣＨＮ状態機械は、二つのレジス
タ、すなわち、ＳＩＯのＩＣＲ（ＩＤＬＣ構成レジス
タ）およびＲＳＭのＨＰＣＲ（ＨＤＬＣプロトコル構成
レジスタ）から入力を受取る。ＩＣＲの内容は、ＩＤＬ
Ｃ初期設定時にＩＯＰによりプログラムされ、チャンネ
ル化されていない（すべてのチャンネル・プロセスに不
変に適用される）。ＨＰＣＲは、チャンネル化されてお
り（チャンネルごとに異なっている）、時間交換中に各
チャンネルのＴＳＲ空間（図７を参照）からロードされ
る。各チャンネルのＨＰＣＲ語の内容は、ＩＯＰ／ＳＩ
Ｏによりプログラム可能に設定される。これらレジスタ
の現在関係しているフィールドについて以下に特に説明
する。
【０６２１】ＩＮＴ＿ＣＨＮ状態機械は、ＥＯＰＩＳＲ
待行列をＩＣＲレジスタに設定するＱＭビットに基き二
つのプログラム可能モードの一つで管理される。ＩＣＰ
／ＱＭビット値は、ＩＤＬＣ初期設定時にＩＯＰにより
プログラムされる。ＩＮＴはこのビットをＩＣＲ＿ＱＭ
（図37）で受取り、ＱＭビット値に基き単一状態語また
は多数状態語の形成を支持する。単一状態モードでは、
単一割込ベクトルを発生し、ＥＯＰＩＳＲ待行列に関す
る事象エントリごとにＩＯＰに送られる。多数状態モー
ドでは単一ベクトルをＥＯＰＩＳＲ待行列に関する多数
状態事象エントリに対して発生することができる。
【０６２２】多数状態モードにはＩＯＰ割込処理ルーチ
ンの割込径路長が短くなるという点で性能上の利点があ
るが、待行列へのＩＯＰアクセスの管理に関してルーチ
ンの複雑さが増すという短所がある。多数状態モードを
使用するとき、ＩＯＰは、待行列から取出した状態語の
数を、関連する値を（チャンネル化）ＨＰＣＲレジスタ
に書込み、そのレジスタ内のトグル・ビットの極性を転
回させることにより、承認する。下のＳＷＲＣ（状態語
読出カウント）およびＨＰＣＲのトグル・フィールドの
説明を参照のこと。これらフィールドは、ＨＰＣＲ＿Ｅ
ＯＰ＿ＴＯＧＧＬＥおよびＨＰＣＲ＿ＭＩＣ＿ＡＣＫで
ＩＮＴに入力される（図37）。
【０６２３】ＣＥＩＳＲレジスタ262の前トグル・ビッ
ト値（ＰＴＶ）は、ＩＯＰがそれぞれのチャンネルの待
行列にアクセスし、一つ以上のエントリをそこから取出
したことを示す不釣合についてＨＰＣＲ＿ＥＯＰ＿ＴＯ
ＧＧＬＥと比較される。この機構はＩＮＴにより未取出
し／未決定待行列エントリのオーバライティングに対し
て保護するのに使用される。未解決ベクトルの数（ＮＯ
Ｖ）は、ＩＮＴが多数状態モードにあるときＥＯＰＩＳ
Ｒ待行列にある状態語の数を実際に意味する。ＮＯＶ
は、ＩＯＰが待行列から取出した状態語の数を承認して
からＨＰＣＲ＿ＭＩＣ＿ＡＣＫにある値を用いてＩＮＴ
によって減らされる。これによりＴＳＲの関連記憶位置
が解放されて再び使用できるようになり、したがって待
行列の循環性が維持される。
【０６２４】ＩＯＰによるＥＯＰＩＳＲ待行列アクセス
には次のような動作の連鎖がある。（１）ＣＥＩＳＲを
（ＳＩＯを経由してＴＳＲから）読出し、未決定状態語
カウントＮＯＶ（未解決ベクトルの数）および未決定エ
ントリの始めに対する待行列オフセット・アドレスＮＳ
Ｌ（次の状態記憶位置）を得る。（２）ＥＯＰＩＳＲ語
（単数または複数）を待行列から読出す（単一状態モー
ドでは１語、多数状態モードでは１語以上16語まで）、
（３）ＨＰＣＲを（ＴＳＲから）読出す、および（４）
更新された（反転された）トグル極性、ＳＷＲＣおよび
ＬＳＡ（リンク・ステーション・アドレス）、の値を必
要ならＨＰＣＲ／ＴＳＲに書込む（先に注記したよう
に、ＩＮＴはＨＰＣＲのトグルおよびＳＷＲＣ機能を監
視し、該当するとき関連ＣＥＩＳＲパラメータＰＴＶお
よびＮＯＶを更新する）。
【０６２５】単一状態モードでの待行列エントリの読出
しには、（各ベクトルが一つのしかも一つだけの状態語
にしか関係しないので）明白なＩＯＰ承認を必要とせ
ず、ＴＯＧＧＬＥビットおよびＳＷＲＣビットはこのモ
ードでは使用されず、変らない。単一状態モードの短所
については下にＥＯＰＩＳＲ待行列（14）に格納するこ
とができる状態語の数、およびＩＯＰ割込処理ルーチン
の別の径路長に関連して説明する。このモードでは、割
込要求およびベクトルは、各待行列エントリごとにＩＯ
Ｐに伝えられ、ＩＮＴは、待行列／ベクトルの未決定エ
ントリの数が14になったとき（待行列の容量は16である
が、この予防措置はＳＩＯでのベクトル待合せ、および
待行列エントリ取出しのＩＯＰの特別承認が無いため必
要である）待行列のあふれを検出する（ＩＱＯビットを
最後の待行列エントリに設定する）。ＩＯＰはこのモー
ドでは待行列エントリの取出しを特別には承認しない
が、割込処理ルーチンにある間はエントリ取出しを行わ
なければならない（すなわち、ＩＯＰは、待行列への状
態のオーバライティングを避けなければならない場合に
は、このモードが終るまで、ルーチンに割込んだりその
タスク・レベルに戻ったりすることができない）。
【０６２６】多数状態モードでは、ＩＯＰは、各ベクト
ルに関して読出した状態語の数を、対応する値をＨＰＣ
ＲのＳＷＲＣフィールドに書込むことにより、明白に承
認しなければならない。ＩＮＴは、16個のベクトルが待
行列で未決定であるとき割込待行列あふれ（ＩＱＯ）を
検出する（と共に最後のエントリのＩＱＯビットを１に
設定する）。このモードでは、待行列アクセスのＩＯＰ
実行は、多数のエントリを一連のＴＳＲアクセスで取出
すことができるので、タスク・レベルに戻ることにより
遅らすことができる。
【０６２７】ＩＤＬＣチャンネル状態に関連するベクト
ルがＳＩＯに提示する準備が整っていると、ＩＮＴ＿Ｃ
ＨＮ状態機械はＳＩＯ＿ＣＨＮ＿ＢＳＹ、ＩＮＴ＿ＣＨ
Ｎ＿ＶＥＣＴＯＲ、およびＩＮＴ＿ＣＨＮ＿ＲＥＱの各
信号によりＳＩＯ区画と接続する。ＩＮＴ＿ＣＨＮはＳ
ＩＯ＿ＣＨＮ＿ＢＳＹ信号を監視し、ＳＩＯのチャンネ
ル・ベクトル・ラッチが使用中か利用可能かを判定す
る。利用可能であればベクトル（ＩＮＴ＿ＣＨＮ＿ＶＥ
ＣＴＯＲ）をＳＩＯ区画にラッチし、ここでＳＩＯはベ
クトルのＩＯＰプロセッサ母線への提示を管理する。
【０６２８】ＩＮＴ＿ＣＨＮによりＳＩＯに発生される
８ビットの値は、ＩＤＬＣチャンネル状態（プロセス終
端事象およびパリティエラー）に関連するが、すべての
チャンネルに対する関連テーブル・エントリが入ってい
る空間のＩＯＰ記憶装置内のオフセットを示すのにＩＣ
Ｒレジスタの２ビットのチャンネル割込ベクトル・オフ
セット（ＣＩＶＯ）を源ＩＤＬＣチャンネルと関連する
エントリの記憶位置を更に区別するのにＲＳＭ＿ＴＳＩ
からの５ビットのチャンネル・タイムスロット指示子
を、および割込に関連する特定のエントリの記憶位置を
区別するのにＩＮＴ＿ＣＨＮが発生した単一ビット（こ
のビットは、関連の割込が終端プロセス事象に関係する
場合には一つの値であり、関連の割込がチャンネル化、
パリティエラーに関係する場合には反対の値である）
を、使用する。
【０６２９】ＩＮＴが転送するベクトルを備えていると
きＳＩＯ＿ＣＨＮ＿ＢＳＹが活性であれば、ＩＮＴ＿Ｃ
ＨＮはそれぞれのチャンネルを処理する後続タイムスロ
ットの期間中に同じ指示を調べる。このようにして、Ｉ
ＮＴ＿ＣＨＮは、ＩＤＬＣのすべてのチャンネルに対す
るそのサービスにおいてチャンネル化を基礎として、Ｓ
ＩＯおよびその単チャンネル・ベクトル・ラッチへのア
クセスを う。ＳＩＯのチャンネル・ベクトル・ラッチ
へのアクセスは、多数の変数（たとえば、ＩＯＰ割込ル
ーチン径路長、ＩＤＬＣチャンネル・フレームの大き
さ、など）に基き、アルゴリズムに従わず、ランダムで
ある。チャンネルあたり16エントリというＥＯＰＩＳＲ
待行列の深さは、すべてのチャンネルについて待行列の
あふれの確率を非常に小さくしている。
【０６３０】ＩＮＴ＿ＣＨＮは、ＩＮＴ＿ＤＯＮＥ信号
を設定することにより実行の終了を指示する。このＩＮ
Ｔ＿ＤＯＮＥ信号はＣＥＩＳＲが安定で交換に利用でき
ることをＲＳＭに示す。この指示はＲＳＭからのタイム
スロット指示の終り（ＲＳＭ＿ＩＮＴ＿ＥＯＳ）に先立
って発生すべきである。この時点でＩＮＴ＿ＤＯＮＥが
活性でなければ、ＲＳＭは、論理／ハードウェアエラー
が発生していると判断し、ＩＨＥＩＳＲにＬＴＯ（論理
タイムアウト）を設定する（下のＩＨＥＩＳＲビットの
説明を参照）。ＩＮＴ＿ＣＨＰ状態機械は、ＩＨＥＩＳ
Ｒを監視し、関連する割込要求／ベクトルを発生する。
【０６３１】ＩＮＴ＿ＣＨＰ状態機械は、タイムスロッ
トの始めから終りまで連続して動作し、可能な三つの
源、Ｌ１ハードウェア、Ｌ１チャンネル、ＩＤＬＣハー
ドウェア、のいずれかに関すチップレベル割込ベクトル
を管理する。Ｌ１ハードウェアエラーおよびチャンネル
状態は、それぞれＬ１＿ＣＨＰ＿ＶＲＱおよびＬ１＿Ｃ
ＨＮ＿ＶＲＱによりＩＮＴ＿ＣＨＰに示される（図3
7）。ＩＤＬＣハードウェアエラーに関する源は、ＩＨ
ＥＩＳＥレジスタ（図38）の源フィールド部分にビット
を設定することにより示される。ビットＩＴＥ（インタ
ーフェース・タイミング・エラー）はＩＤＬＣとＬ１回
路との間の同期の破綻を示し、ビットＬＴＯ（論理タイ
ムアウト）はＩＤＬＣ論理が臨界時間内に動作（たとえ
ば、上述のようにＲＳＭ＿ＥＯＳの前にＩＮＴ＿ＤＯＮ
Ｅを作動させること）を完了するのに失敗したことを示
し、ビットＥＳＤ（エラー状態検出）はＩＤＬＣ区画の
状態機械が未使用／禁止状態に移っていることを示し、
ビットＤＴＯ（ＤＭＡタイムアウト）はＤＭＡとＩＯＰ
母線との間の母線アクセスの失敗を示す。これらビット
のどれかが設定されれば、ＩＨＥＩＳＲレジスタからＩ
ＮＴ＿ＣＨＰへの信号線ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活
性になる（すなわち、ＩＤＬＣ＿ＣＨＰ＿ＶＲＱがＩＨ
ＥＩＳＲのビットＩＴＥ、ＬＴＯ、ＥＳＴ、およびＤＴ
Ｏの論理和を表わす）。
【０６３２】ＩＮＴ＿ＣＨＰは図37に示すようにＳＩＯ
＿ＣＨＰ＿ＢＳＹ、ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ、お
よびＩＮＴ＿ＣＨＰ＿ＲＥＱの各信号を経由してＳＩＯ
に接続されている。ＳＩＯ＿ＣＨＰ＿ＢＳＹは、ＩＮＴ
＿ＣＨＰ＿ＶＥＣＴＯＲと関連してＩＮＴからＳＩＯに
提示されるＩＮＴ＿ＣＨＰ＿ＲＥＱにより設定可能なＳ
ＩＯのチップ・ベクトル・ラッチからＩＮＴに送り返さ
れる。ＩＮＴ＿ＣＨＩＰ＿ＶＥＣＴＯＲのベクトル出力
は、ＳＩＯ＿ＣＨＰ＿ＢＳＹが不活性であるときＳＩＯ
にラッチされ、割込源を上述の三つの内の一つとして区
別する。ＳＩＯ＿ＣＨＰ＿ＢＳＹは活性のとき、ベクト
ル／要求がＩＮＴから受取られたが未だＳＩＯからＩＯ
Ｐに転送されていないことを示す。
【０６３３】ＩＮＴ＿ＣＨＰ＿ＶＥＣＴＯＲ値は、６ビ
ットのＩＤＬＣ割込ベクトル・オフセット値（ＩＩＶ
Ｏ）およびＩＮＴ＿ＣＨＰが発生した２ビット値を備え
ている。オフセット値は、ＳＩＯのＩＣＲレジスタから
ＩＮＴにより抜取られ、ＩＯＰ記憶装置空間の基本記憶
位置に関して、ＩＮＴにより報告される価値のあるハー
ドウェア関連割込状態に関連する一群のテーブル・ルッ
クアップ・エントリのオフセットを表わす。ＩＮＴが発
生する２ビット値は、報告されている特定の状態と関連
する特定のエントリの群の中の記憶位置を表わす。共に
８ビットはＩＯＰが特定のテーブル・エントリにアクセ
スし、このエントリを経由して関連状態情報をＩＮＴの
ＩＨＥＩＳＲレジスタからまたはＬ１回路のレジスタか
ら取出すのに適切なＩＯＰ割込処理ルーチンに連結する
のに使用される。
【０６３４】12.2.8 ＩＮＴの状態機械
【０６３５】12.2.8.1 ＩＮＴ＿ＣＨＮ状態機械ＳＩＯ
＿ＲＥＳＥＴであれば、状態＝０である。
【０６３６】状態０（ＲＳＭ始動パルスを待つ）−ＲＳ
Ｍ始動パルス（ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴ）が不活性
であれば、状態０に留まる。
【０６３７】−ＲＳＭ始動パルスが活性であり且つ割込
モード（ＣＥＩＳＲのＩＭ）が「００」（ＩＮＴがこの
チャンネルで始めて作動されることを示す）であれば、
ＦＩＦＯＲパリティエラー指示（ＣＥＩＳＲのＰＥ）を
リセットし、状態語利用可能指示（ＣＥＩＳＲのＳＷ
Ａ）をリセットし、ＩＭを「11−通常モード」に設定
し、状態１に進む。
【０６３８】−ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴが活性であ
り且つＩＭが「10−使用禁止」（ＦＩＦＯＲパリティエ
ラーを示す）または「01−使用禁止」（ＴＳＲパリティ
エラーを示す）であれば、このチャンネルに対するＥＯ
ＰＩＳＲ待行列が「遮断」されている。ＥＯＰ ＳＴＡ
ＴＥ ＬＡＴＣＨを「ＣＬＥＡＲ ＥＯＰＩＳＲ ＳＴ
ＡＴＵＳ」に設定し、状態７に進む。
【０６３９】−ＲＳＭ＿ＩＮＴ＿ＳＴＡＲＴが活性であ
り且つＩＭが「11−正常」であれば、通常ＥＯＰＩＳＲ
待行列処理状態の動きと共に進行する。ＳＷＡ／ＣＥＩ
ＳＲが活性（このチャンネルの前のスロット・プロセス
から利用できる状態）であれば、次期状態語位置（ＣＥ
ＩＳＲのＮＳＬ）を歩進させ、ＳＷＡをリセットし、状
態１に進む。
【０６４０】状態１（チャンネル化ＴＳＲ、ＲＦＭ、ま
たはＴＦＭのパリティエラーについてチェックする。パ
リティエラーが無ければ、ＥＯＰＩＳＲ待行列状態読出
しのＩＯＰ承認についてチェックする。ＩＯＰ承認が無
ければ、ＥＯＰＩＳＲ待行列あふれ状態についてチェッ
クする。）
【０６４１】−チャンネル化パリティエラーについてチ
ェックする。ＣＥＩＳＲのＰＥビットがパリティエラー
を示していれば（このチャンネルに関する前の処理にお
いてＴＳＲまたはＦＩＦＯＲに関する未報告のパリティ
エラーが発生していることを意味する）、またはＴＳＲ
＿ＰＡＲＩＴＹ＿ＥＲＲＯＲまたはＲＦＭ＿ＰＡＲＩＴ
Ｙ＿ＥＲＲＯＲまたはＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒが現在活性であれば、ＳＩＯ＿ＣＨＮ＿ＢＳＹを検査
してＳＩＯのチャンネル・ベクトル・ラッチの利用可能
性を判定し、他のチャンネル化ベクトルを受取る（下の
ＳＩＯの説明および図43の項目297を参照）。
【０６４２】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが活性であれ
ば、ＥＯＰ ＷＡＩＴＳＴＡＴＥを「ＣＬＥＡＲ ＥＯ
ＰＩＳＲ ＳＴＡＴＵＳ」に設定し、状態７に進む。
【０６４３】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが活性でなけれ
ば、このチャンネルに対するチャンネル化ハードウェア
エラー割込ベクトルを発生し、これをＳＩＯチャンネル
・ベクトル・ラッチにラッチし、エラー原因を識別する
次の動作と共に進行する。
【０６４４】−原因がＲＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
ＲまたはＴＦＭ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲであった場
合には、ＩＭモードを「10−使用禁止ＦＩＦＯＲパリテ
ィエラー」に設定し、状態２に進む。
【０６４５】−原因がＴＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒであった場合には、ＩＭを「使用禁止ＴＳＲパリティ
エラー」に設定し、状態２に進む。
【０６４６】−パリティエラーが示されず、且つ状態が
「ベクトル承認を待っている」（ＣＥＩＳＲレジスタ26
2のＷＶＡビットが活性）であれば、ＣＥＩＳＲレジス
タの前トグル・ビット値（ＰＴＶ）をＩＯＰにより設定
可能なＨＰＣＲレジスタのトグル・ビット（ＨＰＣＲ＿
ＴＯＧＧＬＥ入力）と比較する。
【０６４７】−ＰＴＶビットおよびＨＰＣＲ＿ＴＯＧＧ
ＬＥビットが同じでなければ、ＩＯＰがＥＯＰＩＳＲ待
行列からの状態の取出しを承認している。ＨＰＣＲの読
出し語数指示ＳＷＲＣ（この状態機械へのＨＰＣＲ＿Ｍ
ＩＣ＿ＡＣＫ入力により示される）が有効である。状態
４に進む。
【０６４８】−ＰＴＶビットおよびＨＰＣＲ＿ＴＯＧＧ
ＬＥビットが同じであれば、ＩＯＰはこのチャンネルに
対するＥＯＰＩＳＲ転送を承認していず、ＥＯＰＩＳＲ
はその待行列に対して発生された最後のベクトルに関す
る待行列について未だ決定を下していない。このチャン
ネルに対してはそれ以上ベクトルは発生されない。待行
列のあふれをチェックする次の動作と共に進む。
【０６４９】−ＥＯＰＩＳＲ待行列がこのチャンネルに
対してあふれていれば（ＩＱＯがＣＥＩＳＲに設定され
ている）、ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを「ＣＬＥＡ
ＲＥＯＰＩＳＲ ＳＴＡＴＵＳ」に設定し、状態７に進
む。
【０６５０】−ＥＯＰＩＳＲ待行列がこのチャンネルに
ついてあふれようとしていなければ、ＥＯＰ ＷＡＩＴ
ＳＴＡＴＥを「ＳＴＯＲＥ ＥＯＰＩＳＲＳＴＡＴＵ
Ｓ」に設定し、状態７に進む。
【０６５１】−ＴＳＲまたはＦＩＦＯＲのパリティエラ
ーが無く、ＩＯＰベクトル承認を待っていなければ（Ｗ
ＶＡが不活性）、状態６に進む。
【０６５２】状態２（ＳＩＯ＿ＣＨＮ＿ＢＳＹを待つ）
−ＳＩＯ＿ＣＨＮ＿ＢＳＹが利用可能であれば、ＩＮＴ
＿ＣＨＮ＿ＲＥＱを作動させ、同じ状態に留まる。
【０６５３】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中であり
且つベクトルがチャンネル化ハードウェアエラー割込用
であった場合には、ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを
「ＣＬＥＡＲ ＥＯＰＩＳＲ ＳＴＡＴＵＳ」に設定
し、状態７に進む。
【０６５４】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中であり
且つベクトルがＥＯＰＩＳＲ状態用であった場合には、
ＥＯＰＩＳＲ待行列のあふれをチェックする。
【０６５５】−ＥＯＰＩＳＲ待行列があふれていれば
（ＣＥＩＳＲのＩＱＯが活性）、ＥＯＰ ＷＡＩＴ Ｓ
ＴＡＴＥを「ＣＬＥＡＲ ＥＯＰＩＳＲ ＳＴＡＴＵ
Ｓ」に設定し、状態７に進む。
【０６５６】−ＥＯＰＩＳＲ待行列があふれていなけれ
ば（ＣＥＩＳＲのＩＱＯが不活性）、ＥＯＰ ＷＡＩＴ
ＳＴＡＴＥを「ＳＴＯＲＥ ＥＯＰＩＳＲＳＴＡＴＵ
Ｓ」に設定し、状態７に進む。
【０６５７】状態３（ＥＯＰＩＳＲ待行列のあふれ状態
をチェックする）−このチャンネルについてＥＯＰＩＳ
Ｒ待行列のあふれを、ＮＯＶとＥＯＰＩＳＲ状態語の最
大数とをＩＣＲ＿ＱＭモード・ビットを基に比較するこ
とにより、チェックする。ＱＭビットが１（多数状態モ
ードを示す）であれば、ＥＯＰＩＳＲ状態語の最大数は
16である。ＱＭビットが０（単一状態モードを示す）で
あれば、ＥＯＰＩＳＲ状態語の最大数は14である。
【０６５８】−ＱＭビットが活性で、ＮＯＶカウントが
16であれば、待行列あふれビット（ＥＯＰＩＳＲのＩＱ
Ｏ）を設定して待行列があふれていることを示す。
【０６５９】−ＱＭビットが不活性で、ＮＯＶが14であ
れば、待行列あふれビット（ＥＯＰＩＳＲのＩＱＯ）を
設定して待行列があふれていることを示す。
【０６６０】−ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを「ＳＴ
ＯＲＥ ＥＯＰＩＳＲ ＳＴＡＴＵＳ」に設定し、状態
７に進む。
【０６６１】状態４（ＩＯＰ承認に基きベクトル・カウ
ントを調節する）−ＩＯＰにより承認された状態語の数
ＨＰＣＲ＿ＭＩＣ＿ＡＣＫが現在格納されている状態語
の数（ＮＯＶ）より大きければ、ＩＯＰプログラムエラ
ーまたは未検出のＴＳＲパリティエラーが発生している
と考える。いずれの場合でもチャンネル化ハードウェア
エラーを発生し、ＰＥを「11−ＴＳＲの読出し中にパリ
ティエラーが検出された」に設定し、状態１に進む。
【０６６２】−ＩＯＰが０より大きな数を承認（ＨＰＣ
Ｒ＿ＭＩＣ＿ＡＣＫ）すれば、ＩＯＰ承認（ＨＰＣＲ＿
ＭＩＣ＿ＡＣＫ）およびベクトル・カウント（ＮＯＶ）
値の双方を減らし、状態４に留まる。各減少および比較
には１状態遷移だけかかることに注意。
【０６６３】−ＨＰＣＲ＿ＭＩＣ＿ＡＣＫが０に等しけ
れば、承認の待合せ（ＷＶＡ）をリセットし、状態７に
進む。
【０６６４】状態５（使用しない）
【０６６５】状態６（ＥＯＰＩＳＲベクトルを発生す
る）−現在のベクトル・カウント値が０より大きけれ
ば、このチャンネルに対してベクトルを発生する必要が
ある。
【０６６６】−ＳＩＯ＿ＣＨＮ＿ＢＳＹが使用中（活
性）であれば、このタイムスロット期間中ベクトル発生
を飛び越し、再び次のタイムスロットを試みるが、下記
の通常ＥＯＰＩＳＲ状態処理を続ける。
【０６６７】−ＥＯＰＩＳＲ待行列があふれていれば
（ＣＥＩＳＲにＩＱＯが設定されている）、ＥＯＰ Ｗ
ＡＩＴ ＳＴＡＴＥを「ＣＬＥＡＲ ＥＯＰＩＳＲ Ｓ
ＴＡＴＵＳ」に設定する。待行列があふれていなけれ
ば、ＥＯＰ ＷＡＩＴ ＳＴＡＴＥを「ＳＴＯＲＥ Ｅ
ＯＰＩＳＲ ＳＴＡＴＵＳ」に設定する。状態７に進
む。
【０６６８】−ＳＩＯ＿ＣＨＮ＿ＢＳＹ信号が利用可能
であれば、このチャンネルに対するＥＯＰＩＳＲベクト
ルを発生する。待行列モード（ＩＣＲ＿ＱＭ）が多数状
態であれば、ＨＰＣＲレジスタの現在のトグル・ビット
（ＨＰＣＲ＿ＴＯＧＧＬＥ）を（後の比較のため）捕
え、ベクトル承認待合せ（ＷＶＡ）を活性に設定する。
待行列モード（ＩＣＲ＿ＱＭ）が単一状態であれば、ベ
クトル・カウント（ＮＯＶ）レジスタを減らし、状態２
に進む。
【０６６９】−現在のベクトル・カウント（ＮＯＶ）が
０に等しければ、ベクトルを発生する必要がない。状態
７に進む。
【０６７０】状態７（ＥＯＰＩＳＲ状態を待つ）−伝送
要素または受信要素からの状態利用可能指示を待つ（Ｓ
ＷＡ活性）。
【０６７１】−ＲＳＭからスロット終端指示（ＲＳＭ＿
ＩＮＴ＿ＥＯＳ）を受取れば、状態０に進む。
【０６７２】−ＴＳＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲが活
性であれば、ＰＥを「11−ＴＳＲの読出し中にパリティ
エラーを検出した」に設定し、状態７に留まる。
【０６７３】−ＳＷＡビットが活性（受信器区画または
送信器区画が状態をＥＯＰＩＳＲＳＴＡＴＵＳ ＬＡＴ
ＣＨにラッチしていることを示す）であり、ＥＯＰ Ｗ
ＡＩＴ ＳＴＡＴＥが「ＳＴＯＲＥ ＥＯＰＩＳＲ Ｓ
ＴＡＴＵＳ」であれば、ＮＯＶを歩進させ、ＥＯＰ Ｗ
ＡＩＴ ＳＴＡＴＥを「ＩＧＮＯＲＥＥＯＰＩＳＲ Ｓ
ＴＡＴＵＳ」に設定し、状態３に進む。
【０６７４】−ＳＷＡが活性であり且つＥＯＰ ＷＡＩ
Ｔ ＳＴＡＴＥが「ＩＧＮＯＲＥＥＯＰＩＳＲ ＳＴＡ
ＴＵＳ」であれば、状態７に留まる。
【０６７５】−ＳＷＡが活性であり且つＥＯＰ ＷＡＩ
Ｔ ＳＴＡＴＥが「ＣＬＥＡＲ ＥＯＰＩＳＲ ＳＴＡ
ＴＵＳ」であれば、ＳＷＡビットをリセットし、状態７
に留まる。
【０６７６】−ＳＷＡが活性であり且つＥＯＰ ＷＡＩ
Ｔ ＳＴＡＴＥが現在のＥＯＰ ＷＡＩＴ ＳＴＡＴＥ
に等しく設定されていれば、状態７に留まる。
【０６７７】12.2.8.2 ＩＮＴ＿ＣＨＰ状態機械 ＳＩＯ＿ＲＥＳＥＴであれば状態＝０である。
【０６７８】状態０：Ｌ１＿ＣＨＰ＿ＶＲＱ、Ｌ１＿Ｃ
ＨＮ＿ＶＲＱ、またはＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性
であるのを待つ。−Ｌ１＿ＣＨＰ＿ＶＲＱが活性であれ
ば、関連ベクトルをＳＩＯに与える。状態４に進む。
【０６７９】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態２に進む。
【０６８０】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態１に進む。
【０６８１】状態１：Ｌ１＿ＣＨＰ＿ＶＲＱまたはＬ１
＿ＣＨＮ＿ＶＲＱが活性になるのを、またはＩＤＬＣ＿
ＣＨＰ＿ＶＲＱが不活性になるのを待つ。−Ｌ１＿ＣＨ
Ｐ＿ＶＲＱが活性であれば、ベクトルをＳＩＯに与え、
状態５に進む。
【０６８２】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態３に進む。
【０６８３】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態０に進む。
【０６８４】状態２：Ｌ１＿ＣＨＰ＿ＶＲＱが活性、Ｌ
１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが活性であるのを待つ。−Ｌ１＿ＣＨＰ＿ＶＲ
Ｑが活性であれば、ベクトルをＳＩＯに与え、状態６に
進む。
【０６８５】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態３に進む。
【０６８６】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態０に進む。
【０６８７】状態３：Ｌ１＿ＣＨＰ＿ＶＲＱが活性、Ｌ
１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが活性であれば、ベクトルをＳＩＯに与え、状態７
に進む。
【０６８８】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態１に進む。
【０６８９】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態２に進む。
【０６９０】状態４：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態０に進む。
【０６９１】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態６に進む。
【０６９２】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態５に進む。
【０６９３】状態５：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが活性、またはＩＤＬＣ＿ＣＨＰ
＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態１に進む。
【０６９４】−Ｌ１＿ＣＨＮ＿ＶＲＱが活性であれば、
ベクトルをＳＩＯに与え、状態７に進む。
【０６９５】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態４に進む。
【０６９６】状態６：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨ
Ｐ＿ＶＲＱが活性であるのを待つ。−Ｌ１＿ＣＨＰ＿Ｖ
ＲＱが不活性であれば、状態２に進む。
【０６９７】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態４に進む。
【０６９８】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが活性であれ
ば、ベクトルをＳＩＯに与え、状態７に進む。
【０６９９】状態７：Ｌ１＿ＣＨＰ＿ＶＲＱが不活性、
Ｌ１＿ＣＨＮ＿ＶＲＱが不活性、またはＩＤＬＣ＿ＣＨ
Ｐ＿ＶＲＱが不活性であるのを待つ。−Ｌ１＿ＣＨＰ＿
ＶＲＱが不活性であれば、状態３に進む。
【０７００】−Ｌ１＿ＣＨＮ＿ＶＲＱが不活性であれ
ば、状態５に進む。
【０７０１】−ＩＤＬＣ＿ＣＨＰ＿ＶＲＱが不活性であ
れば、状態６に進む。
【０７０２】12.2.9 ＩＮＴレジスタ状態パラメータＣ
ＥＩＳおよびＥＯＰＩＳの詳細を上に示した。ＣＥＩＳ
Ｒの用法に関して、状態機能ＩＨＥＩＳＲの詳細および
構成指定機能ＩＣＲおよびＨＰＣＲの詳細を次に示す。
【０７０３】12.2.9.1 ＣＥＩＳＲ 個々のフィールドの標題および機能を全般的に上に示し
てある。特に機能制限および注記を以下に示す。
【０７０４】ＷＶＡ（ベクトル承認を待つ）−ＩＯＰか
らのベクトル承認が未決定であることを示す。
【０７０５】−承認が未決定であるときは、ＩＮＴは新
しい割込ベクトルを発生することを禁止されている。
【０７０６】ＮＯＶ（５ビット、未解決ベクトルの数）
−待行列上の有効未解決ベクトルの数を示す。ＩＯＰが
割込を承認すると、ＩＯＰはこの値にアクセスして待行
列から読出されるのを待っている有効ＥＯＰＩＳＲエン
トリの数を決定することができる。ＩＮＴはこの値を使
用して待行列あふれ状態が何時発生するかを決定する。
【０７０７】ＰＴＶ（前トグル・ビット値）−ＨＰＣＲ
トグル・ビットの前の値を示す。このビットを、多数状
態モードで動作しながら、ＨＰＣＲトグル・ビットと比
較することにより、ＩＮＴはＩＯＰがＥＯＰＩＳＲ待行
列に何時アクセスしたかを決定する。
【０７０８】ＩＱＯ（割込待行列あふれ）−ＥＯＰＩＳ
Ｒ待行列があふれているか否かを示す。
【０７０９】ＰＥ（パリティエラー。２ビット）−ＩＤ
ＬＣ ＲＡＭに関する下記状態の一つを示す。パリティ
エラーが検出されない。ＴＳＲを読取っている間にパリ
ティエラーが検出された。ＦＩＦＯＲを読取っている間
にパリティエラーが検出された。
【０７１０】−このフィールドはチャンネル化ハードウ
ェアエラー割込がＩＮＴにより特定のチャンネルに対し
て発生されるごとにＩＯＰにより読取られるべきであ
る。
【０７１１】ＩＭ（割込モード）−このビットは、関連
チャンネルに関するＩＤＬＣの下記動作モードの一つを
示す。初期設定（ＲＳＭによる未決定作動）、ＴＳＲパ
リティエラーによる使用禁止、ＦＩＦＯＲパリティエラ
ーによる使用禁止、（正常動作に対する）使用禁止。
【０７１２】ＳＷＡ（状態語利用可能）−状態がＥＯＰ
ＩＳＲ待行列に（ＲＳＭにより）格納するのに利用でき
るときを示す。
【０７１３】ＮＳＬ（次の状態語の位置。４ビット）−
ＴＳＲの、次のＥＯＰＩＳ状態を格納すべき、現在のチ
ャンネルのＥＯＰＩＳＲ待行列区画内のオフセット記憶
位置を指す。状態を格納に利用できる（ＳＷＡが活性で
ある）ときは、ＲＳＭはこのフィールドをＴＳＲアドレ
スの低位４ビットとして使用して待行列にアクセスする
（他のビットはチャンネル数によって決まる）。
【０７１４】注記−ＩＮＴからの新しいＣＥＩＳ値は、
関連ベクトルが発生されてから最大3.8マイクロ秒後に
ＲＳＭによりＴＳＲに書込まれる。したがってベクトル
発生後3.8マイクロ秒の遅れより前にＣＥＩＳＲ／ＴＳ
Ｒにアクセスしようとすると、古いＣＥＩＳ情報が読出
される。したがって、ＩＯＰ／ＩＳＯによるこのパラメ
ータへのアクセスは、ＩＯＰがベクトルを受取ってから
少くとも3.8マイクロ秒だけ遅らすべきである（通常、
ＩＯＰがタスク・モードを出て割込処理ルーチンに結び
つくのに必要な時間は、3.8マイクロ秒を超すので、こ
の要求事項を満たすのにＩＯＰによる特別の遅れ処置は
必要がないはずである）。
【０７１５】12.2.9.2 ＩＨＥＩＳＲ 図38を参照すると、このレジスタは、活発に使用される
10個の「状態指示」ビット（ＷＰＥ、ＡＰＥ、ＬＩＤ、
ＰＷＥ、ＰＩＡ、ＤＰＥ、ＮＤＳ、ＷＳＥ、ＰＥＥ、Ｄ
ＢＥ）および活発に使用される４個の「源指示」ビット
（ＩＴＥ、ＬＴＯ、ＥＳＤ、ＤＴＯ）を備えており、こ
れらの用途は次のとおりである。
【０７１６】ＷＰＥ（保護書込みエラー）−ＩＯＰがそ
の割当アドレス空間の保護部分（書込み行為が禁止され
ている）に未認可の書込みを行おうとすることを示す。
【０７１７】ＡＰＥ（アドレス・パリティエラー）−Ｉ
ＤＬＣ／ＳＩＯがＩＰＯによるＳＩＯを経由するプログ
ラム動作中に（その動作が書込であれば、その動作は抑
制される）使用されるアドレスにパリティエラーを検出
した。
【０７１８】ＬＩＤ（損失割込検出）−ＩＤＬＣ（ＳＩ
Ｏ）が割込承認サイクル（ＩＡＣＫ）を検出したが、Ｉ
ＯＰに与える未決定ベクトルは無い。
【０７１９】ＰＷＥ（プログラムによる入出力書込のエ
ラー）−ＩＯＰ／ＳＩＯがＩＤＬＣのレジスタの32ビッ
トの記憶位置に対して背中合せの書込みを非順次に行う
無効な試みを指す。
【０７２０】ＰＩＡ（プログラムによる入出力無効アド
レス）−ＩＯＰ／ＳＩＯがＩＤＬＣに割当てられたシス
テム・アドレス空間の保留部分にアクセスする無効な試
みを指す。
【０７２１】ＤＰＥ（データ・パリティエラー）−ＩＯ
Ｐ／ＳＩＯがＩＤＬＣ ＲＡＭにプログラムによる入出
力書込動作中にデータ・パリティエラーを検出したこと
を示す。このエラーが検出されたときアドレスされた記
憶位置は更新されない。
【０７２２】ＮＤＳ（データ・ストローブ無し）−ＩＤ
ＬＣアドレスに対して読み書きを行う間に予想される二
つのデータ・ストローブ（上部または下部ストローブ）
のいずれも動作中活性でなかった。
【０７２３】ＷＳＥ（書込データ・ストローブ・エラ
ー）−幅32ビットと規定されている内部ＩＤＬＣレジス
タへの書込み動作時に上部および下部のデータ・ストロ
ーブが共に不活性であった。
【０７２４】ＰＰＥ（プログラムによる入出力パリティ
エラー）−ＩＤＬＣアドレスの（ＩＯＰ／ＳＩＯによ
る）プログラムによる読出し中にデータ・パリティエラ
ーが検出された。
【０７２５】ＤＢＥ（ＤＭＡ母線エラー）−ＩＯＰ母線
に対するＤＭＡＣ／ＭＩＯ動作中ＢＵＳ＿ＥＲＲＯＲが
活性である。ＩＯＰは、その状態レジスタを一層詳細に
読取らなければならないが、これは通常、動作中にアド
レス・パリティエラーまたは二重ビットＥＣＣエラーが
（ＩＯＰにより）検出されたことを示す。
【０７２６】ＩＴＥ（インターフェース・タイミング・
エラー）−ＩＤＬＣが応答する準備をしていなかったと
き（すなわち、最もありそうなのはハードウェアの故障
によるためであるが、ＩＤＬＣとＬ１との間の同期が取
れていないとき）Ｌ１回路により提示されるデータ転送
要求を示す。
【０７２７】ＬＴＯ（論理タイムアウト）−所定の割当
時間内に所要動作を完了するＩＤＬＣ論理の故障を示す
（通常は、内部ハードウェアの故障を示す）。
【０７２８】ＥＳＤ（エラー状態検出）−ＩＤＬＣ区画
状態機械ユニットに無効状態が検出された。
【０７２９】ＤＴＯ（ＤＭＡタイムアウト）−ＩＯＰが
50マイクロ秒以内にＩＤＬＣ ＤＭＡ／ＭＩＯ要求に応
答しなかった。この時間は通常ＭＩＯがＩＯＰ母線の制
御を得るには充分であり、そのようにすることができな
かった場合には一般にハードウェアエラーを示す。
【０７３０】12.2.9.3 ＩＣＲ このレジスタのフィールドは、下のＳＩＯの説明に詳記
してある（12.3.2を参照）。
【０７３１】12.2.9.4 ＨＰＣＲ このレジスタに設けられているフィールドおよびその用
法の詳細はＲＳＭの説明中に示してある（7.3を参
照）。
【０７３２】12.3 ＳＩＯ区画
【０７３３】12.3.1 ＳＩＯの動作 ＳＩＯは、ＩＮＴとＩＯＰとの間を接続して、割込要求
および関連ベクトルをＩＯＰに運び、ＩＤＬＣを通じて
個々のレジスタおよびＲＡＭアドレス空間の記憶位置へ
のＩＯＰアクセスを行い、割込状態および／または診断
情報のＩＯＰ取出しを支持すると共にＩＯＰがＩＤＬＣ
の要素およびチャンネルの初期状態をプログラム可能に
確立することができるようにする。ＩＯＰ母線と通信す
るときは、ＳＩＯはＩＯＰの「スレーブ（奴隷）」であ
る。すなわちＩＯＰ母線を通して情報を転送するその動
作はすべて実行に関してＩＯＰの主導による。またＩＯ
Ｐおよび他のＩＤＬＣ要素に関するその動作は、ＩＤＬ
Ｃチャンネルによる処理動作と非同期時間関係で行われ
る。
【０７３４】12.3.2 ＳＩＯの論理組織 図43は、ＳＩＯ区画の論理組織および外部インターフェ
ースを示す。この区画は、ＩＤＬＣ内でＩＮＴ区画と、
他のすべての区画のすべてのＩＤＬＣ ＲＡＭおよび主
要レジスタと、接続される。外部的には、この区画はＩ
ＯＰ母線およびＬ１回路に接続される。
【０７３５】区画の論理機能は、独立に動作する二つの
状態機械ユニット280（ＩＣＭまたはＩＯＰ制御管理器
状態機械）および281（ＰＩＯまたはプログラム入出力
写像器状態機械）により主として行われる。その名称に
より示されているように、ＩＣＭ状態機械はＩＯＰ母線
282との接続の責任があり、ＰＩＯ状態機械はデータを
プログラム可能入出力インターフェース283〜284を通し
てＳＩＯとＩＤＬＣＲＡＭおよび他の区画との間で動か
す責任がある。ＩＣＭ状態機械は、単独でＩＮＴ区画か
らＩＯＰ母線への割込要求およびベクトルの転送に関し
てＩＮＴ区画と接続する責任を有し、またＩＤＬＣ状態
情報を、ＰＩＯ状態機械の制御のもとにこのようなデー
タが書込まれるラッチ285から転送するのを制御するよ
うに動作する。
【０７３６】ＩＣＭ状態機械はＩＯＰ母線と286〜288で
直接接続し、制御信号を、ＳＩＯとＩＯＰとの間のデー
タ転送を制御するＩＯＰと交換する。これら制御信号は
記法「Ｘ＿Ｙ」で示してある。ここでＸは駆動源であ
り、Ｙは信号機能である。終止符（「．」）を信号名の
左か右かに置いてその名称をそれぞれ左側または右側の
線と関係づける。たとえば、「．ＩＯＰ＿ＩＮＴＡＣ
Ｋ」は（ＩＯＰにより駆動される）その左の線286と関
連し、割込要求／ベクトル組合せを受取ったことのＩＯ
Ｐの承認を表わす。また「ＳＩＯ＿ＩＮＴ．」はその右
の線288と関連し、ＩＣＭ／ＳＩＯにより駆動される割
込要求指示を表わす。
【０７３７】ＩＯＰから外へ出るデータは、ＩＣＭ状態
機械の有効制御のもとにＳＩＯ母線駆動回路289からＩ
ＯＰ母線に転送される。ＩＯＰ母線から内側へ入るデー
タは、291におけるＩＯＰ駆動アドレス信号と共に290で
受取られる。内側に入るデータおよびアドレスはそれぞ
れ、ＩＣＭにエラーを示すためのＩＣＭへの図示してな
い出力接続を有するパリティチェック回路292および293
によりチェックされる。
【０７３８】外に出るデータは、共にＩＣＭ状態機械28
0により制御されるセレクタ回路294および295を経由し
て母線駆動器289に提示される。セレクタ回路294は、割
込ベクトル・ラッチ源296および297から入力を受取る。
ラッチ296は、上述したＩＮＴ＿ＣＨＰ状態機械の制御
のもとにＩＮＴから送られるハードウェアエラー・ベク
トルを受取る。ラッチ297は、先に説明したＩＮＴ＿Ｃ
ＨＮ状態機械の制御のもとにチャンネル化事象／状態ベ
クトルを受取る。
【０７３９】セレクタ回路295は、読出データ・ラッチ2
98からデータを受取る。ラッチ298は、セレクタ回路300
の出力からロードされる。回路300の動作およびラッチ2
98のローディングはＰＩＯ状態機械280により制御され
る。回路300は、データをＲＳＭ、ＴＳＲ、ＦＩＦＯ
Ｒ、ＤＭＡＲ、および数個のレジスタから選択的に転送
する。ＲＳＭからのデータ径路は、ＲＳＭに設置されて
いるＨＰＣＲ（ＨＤＬＣプロトコル構成レジスタ）の内
容の転送を考慮している。セレクタ300に供給するレジ
スタには、ＩＮＴに設けられているＩＨＥＩＳＲレジス
タ、および２個のＳＩＯレジスタ、ＩＣＲ（ＩＤＬＣ構
成レジスタ）301およびＨＣＲ（ハイパーチャンネル構
成レジスタ）302、がある。ＩＣＲフィールドの割当の
詳細を以下に示し、ＨＣＲフィールドの詳細をハイパー
チャンネルの説明（15章）のところで示す。
【０７４０】図44を参照すると、フィールドは次のとお
りである。
【０７４１】ＲＥＳ（予備12ビット）
【０７４２】ＭＴＯ（マスタ・タイムアウト。４ビッ
ト）−マスタ動作を行うときＩＤＬＣがスレーブの承認
を待つ時間の長さを決めるプログラム可能なタイマー
値。
【０７４３】ＳＥＭ（スレーブ・エラー・モード）−Ｉ
ＤＬＣがスレーブのアクセスを承認しないということで
あってこれはＳＥＭビットが不活性の場合エラーであ
る。ＳＥＭビットが活性の場合にはスレーブ・アクセス
が誤りであるとき承認を発し、母線エラー指示を表明す
る。
【０７４４】ＲＳＴ（リセット）−このビットはソフト
ウェアにＳＩＯを経由してシステムリセットを行う手段
を提供する。
【０７４５】ＱＭ（待行列モード）−このビットはベク
トルが提示されるとき単一状態語を取るべきか複数状態
語を取るべきかを決める（詳細についてはＩＮＴ論理要
素を参照）。
【０７４６】ＷＰ（書込保護）−このビットはＩＤＬＣ
の外部にある電気的消去可能読出専用記憶装置（ＥＥＲ
ＯＳ要素の内容を保護するのに使用される。
【０７４７】ＩＩＶＯ（ＩＤＬＣ割込ベクトル・オフセ
ット、６ビット）−このフィールドはＩＤＬＣチップレ
ベルの割込のすべてに対して８ビットの手引きベクトル
の中の上位６ビットを発生するのに使用される。
【０７４８】ＣＩＶＯ（チャンネル割込ベクトル・オフ
セット、２ビット）−このフィールドはチャンネルレベ
ルのすべての割込に対して８ビットの手引きベクトルの
中の上位２ビットを発生するのに使用される。
【０７４９】ＴＰＳ（ＴＳＲページ選択）−このビット
はＴＳＲの上部または下部のページを選択するのに使用
される（ＴＳＲのページは１Ｋ×36であることに注
意）。
【０７５０】ＭＯＤＥ（３ビット）−このフィールドは
ＩＤＬＣを各種モード、通常動作、リセット、強制エラ
ー正常、強制エラー・リセット、および休息、で動作さ
せるのに使用される。各種モードは診断目的の特徴を与
える。通常動作モードが設定されると、ＩＤＬＣは動作
を開始する。リセットモードが設定されると、ＩＤＬＣ
はアイドルモードになる。強制エラー正常モードが設定
されると、ＩＤＬＣは通常モードで動作し、ＳＩＯ書込
み動作のすべてにパリティエラーを押しつける。強制エ
ラー・リセットモードが設定されると、ＩＤＬＣはリセ
ットモードで動作し、ＳＩＯ書込み動作のすべてにエラ
ーを押しつける。休息モードが設定されると、ＩＤＬＣ
は通常動作モードで動作するが、ＩＤＬＣにより割込が
表明されることはない。
【０７５１】ＩＯＰ母線は、ＳＩＯへの18ビットのイン
ターフェース（16データビットおよび２パリティビッ
ト）となり、ＳＩＯはＩＤＬＣの幅32ビットの内部デー
タ母線に接続する。境界内のデータおよび外に出て行く
データは、286にあるどのバイトが有効であるかを示す
上部および下部のストローブ機能（．ＩＯＰ＿ＵＤＳお
よび．ＩＯＰ＿ＬＤＳ）が随伴する18ビット並列単位
（関連する二つのパリティビットを有する二つの８ビッ
ト・バイト）でＩＯＰ母線を通して転送される。外に出
て行くデータは、36ビット並列単位（４バイトとパリテ
ィ）でラッチ298にロードすることができ、２サイクル
転送動作でＩＯＰ母線を通して転送することができる。
この２サイクル転送動作では、データの18ビット部分が
ＩＣＭデータ・セレクタ295を通して母線に多重化され
る。
【０７５２】ＩＯＰ母線からＳＩＯへの境界内データ
は、ＩＤＬＣ内の最終宛先を指定する24ビット・アドレ
ス単位が随伴する18ビット並列データ単位（８ビット・
バイト二つおよび関連パリティビット）で転送可能であ
る。ＩＯＰは、データをＩＤＬＣの幅32ビットのレジス
タに１対の18ビット境界内データ単位を母線を通して２
サイクル転送動作で順次転送することにより伝えること
ができる。このような一組の最初の18ビット単位はデー
タ・ラッチ304にラッチされ、幅36ビットの拡張母線305
（ラッチ304からの18ビット単位一つおよび他の、ＩＯ
Ｐ母線から直接）でこの一組を並列提示することができ
る。母線305（ＳＩＯ＿ＤＡＴＡ＿ＢＵＳ）は他のＩＤ
ＬＣ区画およびＲＡＭまで延びている。
【０７５３】境界内アドレス単位は、ＩＣＭデコーダ30
6を通してＩＣＭ状態機械280に、およびＰＩＯデコーダ
307を通してＰＩＯ状態機械281に、加えられる。２ビッ
トラッチ308（「最初のサイクルの情報」ラッチ）は、
ＩＣＭにより２サイクル背中合せ転送動作の最初のサイ
クルの制御パラメータを、すなわち、最初のサイクルの
転送がＩＯＰからの読出しであるかＩＯＰへの書込みで
あるかを、および最初のサイクルの最下位アドレスビッ
トが奇数であるか偶数であるか（この後者の情報は背中
合せの転送が語の境界で発生したことを確認するのに使
用される）を、覚えるのに使用される。
【０７５４】他のＩＤＬＣ要素への境界内データ転送に
おいて、ＩＣＭデコーダ306で復号されたアドレスは、
ＩＣＭ状態機械におよびそこからＩＣＭアドレス・ラッ
チ309に加えられ、ＰＩＯ状態機械に送られる。この情
報を使用して、ＰＩＯ状態機械は何時そのデコーダ307
の出力を作動させて、他のＩＤＬＣ区画およびＲＡＭに
内部的に分配されるアドレスＳＩＯ＿ＡＤＤＲＥＳＳ＿
ＢＵＳを提供すべきかを判断する。ＲＳＭからのデータ
径路（インターフェース283、および284にあるＲＳＭ＿
ＤＡＴＡ）は、ＩＯＰが時間交換に使用されるＲＳＭの
内部ラッチに関して診断用読書き機能を行うことができ
るようにする。
【０７５５】ＩＣＭおよびＰＩＯ状態機械は、要求／承
認インターフェースを通して相互に通信する。ＩＣＭは
読書き要求（ＩＣＭ＿ＰＩＯ＿ＲＤ、ＩＣＭ＿ＰＩＯ＿
ＷＲ）を提示し、これをＰＩＯが（ＰＩＯ＿ＲＤ＿ＡＣ
Ｋ、ＰＩＯ＿ＷＲ＿ＡＣＫで）承認する。
【０７５６】ＩＣＭ状態機械は以下に説明する32の状態
を備えており、これによりスレーブ転送の非同期ＩＯＰ
母線プロトコルおよび母線の16ビット構造とＩＤＬＣの
32ビット内部構造とを接続する内部プロトコルを管理す
る。ＩＯＰからの制御信号（．ＩＯＰ＿ＲＤ／ＷＲ、．
ＩＯＰ＿ＬＤＳ、．ＩＯＰ＿ＵＤＳ、．ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ、．ＩＯＰ＿ＣＨＰ＿ＳＥＬ、．ＩＯＰ＿
ＲＥＳＥＴ、および．ＩＯＰ＿ＩＮＴＡＣＫ）はすべ
て、50nsのクロックで動作するＩＣＭ状態機械への同期
入力に先立ってラッチされる。ＩＯＰのアドレスおよび
データ母線（ＩＯＰ＿ＡＤＤＲＥＳＳ、およびＩＯＰ＿
ＤＡＴＡ＿ＢＵＳ）に関するパリティチェックはバイト
基準で行われる。
【０７５７】ＩＯＰ母線サイクルの開始は、チップ選択
（．ＩＯＰ＿ＣＨＰ＿ＳＥＬ）およびアドレス・ストロ
ーブ（．ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）の双方が同時に
活性であるときに指示される。．ＩＯＰ＿ＲＤ／ＷＲ信
号の極性はサイクルがＩＤＬＣへの書込みであるかＩＯ
Ｐからの読出しであるかを示す（論理１は読出しを示
し、論理０は書込みを示す）。下位データ・ストローブ
（ＩＯＰ＿ＬＤＳ）および上位データ・ストローブ（Ｉ
ＯＰ＿ＵＤＳ）は、データ母線（ＩＯＰ＿ＤＡＴＡ＿Ｂ
ＵＳ）の上位または下位の８ビットが書込みサイクルで
有効であるかまたはいずれかまたは双方のバイトが読出
しサイクルで有効であるか否かを示す。ＩＤＬＣの32ビ
ット・データレジスタへの書込みサイクルにはこれを行
うのに16ビットＩＯＰ母線サイクルの２サイクルが必要
であり、ＩＣＭは最初のサイクルでデータおよびパリテ
ィの双方を一時的にラッチ304に捕える。第２のサイク
ルでＩＣＭは36ビット（32ビットと４ビットのパリテ
ィ）全部をＰＩＯ状態機械に供給する。
【０７５８】32ビット・データレジスタからの読出しサ
イクルも16ビットＩＯＰ母線サイクルの２サイクルを必
要とし、ＩＣＭは、ＰＩＯの読出しデータ・ラッチ298
からの32ビット（32データビットと４パリティビット）
を多重化するセレクタ295を使用して最初の18ビット（1
6データビットと２ビット・パリティ）を選択する。Ｉ
ＣＭアドレス・ラッチ309は、最初のサイクルの終りに
現在のＩＯＰアドレスをラッチし、第２のサイクルで、
二つのサイクルのアドレスの第２の最下位ビットＡ１
（ＩＯＰアドレスはＡ０からＡ24まで番号を付けてあ
る）を比較することによりアドレスの変化だけで背中合
せのアドレスを確認する比較を行うのに使用される。Ｉ
ＣＭの第１サイクル情報ラッチ308は、最初のサイクル
が読出しか書込みかを、およびＡ１ビットの値を、覚え
ている。この情報は、32ビット読み書きの後半の16ビッ
ト・サイクルで使用される。２サイクルが順調に済んで
からまたはＩＣＭが検出したエラーサイクルの後に、第
１サイクル情報を「無沿革」値にクリアする。ＩＣＭは
読出サイクルでデータのパリティチェックを行い、内部
データ・パイティエラーをＩＯＰ母線パリティエラーか
ら更に分離する。
【０７５９】ＩＣＭは、そのデータ承認線（ＳＩＯ＿Ｄ
ＴＡＣＫ）を活性にして読出しサイクルまたは書込みサ
イクルの完了を指示する。読出しまたは書込み母線サイ
クル中にスレーブ・エラーを検出すると、ＩＣＭはＳＩ
Ｏ＿ＤＴＡＣＫの作動を差控え、ＩＨＥＩＳＲレジスタ
に適切なスレーブ・エラー状態指示ビットを設定する
（先のＩＮＴの説明でのこのレジスタの説明を参照）。
ＩＯＰは、すべての読み書き動作でのＩＣＭからのＳＩ
Ｏ＿ＤＴＡＣＫ承認をタイムアウトし、エラーが示され
ると適切な診断または他の処置を取る。
【０７６０】ＩＣＭがＩＯＰプロセッサに利用可能な割
込ベクトルが存在することを示す機構は、「ＳＩＯ＿Ｉ
ＮＴ」信号を非同期的に活性にすることである。これに
より結局はＩＯＰのタスクプログラムの実行が中止さ
れ、ＩＯＰ母線に割込承認サイクルが発生する。この時
点でＩＯＰは、「．ＩＯＰ＿ＩＮＴＡＣＫ」を活性に
し、チップベクトル（ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴ
ＣＨ）またはチャンネルベクトル（ＣＨＡ＿ＶＥＣＴＯ
Ｒ＿ＬＡＴＣＨ）をＩＣＭによりＩＯＰ＿ＤＡＴＡ＿Ｂ
ＵＳの下位８ビットにする。
【０７６１】ベクトルラッチ296および297は、ベクトル
保持レジスタ（ＶＨＲ）と言われ、ＩＯＰによりプログ
ラム入出力サイクルで（たとえば診断目的で）アクセス
することができる。
【０７６２】ＩＣＭは、読出しまたは書込みのデータ転
送でＬ１回路、ＰＩＯ（他のＩＤＬＣ部分）、またはＶ
ＨＲの選択を決定する１層のアドレス復号（ＩＣＭ Ａ
ＤＤＲＥＳＳ ＤＥＣＯＤＥ）を行う（ＶＨＲレジスタ
は通常ＳＩＯ動作では読出し専用であることに注意）。
Ｌ１復号によりＬ１チップ選択（Ｌ１＿ＣＨＰ＿ＳＥ
Ｌ）信号が活性になり、データをＩＯＰ母線とＬ１回路
との間に送る。ＶＨＲ復号によりＶＨＲレジスタの読出
しが可能になる。ＰＩＯ空間への復号は、Ｌ１回路およ
びＶＨＲレジスタのアドレスとは異なるＩＤＬＣの記憶
装置写像入出力空間へのアクセスであると規定される。
このような復号によりＩＣＭは、ＩＯＰ母線サイクルの
方向に応じて、．ＩＣＭ＿ＰＩＯ＿ＲＤまたは．ＩＣＭ
＿ＰＩＯ＿ＷＲを作動させることにより、ＰＩＯからの
サービスを要求する。ＰＩＯ状態機械は、ＰＩＯ＿ＩＣ
Ｍ＿ＡＣＫ信号を使用してＩＣＭの要求を承認する。
【０７６３】ＰＩＯはＩＣＭで行われたものの他に更に
１層のアドレス復号307（ＰＩＯＡＤＤＲＥＳＳ ＤＥ
ＣＯＤＥ）を行う。ＰＩＯは、内部36ビットＩＤＬＣ母
線（32ビットはデータ、４ビットは奇数パリティ。ただ
し、ＤＭＡＲでは32ビットのデータ、１ビットの奇数パ
リティ）の間のデータの多重化およびラッチを管理す
る。ＰＩＯは、それぞれのＲＡＭを指示する要求および
承認の信号、たとえば、ＳＩＯ＿ＴＳＲ＿ＲＤ（または
ＷＲ）およびＴＳＲ＿ＳＩＯ＿ＡＣＫ、を使用してＴＳ
Ｒ、ＦＩＦＯＲ、およびＤＭＡＲ ＲＡＭにアクセスす
る。
【０７６４】セレクタ300を経由して、ＰＩＯは、ＰＩ
Ｏ読出しサイクル中にＴＳＲ、ＥＳＭ、ＦＩＦＯＲ、Ｄ
ＭＡＣＲ、ＩＨＥＩＳＲレジスタ、ＩＣＲレジスタ、お
よびＨＣＲレジスタからの36ビット・データ母線を読出
しデータラッチ298に多重化する。セレクタ300へのＲＳ
Ｍ＿ＤＡＴＡ入力は、診断目的のためのＲＳＭ内の時間
交換レジスタへの読出し径路である。セレクタへのＩＨ
ＥＩＳＲ＿ＤＡＴＡ、ＩＣＲ＿ＤＡＴＡ、およびＨＣＲ
＿ＤＡＴＡの各入力はそれぞれ（ＩＮＴの）ＩＨＥＩＳ
レジスタ、ＩＣＲレジスタ、およびＨＣＲレジスタから
の読出し径路である。
【０７６５】書込み動作時、ＰＩＯは36ビット・データ
を母線283（ＳＩＯ＿ＤＡＴＡ＿ＢＵＳ）を経由して同
じＩＤＬＣ要素に分配する。ＩＣＲレジスタおよびＨＣ
ＲレジスタはＩＤＬＣ内部で構成およびハイパーチャン
ネル情報をＲＳＭ区画に分配するのに使用される（先に
示したＲＳＭの説明およびＨＣＲおよびＩＣＲのビット
の説明を参照）。ＳＩＯ＿ＩＨＥＩＳＲ＿ＳＥＬはＰＩ
ＯからＩＮＴまで延びており、ＩＨＥＩＳＲデータをＩ
ＯＰに転送するときＩＨＥＩＳＲレジスタの選択に使用
される。
【０７６６】12.3.3 状態機械の状態
【０７６７】12.3.3.1 ＩＣＭの状態機械 ＳＩＯ＿ＲＥＳＥＴであれば、状態＝０である。
【０７６８】状態０：ＩＯＰプロセッサ母線サイクルの
開始を待つ。−ＩＯＰ母線上のＩＯＰチップ選択（ＩＯ
Ｐ＿ＣＨＰ＿ＳＥＬ）およびＩＯＰアドレス・ストロー
ブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が共に活性であれ
ば、50ns待ってアドレス・パリティを安定にさせ、状態
31に進む。
【０７６９】−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）およ
びアドレス・ストローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲ
Ｂ）が活性であれば、ＶＥＣＴＯＲ＿ＳＥＬＥＣＴＯＲ
径路を設定してベクトルをＣＨＩＰ＿ＶＥＣＴＯＲ＿Ｌ
ＡＴＣＨまたはＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ
（ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨの優先度はＣＨ
ＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨより高い）から転送す
る。ＩＯＰ＿ＩＮＴ信号を作動させる元々の原因は、Ｉ
ＯＰにＩＯＰ＿ＩＮＴＡＣＫで応答させるものである
が、ＣＨＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨにベクトルをロ
ードすることができたとしても、ＩＣＭによるチャンネ
ル・ベクトルまたはチップ・ベクトルかの選択はＩＯＰ
＿ＩＮＴＡＣＫサイクルの期間中に行われる。
【０７７０】−ベクトルが未決定（すなわち、ＣＨＰ＿
ＶＥＣＴＯＲ＿ＬＡＴＣＨおよびＣＨＮ＿ＶＥＣＴＯＲ
＿ＬＡＴＣＨが空）でなければ、損失割込ビット（ＬＩ
Ｄ）をＩＨＥＩＳＲに設定し、状態１に進む。
【０７７１】状態１：ベクトル・パリティ発生遅延−１
クロックサイクル（50ns）遅らせてＶＥＣＴＯＲ＿ＳＥ
ＬＥＣＴＯＲ294の出力に有効パリティを発生させる。
状態２に進む。
【０７７２】状態２：ベクトル・パリティのチェック−
294aでベクトル・セレクタのパリティをチェックする。
【０７７３】−パリティが良好であれば、ＩＯＰ母線に
データ承認（ＰＩＯ＿ＤＴＡＣＫ）を表明し、状態３に
進む。
【０７７４】−パリティが不良であれば、データ承認Ｐ
ＩＯ＿ＤＴＡＣＫを差控え、ＩＯＰにＤＴＡＣＫタイム
アウト状態を発生する。ＩＨＥＩＳＲにプログラム入出
力読出パリティエラー・ビット（ＰＰＥ）状態指示を設
定し、状態４に進む。
【０７７５】状態３：ＩＮＴに対するＳＩＯ＿ＣＨＮ＿
ＢＳＹまたはＳＩＯ＿ＣＨＰ＿ＢＳＹ指示をリセットす
る（これら信号はＩＮＴによりＣＨＩＰ＿ＶＥＣＴＯＲ
＿ＬＡＴＣＨおよびＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣ
Ｈの満杯状態または空状態の指示として監視される）。
−ＶＥＣＴＯＲ＿ＳＥＬＥＣＴＯＲの現在の多重位置に
基きＳＩＯ＿ＣＨＰ＿ＢＳＹまたはＳＩＯ＿ＣＨＮ＿Ｂ
ＳＹをリセットする（すなわち、ＣＨＩＰ＿ＶＥＣＴＯ
Ｒ＿ＬＡＴＣＨが選択されればＳＩＯ＿ＣＨＰ＿ＢＳＹ
をリセットし、ＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨが
選択されればＳＩＯ＿ＣＨＮ＿ＢＳＹをリセットす
る）。
【０７７６】−ＩＯＰ＿ＩＮＴＡＣＫが不活性であれば
状態15に進む。
【０７７７】−ＩＯＰ＿ＩＮＴＡＣＫが活性であれば状
態７に進む。
【０７７８】状態４：ＰＩＯ読出承認（ＰＩＯ＿ＲＤ＿
ＡＣＫ）の活性またはアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢの不活性を待つ。−ＰＩＯが読出を
承認すれば（ＰＩＯ＿ＲＤ＿ＡＣＫ）、現在のＩＯＰ母
線アドレス・ビットをＩＣＭアドレス・ラッチ309に保
存し、308の第１サイクル情報を保存する（これでＰＩ
Ｏ状態機械からデータを要求する必要がないので、次の
連続読出しサイクルでラッチ298からデータの高速アク
セスが可能になる）。状態５に進む。
【０７７９】−ＩＯＰアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）が不活性であれば、現在のサイク
ルが尚早に終りつつあるので、第１サイクル情報を「無
沿革」にクリアする。
【０７８０】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が活性であれば状態15に進む。
【０７８１】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が不活性であれば状態０に進む。
【０７８２】状態５：読出しデータパリティ発生遅延状
態−１クロックサイクルが経過するのを待つことにより
（すなわち、50ns遅らせて）読出しデータパリティがＩ
ＣＭデータ・セレクタ母線に発生するのを待つ。状態６
に進む。
【０７８３】− 状態６：ＰＩＯ読出しデータパリティ
をチェックする。
【０７８４】−上部および下部データ母線にあるパリテ
ィをプロセッサ母線制御信号ＩＯＰ＿ＵＤＳおよびＩＯ
Ｐ＿ＬＤＳに基いてチェックする。
【０７８５】−パリティが良ければ、ＰＩＯ＿ＤＴＡＣ
Ｋを出し、状態14に進む。
【０７８６】−パイティが悪ければ、第１サイクル情報
を「無沿革」にクリアし、プログラム入出力読出しパリ
ティエラー（ＰＰＥ）状態指示をＩＨＥＩＳＲレジスタ
内に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態14に
進む。
【０７８７】状態７：割込承認が不活性になるのを待つ
−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）信号が不活性にな
れば、状態０に進む。
【０７８８】−割込承認（ＩＯＰ＿ＩＮＴＡＣＫ）が活
性のままであれば、状態７に進む。
【０７８９】状態８：使用しない。
【０７９０】状態９：ＰＩＯ書込。データ・ストローブ
（ＩＯＰ＿ＵＤＳおよび／またはＩＯＰ＿ＬＤＳ）が活
性になるのを、またはアドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）が不活性になるのを、待つ−ラッ
チされているデータ・ストローブ（ＩＯＰ＿ＵＤＳまた
はＩＯＰ＿ＬＤＳ）が活性になっていれば、ラッチされ
ていないデータ・ストローブ信号を使用して有効な16ビ
ット母線サイクルが要求されていることを確認する。Ｉ
ＯＰデータ母線からのデータ・パリティをチェックす
る。第１サイクルの情報が前のサイクルが書込みであっ
たことを示しているときは有効な背中合せ16ビット・サ
イクルを確認する。
【０７９１】−データ・ストローブ（ＵＤＳ、ＬＤＳ）
またはアドレス・ストローブＩＯＰ＿ＡＤＤＲ＿ＳＴＲ
Ｂが活性であれば、状態９に留まる。
【０７９２】−パリティが良く、32ビット・サイクルの
前半であれば、データをラッチし、第１サイクル情報
（「Ａ１＝０を用いて書込む」）を保存し、アドレスを
ＩＣＭＡＤＤＲＥＳＳ ＬＡＴＣＨにラッチし、ＰＩＯ
＿ＤＴＡＣＫをＩＯＰに対して活性にし、状態14に進
む。
【０７９３】−パリティが良く、32ビット・サイクルの
後半であれば、ＰＩＯに書込要求（ＩＣＭ＿ＰＩＯ＿Ｗ
Ｒ）を発し、状態10に進む。
【０７９４】−パリティが悪ければ、データ・パリティ
エラー・ビット（ＤＰＥ）をＩＨＥＩＳＲに設定し、Ｐ
ＩＯ＿ＤＴＡＣＫを発生せず、状態14に進む。
【０７９５】ラッチされていないＩＯＰ＿ＤＵＳかまた
はＩＯＰ＿ＬＤＳが不活性であれば、ＩＯＰが両データ
・ストローブを活性にすることができなかったかまたは
プログラミング制限が侵されているかである。いずれの
場合でもこれは16ビット・サイクルではなく、したがっ
て無データ・ストローブ（ＮＤＳ）状態指示をＩＨＥＩ
ＳＲに設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態14
に進む。
【０７９６】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性であれば、ＩＯＰがＰＩＯ＿Ｄ
ＴＡＣＫのタイムアウトを知り、現在のサイクルが尚早
に終了していると考える。状態０に進む。
【０７９７】状態10：ＰＩＯ書込承認またはアドレス・
ストローブが不活性になるのを待つ。−ＰＩＯ書込承認
（ＰＩＯ＿ＷＲ＿ＡＣＫ）が不活性であるかまたはアド
レス・ストローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活
性であれば、状態10に留まる。
【０７９８】−ＰＩＯ書込承認（ＰＩＯ＿ＷＲ＿ＡＣ
Ｋ）が活性であれば、第１サイクル情報（「Ａ１＝１で
書込む」）を保存し、ＰＩＯ＿ＤＴＡＣＫを発生し、状
態14に進む。
【０７９９】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性であれば、ＰＩＯ＿ＤＴＡＣＫ
のタイムアウトと考え、第１サイクル情報を「無沿革」
にクリアし、状態０に進む。
【０８００】状態11：使用しない
【０８０１】状態12：使用しない
【０８０２】状態13：層１書込み。データ・ストローブ
の活性またはアドレス・ストローブの不活性を待つ−デ
ータ・ストローブ（ＩＯＰ＿ＵＤＳまたはＩＯＰ＿ＬＤ
Ｓ）が不活性のままであるかまたはアドレス・ストロー
ブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活性のままであれ
ば、状態13に留まる。
【０８０３】−ラッチされたデータ・ストローブ（ＩＯ
Ｐ＿ＵＤＳまたはＩＯＰ＿ＬＤＳ）が活性になっていれ
ば、Ｌ１チップ選択（Ｌ１＿ＣＨＰ＿ＳＥＬ）を出し、
状態14に進む。Ｌ１チップ自身は、ＩＤＬＣではなくプ
ロセッサＰＩＯ＿ＤＴＡＣＫを戻す責任があるが、ＳＩ
Ｏ区画は、プロセッサ母線ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ
を監視し続けて現在の母線サイクルが何時終了するか
（すなわち、プロセッサ・アドレス・ストローブが何時
不活性になるか）を判定しなければならないことに注目
すること。
【０８０４】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性になれば、ＰＩＯ＿ＤＴＡＣＫ
タイムアウトと考える。状態０に進む。
【０８０５】状態14：アドレス・ストローブ（ＩＯＰ＿
ＡＤＤＲ＿ＳＴＲＢ）の不活性を待つ−アドレス・スト
ローブ（ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢ）が活性であれ
ば、状態14に留まる。
【０８０６】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性でチップ選択（ＩＯＰ＿ＣＨＰ
＿ＳＥＬ）が不活性であれば、状態０に進む。
【０８０７】−アドレス・ストローブ（ＩＯＰ＿ＡＤＤ
Ｒ＿ＳＴＲＢ）が不活性でチップ選択（ＩＯＰ＿ＣＨＰ
＿ＳＥＬ）が活性であれば、状態15に進む。
【０８０８】状態15：チップ選択が不活性になるのを待
つ−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）が活性であ
れば、状態15に留まる。
【０８０９】−チップ選択（ＩＯＰ＿ＣＨＰ＿ＳＥＬ）
が不活性であれば、状態０に進む。
【０８１０】状態16：ＥＥＲＯＳ読出状態０−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持してＥＥＲＯＳ読出アクセス時間を満足させる
（ＥＥＲＯＳはこの説明には関係しないオプションの診
断用読出し専用記憶装置である）。状態17に進む。
【０８１１】状態17：ＥＥＲＯＳ読出状態１−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足さ
せる。状態18に進む。
【０８１２】状態18：ＥＥＲＯＳ読出状態２−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足さ
せる。状態19に進む。
【０８１３】状態19：ＥＥＲＯＳ読出状態３−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足さ
せる。状態20に進む。
【０８１４】状態20：ＥＥＲＯＳ読出状態４−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足さ
せる。状態21に進む。
【０８１５】状態21：ＥＥＲＯＳ読出状態５−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ読出アクセス時間を満足さ
せる。ＥＥＲＯＳからのデータは、ＩＯＰデータ母線上
では有効であるべきであるが、他のクロック・サイクル
を有効パリティに対して発生させる。状態22に進む。
【０８１６】状態22：ＥＥＲＯＳ読出状態６−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ読出データをＥＥＲＯＳか
らＩＯＰデータ母線に伝えることができるようにし、Ｉ
ＯＰ＿ＤＴＡＣＫ信号を発生し、状態14に進む。
【０８１７】状態23：ベクトル保持レジスタ（ＶＨＲ）
を読出す−活性ベクトル使用中信号（ＳＩＯ＿ＣＨＰ＿
ＢＳＹまたはＳＩＯ＿ＣＨＮ＿ＢＳＹ）に基きチップベ
クトル（ＣＨＩＰ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ）または
（ＣＨＡＮ＿ＶＥＣＴＯＲ＿ＬＡＴＣＨ）チャンネルベ
クトルを選択し、チップレベル・ベクトルの発生に高い
優先権を与える。
【０８１８】−ベクトルがラッチされていなければ（す
なわち、ＳＩＯ＿ＣＨＰ＿ＢＳＹもＳＩＯ＿ＣＨＮ＿Ｂ
ＳＹも活性でなければ）、ハードコード空ベクトル値を
データ母線に提示する。所定のベクトル使用中指示をリ
セットし、状態１に進む。
【０８１９】状態24：ＥＥＲＯＳ書込状態０−ＩＣＲレ
ジスタのＥＥＲＯＳ書込保護ビット（ＷＲ）が活性でな
ければ、ＥＥＲＯＳ書込保護エラーが検出され、ＷＰＥ
ビットをＩＨＥＩＳＲに設定し、ＰＩＯ＿ＤＴＡＣＫを
発生せず、状態14に進む。
【０８２０】−ＩＣＲレジスタのＥＥＲＯＳ書込保護ビ
ットが活性であれば、これは有効ＥＥＲＯＳ書込サイク
ルであり、ＥＥＲＯＳチップ選択（ＳＩＯ＿ＥＥＲＯＳ
＿ＣＥ）およびＥＥＲＯＳ書込信号（ＳＩＯ＿ＥＥＲＯ
Ｓ＿ＷＥ）を発生し、ＰＩＯ＿ＤＴＡＣＫを発生し、状
態25に進む。
【０８２１】状態25：ＥＥＲＯＳ書込状態１−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＷＥを活
性に保持し続け、ＥＥＲＯＳ書込みのセットアップおよ
び保持の時間を満足させ、状態26に進む。
【０８２２】状態26：ＥＥＲＯＳ書込状態２−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＷＥを活
性に保持し続け、ＥＥＲＯＳ書込みのセットアップおよ
び保持の時間を満足させ、状態27に進む。
【０８２３】状態27：ＥＥＲＯＳ書込状態３−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ書込みのセットアップおよ
び保持の時間を満足させ、状態28に進む。
【０８２４】状態28：ＥＥＲＯＳ書込状態４−ＳＩＯ＿
ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲＯＳ＿ＯＥを活
性に保持し続け、ＥＥＲＯＳ書込みのセットアップおよ
び保持の時間を満足させ、状態29に進む。
【０８２５】状態29：ＥＥＲＯＳ書込状態５−ＥＥＲＯ
ＳへのＳＩＯ＿ＥＥＲＯＳ＿ＣＥおよびＳＩＯ＿ＥＥＲ
ＯＳ＿ＷＥ信号を作動解除し、状態30に進む。
【０８２６】状態30：ＥＥＲＯＳ書込状態６−ＩＯＰ＿
ＤＴＡＣＫ信号をＩＯＰに発生し、状態14に進む。
【０８２７】状態31：アドレス・パリティ・チェック。
スレーブの読出しまたは書込みを決定し、ＰＩＯ記憶装
置写像アクセス、Ｌ１記憶装置写像アクセス、またはベ
クトル保持レジスタ（ＶＨＲ）アクセスを決定する。−
ＩＯＰアドレス・パリティが不良であれば、アドレス・
パリティエラー（ＡＰＥ）ビットをＩＨＥＩＳＲに設定
し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態14に進む。
【０８２８】−プロセッサ母線読出／書込信号（ＩＯＰ
＿ＲＤ／ＷＲ）が読出サイクルを示し且つベクトル保持
レジスタ記憶装置写像が復号されていれば、状態23に進
む。
【０８２９】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を示し且つＰＩＯ記憶装置写像が復号されてＴＳＲ、Ｄ
ＭＡＲ、またはＦＩＦＯＲ、ＩＣＲレジスタ、ＩＨＥＩ
ＳＲレジスタ、またはＨＣＲへのアクセスを示していれ
ば、データ母線ドライバを使用可能にし、上部または下
部ＰＩＯデータ母線マルチプレクサを選択する。
【０８３０】−ＩＣＭ ＡＤＤＲＥＳＳ ＬＡＴＣＨの
最後の読出サイクル・アクセス・アドレスが現在のＩＯ
Ｐアドレスに合致すると共にＡ１＝１であれば、ＰＩＯ
データラッチのデータは有効であり、且つＩＯＰ母線に
伝えることができる。状態５に進む。
【０８３１】−現在のＩＯＰアドレスにＡ１＝０があれ
ば、ＰＩＯ区画にアクセスしなければならない。ＩＣＭ
＿ＰＩＯ＿ＲＤ信号をＰＩＯ状態機械に出力する。状態
４に進む。
【０８３２】−Ａ１＝１で且つ最後のアクセスが書込で
あったならば、これはプログラム入出力32ビット書込連
鎖エラーであり、ＷＳＥ状態ビットエラーをＩＨＥＩＳ
Ｒレジスタに設定し、第１サイクル情報を「無沿革」に
設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態14に進
む。
【０８３３】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を指示し、且つＬ１アドレスが復号されていれば、Ｌ１
＿ＣＨＰ＿ＳＥＬ選択を活性に設定し、状態14に進む。
【０８３４】−ＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクル
を指示し且つＥＥＲＯＳ記憶装置写像が復号されていれ
ば、状態16に進む。
【０８３５】 −ＩＯＰ＿ＲＤ／ＷＲ信号が書込サイク
ルおよびＰＩＯ記憶装置写像アドレスが復号されている
ことを示していれば、ＴＳＲ、ＤＭＡＣ、ＦＩＦＯ、Ｉ
ＣＲ、ＩＨＥＩＳＲ、またはＨＣＲへのアクセスが試み
られている。
【０８３６】−Ａ１＝０であり且つ最後のアクセスがア
ドレスビット１（Ａ１）＝０によるＰＩＯ書込みであっ
た場合には、現在のサイクルはプログラム入出力書込シ
ーケンス・エラーであり、ＷＳＥビットをＩＨＥＩＳＲ
に設定し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態14に進
む。
【０８３７】−Ａ１＝０であり且つ最後のアクセスがＡ
１＝０による書込サイクルではなかった場合には、これ
は最初の16ビットに対する有効ＰＩＯ書込サイクルであ
り、状態９に進む。
【０８３８】−Ａ１＝１であり且つ最後のアクセスがＡ
１＝０による書込であり、前のアドレスと現在のアドレ
スとが合致していれば、これは第２の16ビットに対する
有効ＰＩＯ読出サイクルであり、状態９に進む。
【０８３９】−Ａ１＝１であるが前のサイクルがＡ１＝
０による書込みでなかったかまたは現在と前とのアドレ
スが合致していない場合には、これはプログラム入出力
書込エラーであり、ＰＷＥビットをＩＨＥＩＳＲに設定
し、ＰＩＯ＿ＤＴＡＣＫを発生せず、状態14に進む。
【０８４０】−ＩＯＰ＿ＲＤ／ＷＲが書込を示してお
り、Ｌ１チップ・アドレスが復号されておれば、Ｌ１＿
ＣＨＰ＿ＳＥＬ作動させ、状態13に進む。
【０８４１】−ＩＯＰ＿ＲＤ／ＷＲが書込サイクルを示
しており、ＥＥＲＯＳ記憶装置写像が復号されていれ
ば、状態24に進む。
【０８４２】−ＰＩＯ、ＥＥＲＯＳ、Ｌ１チップ、また
はＶＨＲレジスタ、のアドレスが復号されていない場合
には、ＩＤＬＣ記憶装置写像のプログラム入出力有効ア
ドレスにアクセスしており、ＰＩＡビットをＩＨＥＩＳ
Ｒレジスタに設定し、ＩＯＰ＿ＤＴＡＣＫを発生せず、
状態14に進む。
【０８４３】12.3.3.2 ＰＩＯ状態機械すべての選択を
作動解除させるＳＩＯ＿ＲＥＳＥＴが承認され、使用可
能になっていれば、状態１に進む。
【０８４４】状態１：ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣ
Ｍ＿ＰＩＯ＿ＷＲを待つ−ＩＣＭからの読出ＩＣＭ＿Ｐ
ＩＯ＿ＲＤ要求または書込ＩＣＭ＿ＰＩＯ＿ＷＲ要求を
待つ。
【０８４５】−要求が活性でなければ、状態１に留ま
る。
【０８４６】−ＩＣＭ＿ＰＩＯ＿ＲＤかＩＣＭ＿ＰＩＯ
＿ＷＲのいずれかが活性になれば、ＰＩＯ ＡＤＤＲＥ
ＳＳ ＤＥＣＯＤＥ論理を使用してＩＯＰアドレスの復
号を始め、状態２に移る。
【０８４７】状態２：アドレスに基き区画を選択する−
区画（ＴＳＲ、ＤＭＡＲ、ＦＩＦＯ、またはＲＳＭ）ま
たはレジスタ（ＩＨＥＩＳＲ、ＩＣＲ、またはＨＣＲ）
のアドレスがいずれもＰＩＯ ＡＤＤＲＥＳＳ ＤＥＣ
ＯＤＥＲにより復号されていなければ、無効アドレスが
復号され、状態５に進む。
【０８４８】−区画に対する有効アドレスが復号されて
おれば、復号されたアドレスおよびＩＯＰ＿ＲＤ／ＷＲ
信号の状態に基き、適切な区画への選択線（ＳＩＯ＿Ｄ
ＭＡＣＲ＿ＲＤ、ＳＩＯ＿ＤＭＡＣＲ＿ＷＲ、ＳＩＯ＿
ＦＩＦＯ＿ＲＤ、ＳＩＯ＿ＦＩＦＯ＿ＷＲ、ＳＩＯ＿Ｔ
ＳＲ＿ＲＤ、ＳＩＯ＿ＴＳＲ＿ＷＲ、ＳＩＯ＿ＲＳＭ＿
ＲＤ、またはＳＩＯ＿ＲＳＭ＿ＷＲ）を使用可能にす
る。状態３に進む。
【０８４９】−レジスタに対する有効アドレスが復号さ
れており且つＩＯＰ＿ＲＤ／ＷＲ信号が書込サイクルを
示していれば、適切なレジスタへの選択線を使用可能に
してＳＩＯ＿ＤＡＴＡ＿ＢＵＳからのデータをレジスタ
にストローブし、ＰＩＯ＿ＷＲ＿ＡＣＫを発生し、状態
４に進む。
【０８５０】−レジスタに対する有効アドレスが復号さ
れており且つＩＯＰ＿ＲＤ／ＷＲ信号が読出サイクルを
示していれば、適切なレジスタへのＰＩＯ ＳＥＬＥＣ
ＴＯＲ および ＲＥＡＤ ＤＡＴＡ ＬＡＴＣＨ を
使用可能にし、ＰＩＯ＿ＲＤ＿ＡＣＫを発生し、状態４
に進む。
【０８５１】 状態３：読出しに対する区画承認を待つ
−適切な区画承認（ＤＭＡＣＲ＿ＳＩＯ＿ＡＣＫ、ＦＩ
ＦＯ＿ＳＩＯ＿ＡＣＫ、ＴＳＲ＿ＳＩＯ＿ＡＣＫ、また
はＲＳＭ＿ＳＩＯ＿ＡＣＫ）を、またはＩＣＭ＿ＰＩＯ
＿ＲＤ信号が不活性になるのを、待つ。
【０８５２】−承認が無いかまたはＩＣＭ＿ＰＩＯ＿Ｒ
Ｄが活性のままであれば、状態３に留まる。
【０８５３】−ＩＣＭ＿ＰＩＯ＿ＲＤ信号が不活性にな
れば、これはＩＯＰ母線サイクルの終了が早過ぎること
を示しており、プログラム入出力読出パリティエラー・
ビット（ＰＰＥ）をＩＨＥＩＳＲに設定し、状態１に進
む。
【０８５４】−適切な区画承認が発生すれば、ＰＩＯ＿
ＲＤ＿ＡＣＫ信号を発生し、状態４に進む。
【０８５５】状態４：ＩＣＭ要求の表明解除を待つ−Ｉ
ＣＭ＿ＰＩＯ＿ＲＤ要求またはＩＣＭ＿ＰＩＯ＿ＷＲ要
求が表明解除されるのを待つ。
【０８５６】−ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣＭ＿Ｐ
ＩＯ＿ＷＲが活性であれば、この状態に留まる。ＩＣＭ
＿ＰＩＯ＿ＲＤおよびＩＣＭ＿ＰＩＯ＿ＷＲが不活性で
あれば、状態１に進む。
【０８５７】状態５：無効アドレス状態−ＰＩＯアドレ
ス空間の無効アドレスが復号されていれば、プログラム
入出力無効アドレス・ビット（ＰＩＡ）をＩＨＥＩＳＲ
レジスタに設定し、ＩＣＭ要求に応答しない。これはＩ
ＯＰにデータ承認ＩＯＰ＿ＤＴＡＣＫを究極的にタイム
アウトさせる。ＩＣＭ＿ＰＩＯ＿ＲＤまたはＩＣＭ＿Ｐ
ＩＯ＿ＷＲが不活性になるのを待つ。状態１に進む。
【０８５８】残りの状態はすべて無効／未使用である。
これらのどれかに入れば、エラー状態検出ビット（ＥＳ
Ｄ）をＩＨＥＩＳＲに表明する。状態１に進む。
【０８５９】13. ＤＭＡＲＱ、ＤＭＡ ＲＡＭおよびＤ
ＭＡＣ要素
【０８６０】13.1. ＤＭＡＲＱ ＤＭＡＲＱ（ＤＭＡ要求待行列）は、ＦＩＦＯ管理器
（ＲＦＭ、ＴＦＭ）からＤＭＡＣ（ＤＭＡ制御器）区画
への動作要求を伝え、ＤＭＡＣから要求元区画へ承認
（リセット）指示を返送する「要求」レジスタと選択論
理の組合せである。ＤＭＡＲＱは、ＩＤＬＣ（ＲＦＭ、
ＴＦＭ）の同期処理要素と非同期処理要素（ＤＭＡＣ）
との間の動作インターフェースとなる。ＲＦＭおよびＴ
ＦＭからの要求はＤＭＡＲＱレジスタ・ラッチに同期的
に、すなわち、ＲＦＭ、ＴＦＭによってそれぞれのタイ
ムスロットが提示されている間に、受取られる。
【０８６１】ＤＭＡＲＱの論理組織を図47に示す。要求
レジスタは、330、331、および332で示す三つの異なる
レジスタ待行列に組織されている。入力セレクタ回路33
3は、要求設定およびリセットの入力を個別待行列330〜
332に、および待行列内の所定のビット位置に伝える。
設定入力はＴＦＭおよびＲＦＭから発し、リセット入力
はＤＭＡＣから発する。
【０８６２】出力セレクタ334は、待行列内の要求ビッ
ト状態の指示をＲＦＭおよびＴＦＭに時間多重で、すな
わち、チャンネル／スロット処理と同期して、提示す
る。ＲＦＭへの指示、ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱ、は
いずれかのタイムスロットで活性のとき、そのスロット
に関連するチャンネルの受信側に関するＤＭＡデータ転
送処理の要求が未定になっていることを示す。ＴＦＭへ
の指示、ＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱは同様に、それぞ
れのスロットに関連するチャンネルの発信側に関するデ
ータ転送の要求が未定であることを示す。
【０８６３】待行列330〜332のすべての位置の出力はま
たそれぞれ330a〜332aと記した出力からＤＭＡＣに並列
に提示される。未定要求を有する位置は活性出力を有
し、他の位置は不活性出力を有している。選択制御器33
5は、要求設定およびリセットの信号の道筋を（それぞ
れＦＩＦＯ管理器およびＤＭＡＣから）入力セレクタ33
3を通して導き、待行列した要求状態機能の指示の道筋
を多重セレクタ335を通してＤＭＡＲＱ＿ＲＦＭ＿ＲＥ
ＱおよびＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱとしてタイムスロ
ット出力に導く。
【０８６４】ハイパーチャンネルおよびＢ形チャンネル
へのＢＴＤＭスロットタイム位置の許容写像について以
下に全般的に説明するにつれて明らかになる理由によ
り、ＤＭＡＣは、330a〜332aでのその要求の処理に優先
度を与えるが、これによれば、330aでのＨ１ハイパーチ
ャンネル要求に対する優先度が331aおよび332aにおける
Ｈ０ハイパーチャンネルおよびＢ／Ｄチャンネルの要求
に対するものより高く、331aでのＨ０要求に対する優先
度が332aにおけるＢ／Ｄ要求に対するものより高い。受
信要求と伝送要求との間では、優先権は、各ハイパーチ
ャンネルおよび各チャンネルによる受信要求の方に同じ
チャンネルによる伝送要求を超えて（任意に）与えられ
る。
【０８６５】各待行列は、待行列に関係し得るそれぞれ
のチャンネルの最大数に相当する多数の要求掲示（ビッ
ト）位置を備えている。ＢＴＤＭタイムフレームあたり
利用可能な32のスロットタイムの内一つのＨ１形ハイパ
ーチャンネルしか支持され得ない（後の15章のハイパー
チャンネルの説明を参照）から、関連する待行列330は
２ビット位置（一つは受信データ要求用、他は伝送デー
タ要求用）を備えている。（Ｈ１ハイパーチャンネルが
活性でないとき）５つのＨ０形ハイパーチャンネルを支
えることができるから、待行列331は、10ビット位置
（５つは５つのＨ０ハイパーチャンネル、Ｈ０１からＨ
０５、の各々からの受信データ要求用、５つは同じハイ
パーチャンネルからの伝送データ要求用）を備えてい
る。最後に、ＢＴＤＭの基本スロットタイム位置は個々
のＢ／Ｄ形チャンネルに割当てることができるから、待
行列332は、64ビット位置（32はこのようなチャンネル
に対する受信データ要求用、32は同じチャンネルでの伝
送データ要求用）を備えている。
【０８６６】330a、331a、および332aにおける並列待行
列出力は、それぞれの待行列ビット位置の各々からの線
を備えている。したがって、330aは２線（一つは受信
用、他は伝送用）を備えており、331aは10線（５つは受
信、５つは伝送）を備えており、332aは64線（32は受
信、32は伝送）を備えている。各線は活性のとき要求が
それぞれの待行列位置で活動的に未決定になっているこ
とを示す。
【０８６７】ハイパーチャンネルは、各ＢＴＭフレーム
の複数のタイムスロット期間中にＩＤＬＣのサービスを
受けるが、Ｂ形チャンネルは、フレームあたり一つのス
ロットでのみサービスを受けるから、ＤＭＡデータ転送
に関するハイパーチャンネルの要求は、割当てられた帯
域幅を効率的に使用するとすれば、Ｂチャンネル要求よ
り速いＤＭＡＣサービスを必要とすることは明らかであ
る。更に、Ｈ１ハイパーチャンネルに割当てられている
帯域幅はＨ０形ハイパーチャンネルのものより大きいか
らＨ１の要求はＨ０またはＢ／Ｄチャンネルの要求より
速いＤＭＡサービスを受けなければならない。したがっ
てＤＭＡＣ優先権を与えることについて上に概説した基
本（Ｈ０またはＢ／Ｄチャンネルの要求よりＨ１の要求
に、およびＢチャンネル要求よりＨ０要求に）を今や理
解すべきである。
【０８６８】選択制御器335は、ＲＦＭおよびＴＦＭか
ら要求入力を受けてＤＭＡＲＱレジスタによる受信およ
び伝送サービスの要求、それぞれＲＦＭ＿ＤＭＡＲＱ＿
ＳＥＴおよびＴＦＭ＿ＤＭＡＲＱ＿ＳＥＴ、を設定し、
ＤＭＡＣからの入力を分離してこのような要求をそれら
がサービスされるときリセットする（それぞれＤＭＡＣ
＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴおよびＤＭＡＣ＿Ｄ
ＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）。
【０８６９】ＲＦＭおよびＴＦＭからの設定要求に関し
て、制御器335は、別の選択指導入力をＲＳＭから受取
る。ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１またはＲＳＭ＿ＤＭＡＲ
Ｑ＿Ｈ０は待行列330〜332の一つを効果的に指定する
（Ｈ１の選択が活性であれば待行列330、Ｈ０の選択が
活性であれば待行列331、およびどの選択源も活性でな
ければ待行列332）。５ビットのタイムスロット指示ポ
インタ、ＲＳＭ＿ＴＳＩ、は１対の（受信および伝送）
要求位置を所定の待行列に効果的に指定する。要求源、
ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴまたはＴＦＭ＿ＤＭＡＲＱ
＿ＳＥＴ、は所定の組のどの位置が（受信または伝送の
位置が）実際に設定されているかを判断する。
【０８７０】ＤＭＡＣからのリセット要求に対して、制
御器335は、待行列330〜332の一つの選択を指定する符
号化入力ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬをおよびその待行列
内の１対のレジスタ位置の選定を指定するポインタ入
力、それぞれＤＭＡＣ＿Ｈ＿ＰＴＲまたはＤＭＡＣ＿Ｂ
＿ＰＴＲ、をＤＭＡＣから受取る。リセット要求源、Ｄ
ＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴまたはＤＭＡ
Ｃ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ、は所定の組の
どのメンバー（受信メンバーか伝送メンバー）がリセッ
トされているか判定する。
【０８７１】その各々が複数のＢＴＤＭスロット位置を
取囲んでいるハイパーチャンネルに対して（下のハイパ
ーチャンネルの説明を参照）、タイムスロット指示ＲＳ
Ｍ＿ＴＳＩはＲＳＭにより現在のタイムスロット・カウ
ントに関連する値からそのハイパーチャンネルに組込ま
れているタイムスロットの基準の（最初に現われる）一
つの時間位置に関連する値に変換する。このようにし
て、それぞれのハイパーチャンネルに関して（ＤＭＡＲ
Ｑでは、ＴＳＲに関する時間交換時に、およびＦＩＦＯ
Ｒに関する転送時に）取られるすべての処置は、それぞ
れの基準タイムスロットに関する位置に向けられる。Ｒ
ＳＭによるハイパーチャンネルのＴＳＩ変換は、ハイパ
ーチャンネルの写像が確立されるとき（下のハイパーチ
ャンネルの説明を参照）ＩＯＰ／ＳＩＯによりＨＣＲレ
ジスタに設置される情報の機能として決定される。
【０８７２】このように行う準備が整うと、ＤＭＡＣサ
ービス要求が待行列330〜332に、一度に一つづつ、優先
度が高い方から低い方へ、Ｈ１の受信、Ｈ１の伝送、Ｈ
０の受信、Ｈ０の伝送、Ｂ／通常チャンネルの受信、Ｂ
／通常チャンネルの伝送、の順に、掲示される。ＤＭＡ
Ｃ状態論理は、サービスされるように選択された各要求
の起源を覚えており、ＤＭＡＲＱにある要求をリセット
する準備が整っているとき、その情報を使用して適切な
リセット選択信号、セレクタＤＭＡＣ＿Ｈ−Ｂ＿ＳＥ
Ｌ、二つのポインタＤＭＡＣ＿Ｈ＿ＰＴＲまたはＤＭＡ
Ｃ＿Ｂ＿ＰＴＲの内の活性の一つ、および二つの受信／
伝送リセット指示子ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ／Ｘ
ＭＩＴ＿ＲＥＳＥＴの内の活性の一つ、の状態を判定す
る。このようにして、ＤＭＡＣは選択制御器335への入
力、すなわち（１）三つの待行列330〜332の一つを選択
するＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ、（２）所定の待行列内
の一対の位置を区別する。ＤＭＡＣ＿Ｂ＿ＰＴＲまたは
ＤＭＡＣ＿Ｈ＿ＰＴＲの一つ、および（３）その組のど
の位置をリセットするかを示す、ＤＭＡＣ＿ＤＭＡＲＱ
＿ＲＣＶ＿ＲＥＳＥＴまたはＤＭＡＣ＿ＤＭＡＲＱ＿Ｘ
ＭＩＴ＿ＲＥＳＥＴの一つ、を作動させることによりそ
れぞれの要求をリセットする。
【０８７３】ハイパーチャンネルに割当てられた各スロ
ットの処理時間中に、ＲＳＭは、ＲＳＭ＿ＴＳＩを示す
タイムスロットをそれぞれのハイパーチャンネルに関連
する値に変換し、ＲＳＭ＿ＤＭＡＲＱ＿Ｈ１またはＲＳ
Ｍ＿ＤＭＡＲＱ＿Ｈ０のそれぞれの一つを作動させる。
時間多重により、およびＲＳＭ＿ＴＳＩ、ＲＳＭ＿ＤＭ
ＡＲＱ＿Ｈ１、およびＲＳＭ＿ＤＭＡＲＱ＿Ｈ０の瞬時
値に基き、選択制御器335は、出力セレクタ334にその出
力334Rおよび334Tに、関連する待行列の関連するビット
位置の状態に対応する信号を設置させる。このような出
力は現在同期的にサーブされているチャンネル（ＴＳＩ
に対応するもの）で処理している受信ＤＭＡ要求および
伝送ＤＭＡ要求の状態に対応する。
【０８７４】出力334Rおよび334Tは、それぞれＲＦＭお
よびＴＦＭに伝えられる。したがって、334Rが設定状態
を示してはいるがＲＦＭが関連要求設定出力を備えてい
るときは、ＲＦＭは、それぞれのチャンネルに関して未
決定になっている要求をかかえていることを覚えている
内部状態を維持しながらその出力を作動解除することに
なる。334Rがリセット状態を示していると、内部ＲＦＭ
指示は未決定要求の指示（これによりＲＦＭにその要求
がＤＭＡＣによりサーブされてしまっていることを示
す）であるが、ＲＦＭは、その内部指示をリセットし、
ＦＩＦＯＲに対する受信データの処理を再開する。同様
な処置はＴＦＭにより334Tでの指示に対して取られる。
【０８７５】システム・リセット時、待行列330〜332の
すべてのレジスタがリセットされる。続く受信データ処
理の期間中に、ＲＦＭが受信データの第４のバイトをＦ
ＩＦＯＲの、現在サーブされているチャンネルに割当て
られているバッファ空間（そのチャンネルのＲＤＣＲ２
空間）にロードするにつれて、ＲＦＭはＤＭＡＲＱへの
要求設定指示ＲＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させ
る。これによりＤＭＡＲＱはそれぞれのビット位置をそ
の待行列の一つに設定し、これにより設定指示を330a、
331a、または332aの対応する線に提示する。この指示は
ＤＭＡＣへの対応する要求（受信データ転送サービス要
求）の未決定であることを知らせる。ＤＭＡＣが（それ
ぞれのＦＩＦＯＲバッファからＩＯＰ記憶装置へのデー
タ転送を完了することにより）その要求処理を完了する
と、述べたとおり、関連待行列位置をリセットする働き
をする入力をＤＭＡＲＱに与え、関連タイムスロット期
間中にＲＦＭに334RでＤＭＡ転送が完了していることを
効果的に示す。
【０８７６】同様に、ＴＦＭが現在サーブされているチ
ャンネルに割当てられているＦＩＦＯＲのバッファ空間
（関連するＴＤＣＲ２空間）を空にすると、設定要求Ｔ
ＦＭ＿ＤＭＡＲＱ＿ＳＥＴを作動させ、そのチャンネル
に対するＤＭＡＣに要求を転送させる。また、ＤＭＡの
サービスが完了すると、それぞれのＦＩＦＯＲバッファ
にＩＯＰ記憶装置からデータをロードし、その事態を33
4TでＴＦＭに示す。
【０８７７】13.2 ＤＭＡ ＲＡＭおよびアクセス制御
器 アクセス制御器を有するＤＭＡ ＲＡＭ（ＤＭＡＲ）ユ
ニットを図48に示す。このユニットはＤＭＡＣおよびＳ
ＩＯにより提示されたデータを格納し、データをこれら
区画に取出すのに使用される。そのチャンネル化された
内容（チャンネル空間割当あたりの）を全般的に図８に
示してある。図８に示してあるとおり、各チャンネルに
は、下に説明する図50〜図53に示す形態を有する。項目
ＲＤＣＲ３、ＲＤＣＲ４、ＴＤＣＲ３、およびＴＤＣＲ
４（ＲＤＣＲおよびＴＤＣＲはそれぞれ受信および伝送
構成レジスタを指す）を格納するための４語空間が割当
てられている。
【０８７８】図28を参照すると、このユニットは、セレ
クタ回路351からデータ入力およびアドレス入力を受取
り、352でデータ出力を母線353に供給する128×33ＲＡ
Ｍアレイ350を備えている。入力セレクタ351は、（アド
レスおよびデータ）入力をＳＩＯ（ＳＩＯ＿ＡＤＤＲＥ
ＳＳ＿ＢＵＳおよびＳＩＯ＿ＤＡＴＡ＿ＢＵＳ）および
ＤＭＡＣ（ＤＭＡＣ＿ＣＨＮ＿ＮＢＲおよびＤＭＡＣ＿
ＤＭＡＲ＿ＢＵＳ）から受取る。アレイからのデータ出
力（ＤＭＡＲ＿ＤＡＴＡ）は、どの区画がデータを受取
ることになっているかを効果的に指定する、以下に説明
する、承認出力と共に母線353を経由してＤＭＡＣおよ
びＳＩＯに供給される。
【０８７９】セレクタ351への入力ＤＭＡＣ＿ＣＨＮ＿
ＮＢＲは、アレイ350の関連チャンネル空間の部分アド
レスを表わす。これは、現在サーブされているＤＭＡＣ
要求の形式に応じて、Ｂ／Ｄチャンネルのスロット数
（ＤＭＡＣ＿Ｂ＿ＰＴＲの値に等しい）かまたはハイパ
ーチャンネルの基準スロット数（ＤＭＡＣ＿Ｈ＿ＰＴＲ
値）に対応するようにＤＭＡＣの状態論理により調節さ
れる（下の要求ラッチ335の説明を参照）。各チャンネ
ルにはアレイ350に４語空間（関連するＲＤＣＲ３、Ｒ
ＤＣＲ４、ＴＤＣＲ３、およびＴＤＣＲ４の各パラメー
タが入っているもの）が割当てられているので、チャン
ネル数機能はそれ自身では個々の語空間をアドレスする
には不充分である。
【０８８０】アレイ350の動作は、ＤＭＡ要求ラッチ
（ＤＲＬ）355で受取った読み書き要求に応じて状態機
械論理354により制御される。ラッチ355への入力は、Ｓ
ＩＯ（ＳＩＯ＿ＤＭＡＲ＿ＲＤ、ＳＩＯ＿ＤＭＡＲ＿Ｗ
Ｒ）およびＤＭＡＣ（ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ１、Ｄ
ＭＡＣ＿ＤＭＡＲ＿ＲＤ２、およびＤＭＡＣ＿ＤＭＡＲ
＿ＷＲ２）から発生する。状態機械は、ラッチされた要
求を監視し、共存要求間の内容を分解して一度に一つづ
つ要求を選択し、制御信号出力を356からアレイ350に、
承認出力を357からＳＩＯに、および承認出力を358およ
び359からＤＭＡＣに、供給する。356からの制御信号に
はＤＭＡＣ＿ＣＨＮ＿ＮＢＲにより指定された部分アド
レスを完了するのに必要な別のアドレスビットが含まれ
ている。
【０８８１】ＤＭＡＣは、修飾入力をラッチ355に供給
し、ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ、状態論理354が受信チ
ャンネル機能に関連するＲＤ２要求（ＤＭＡＣ＿ＤＭＡ
Ｒ＿ＲＤ２）を伝送チャンネル機能に関連するＷＲ２要
求（ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ２）から区別することが
できるようにする（前者にはＲＤＣＲ３、ＲＤＣＲ４の
取出しが必要であり、後者にはＴＤＣＲ３、ＴＤＣＲ４
の取出しが必要である）。修飾入力は状態論理により適
切な部分アドレスを発生するのに使用される。
【０８８２】状態機械論理はまた、360からＤＭＡＣに
承認および最終完了指示（ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ
０、＿ＡＣＫ１、＿ＤＯＮＥ）を供給し、ＤＭＡＣがア
レイ内の連続する記憶位置に対して２語書込（ＷＲ２）
または２語読出（ＲＤ２）（ＤＭＡＣの読出しはすべて
２語読出しである）に関する連続する一組の動作の内の
第２の動作を開始する時期を決めることができるように
する。状態機械はまた出力パリティチェック動作を行
い、パリティエラー（ＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲＲ
ＯＲ）の指示を出力361からＩＮＴに供給する。
【０８８３】状態機械は各アレイ・アクセス動作を行う
のに三つの状態を通して進行する。第１の状態は、選択
制御信号を362からセレクタ351に供給してセレクタ351
にＤＭＡＣ入力またはＳＩＯアドレス／データ入力を選
択させる（説明を簡単にするため、ＤＭＡＣからセレク
タ351への「チャンネル数」入力、ＤＭＡＣ＿ＣＨＮ＿
ＮＢＲ、をＤＭＡＣのアドレス入力で呼ぶが、このよう
な各入力には、その数により指定されるチャンネルに関
連して読み書きすべき４語空間の特定の一つを決定する
のに−−362で受取る特定の選択入力に応じてセレクタ3
51により供給される−−オフセットが必要である）。
【０８８４】13.2.1 （ＤＭＡＲ）状態機械の状態 リセットされれば、状態０に進む。
【０８８５】状態０（調停状態）−この状態は、セレク
タ351に同時に提示されるＤＭＡＣ要求およびＳＩＯ要
求に優先度を決め、ＤＭＡＣ要求にＳＩＯ要求より高い
優先度を与える。
【０８８６】−ＤＭＡＣからの読出要求は、１語づつま
たは多数語づつとすることができる書込要求とは異な
り、すべて２語読出（ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２）で
ある。このような読出要求では、状態機械からアレイへ
の（356による）アレイ制御信号が作動される。これら
はアレイ選択、読出し、およびクロック使用可能化の各
機能を指定する。セレクタ351は、読出すべきアドレス
（オフセットを有するＤＭＡＣ＿ＣＨＮ＿ＮＢＲ）をア
レイ・アドレス線に伝えるように動作する。状態６に進
む。
【０８８７】−ＤＭＡＣからの１語書込（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＷＲ１）では、アレイ制御信号は、アレイ選
択、書込み、およびクロック使用可能化について作動さ
れる。ＤＭＡＣのアドレスおよびデータはセレクタ351
からアレイに伝えられる。状態７に進む。
【０８８８】−ＤＭＡＣからの２語書込（ＤＭＡＣ＿Ｄ
ＭＡＲ＿ＷＲ２）では、アレイ選択制御器が作動され、
ＤＭＡＣのアドレスおよびデータが、１語書込の場合の
ように、アレイに入力される。しかし、次には状態８に
進む。
【０８８９】−ＳＩＯからの読出要求（すべて１語の
み）では、アレイ制御器が読出しに対して作動され、セ
レクタ351がＳＩＯアドレス（ＳＩＯ＿ＡＤＤＲＥＳＳ
＿ＢＵＳ）をアレイ・アドレス入力に伝えるように動作
する。状態３に進む。
【０８９０】−ＳＩＯからの書込要求（すべて１語の
み）では、アレイ制御器が書込選択に対して作動され、
セレクタ351がＳＩＯのアドレス入力およびデータ入力
をそれぞれのアレイ入力に伝えるように動作する。状態
９に進む。
【０８９１】状態１（ＤＭＡＣへの最初のＡＣＫおよび
第２の読出アクセスに対するアレイ準備）−ＤＭＡＣ読
出（すべて２語のみ）では、この状態は、要求の第１の
部分を承認し、第２語の呼出しに対するアレイを準備す
る。ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０が第１の承認として
表明され（母線353がＤＭＡＣに対する有効データを備
えていることを示す）、出力データのパリティがチェッ
クされる。パリティエラーが検出されれば、ＤＭＡＣに
対するエラー指示（ＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯ
Ｒ）が設定される。セレクタ351により選択されるべき
アドレス・オフセットは、次に読出すべき位置を指すよ
うに調節される。読出しおよびアレイ選択の制御入力は
前の状態（状態６）から活性のままであり、アレイクロ
ック使用可能化信号は再作動される。状態５に進む。
【０８９２】状態２（２語ＤＭＡＣ書込の最初のＡＣ
Ｋ）−ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０がＤＭＡＣに対し
て表明される。ＤＭＡＣアドレス・オフセットが次に書
込むべき位置を指すように調節される。書込選択および
アレイ選択の機能は前の状態（状態８）から活性のまま
であり、クロック使用可能化が再作動される。状態10に
進む。
【０８９３】状態３（ＳＩＯ読出に対するアレイへのア
クセス）−アレイ制御器が読出しに対して作動される
（アレイクロックが活性になってから作動解除され
る）。状態13に進む。
【０８９４】状態４（第２のＤＭＡＣ読出アクセスにつ
いてパリティをチェックする）−ＤＭＡＲ＿ＤＭＤＣ＿
ＤＯＮＥおよびＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１がＤＭＡ
Ｃに表明される。アレイ出力データがパリティチェック
される。パリティエラーが存在すれば、ＤＭＡＣに対す
るパリティエラー指示が作動される。アレイ制御信号は
すべて作動解除される。状態０に進む。
【０８９５】状態５（ＤＭＡＣ読出の第２語の読出）−
アレイクロック（状態１で再作動されている）が作動解
除される。状態４に進む。
【０８９６】状態６（ＤＭＡＣ読出要求に関し第１デー
タ語を読出す）−アレイクロックが瞬時活性になってか
ら不活性になる。状態１に進む。
【０８９７】状態７（ＤＭＡＣ１語書込要求に対する語
の書込）−アレイクロックが瞬時活性になってから不活
性になる。状態11に進む。
【０８９８】状態８（ＤＭＡＣ２語書込要求の第１語の
書込）−アレイクロックが瞬時活性になってから不活性
になる。状態２に進む。
【０８９９】状態９（ＳＩＯ書込に対するアレイへのア
クセス）−アレイクロックが瞬時活性になってから不活
性になる。状態13に進む。
【０９００】状態10（ＤＭＡＣ２語書込に関する第２語
の書込）−アレイクロックが瞬時活性になってから不活
性になる。状態12に進む。
【０９０１】状態11（ＤＭＡＣ２語書込の承認）−ＤＭ
ＡＲ＿ＤＭＡＣ＿ＡＣＫ０を表明し、ＤＭＡＣのデータ
がアレイに書込まれていることを示す。アレイ制御信号
が作動解除される。状態０に進む。
【０９０２】状態12（２語書込に関するＤＭＡＣへの第
２の承認）−ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１がＤＭＡＣ
に表明される。アレイ制御器が作動解除される。状態０
に進む。
【０９０３】状態13（ＳＩＯ書込を承認）−ＤＭＡＲ＿
ＳＩＯ＿ＡＣＫが表明される。アレイ制御器が作動解除
される。状態０に進む。
【０９０４】13.2.2 ＤＭＡＲに格納される制御語 ＦＩＦＯ管理器およびＤＭＡＣにより使用されるチャン
ネル化制御情報は、各基本チャンネルに割当てられてい
るＲＤＣＲ１およびＴＤＣＲ１（受信ＤＭＡ制御レジス
タおよび伝送ＤＭＡ制御レジスタ）空間のＦＩＦＯＲに
格納される（図７を参照）。ＤＭＡＣによってのみ使用
されるチャンネル化制御情報は、各基本チャンネルに割
当てられたＲＤＣＲ３、ＲＤＣＲ４、ＴＤＣＲ３、およ
びＴＤＣＲ４の各語空間のＤＭＡＲに格納される（図８
を参照）。これら語空間に格納される情報の特定の形態
および用途は次のとおりである。
【０９０５】ＲＤＣＲ１（図33を参照）は、８予備／未
使用ビット（ＲＥＳ）、１受信境界チェック（ＲＢＣ）
ビット、１受信パリティエラー（ＲＰＥ）ビット、およ
び22ビット受信ＤＭＡ現在アドレス（ＲＤＣＡ）フィー
ルド、から構成されている。ＲＢＣビットは、ＦＩＦＯ
Ｒ受信データ待行列に関するＲＦＭ要求をサービスして
いる間にＤＭＡＣが境界チェック条件（ＲＤＣＡが下に
説明するＲＤＣＲ４内の所定の境界アドレスＲＤＢＡに
合致する）に遭遇するとき活性に設定される。ＲＦＭ
は、ＲＢＣビットを監視し、ＲＢＣビットが活性である
とき、指示をＩＮＴに伝え、これにより最終的にＩＯＰ
が割込を経てチェック条件を通報される。
【０９０６】ＲＤＣＲ３（図50）は、２予備／未使用ビ
ット、８ビットＲＤＬＡＨ（受信ＤＭＡ最終アドレス
高）、および22ビットのＲＤＦＡ（受信ＤＭＡ第１アド
レス）フィールド、から構成されている。ＲＤＬＡＨフ
ィールドは、それぞれのチャンネルのＩＯＰ受信バッフ
ァの終端を示す20ビット・アドレスの上位８ビットを表
わす。ＲＤＣＲ４のＲＬＡＬフィールドと共に、ＲＤＬ
ＡＨフィールドは、それぞれのチャンネルのＩＯＰ受信
バッファの全終端アドレスを決定するのに使用される。
ＲＤＦＡは、それぞれのチャンネルのＩＯＰ受信バッフ
ァの開始アドレスを表わす（ＩＯＰ記憶装置アドレスは
24ビットであるが、受信バッファは、慣例により、４バ
イト境界で始まり且つ終る。したがって、下位２ビット
は常に０であり、このフィールドの22ビットが開始アド
レスを完全に決定する）。
【０９０７】ＲＤＣＲ４（図51）は、12ビットＲＤＬＡ
Ｌ（受信ＤＭＡ最終アドレス低）フィールド、および20
ビットＲＤＢＡ（受信ＤＭＡ境界アドレス）フィール
ド、から構成されている。ＲＤＬＡＬは、それぞれのチ
ャンネルのＩＯＰ記憶装置受信バッファの終端のアドレ
スの下位12ビットを表わす。これは上述のＲＤＬＡＨフ
ィールドと連結されて受信バッファの最後の有効アドレ
スを表わす完全終端アドレスを形成する。ＤＭＡＣが境
界チェックに遭わずにこのアドレスに達すると、開始ア
ドレスＲＤＦＡに隣るデータを転送し始める。ＲＤＢＡ
は、最後のアドレスを超える境界アドレス（通常はＲＤ
ＬＡ＋１）の上位20ビットを表わす。受信バッファがデ
ータが一杯になるにつれて、ＩＯＰは、このアドレスを
ＩＯＰ記憶装置の保護部分に関連する値に設定すること
によりバッファの始まりでデータのオーバライティング
を防止することができる。ＤＭＡＣがこのアドレスに書
込もうとすれば、境界チェック条件が設定され、それ以
上のすべての受信データが無視される。
【０９０８】実際上は、バッファの大きさはフレームよ
り大きく、ＲＤＡは（ＩＯＰ／ＳＩＯにより）ＲＤＦＡ
とＲＤＬＡとの間の値にプログラム可能に設定されてい
る。最初、ＲＤＢＡにより指定される位置はフレームの
最後のバイトを保持するのに使用される位置の向うにあ
る。その結果、ＤＭＡＣが最初のフレームをバッファに
ロードし終ってから、ＩＯＰはフレーム終端割込を受取
り、バッファを空にし、ＲＤＢＡポインタをバッファの
空いた空間を指す別の位置に動かす。
【０９０９】その間、ＤＭＡＣはバッファの詰込みを続
け、最後のアドレスに到達すると、最初のアドレスに巻
付き、そこから詰込みを続ける。正常動作では、バッフ
ァの大きさ、フレーム終端割込に応ずるＩＯＰによる処
置のタイミング、および動かされなかった最初の有効バ
ッファに関する境界アドレスの位置は、バッファ内の有
効受信データを確実にオーバライトさせないよう適切で
あるべきである。
【０９１０】しかし、ＤＭＡＣが使用している現在のア
ドレスが境界アドレスに合致していれば、ＩＯＰは見掛
け上バッファを適当な歩度で空けていず、有効データが
オーバライトされることがある。したがって、このよう
な状況では、影響を受けたチャンネルで受信処理が休止
し、境界チェック指示がＲＤＣＲ１を経由してＲＦＭに
伝えられ、ＩＮＴ割込を発生してＩＯＰに異常状態を知
らせる。
【０９１１】ＴＤＣＲ１（図35）は、７予備ビット（Ｒ
ＥＳ、１ＥＣＤ（連鎖終端検出）ビット、１ＥＦＤ（フ
レーム終端検出）ビット、１ＮＤＩ（データ指示子無
し）ビット、２ビットのＴＢＣ（伝送バッファ・カウン
ト）フィールド、２ビットのＴＯＰＱ（待行列の先
頭）、２ビットのＴＰＥ（伝送パリティエラー）フィー
ルド、および16ビットのＴＤＢＣ（伝送ＤＭＡバイト・
カウント）、から構成されている。１ビットの指示子
は、それぞれの連鎖終端、フレーム終端、または無デー
タ指示状態に遭遇したときＤＭＡＣにより設定される
（連鎖終端およびフレーム終端はＤＣＢビットにより示
され、無データ指示子はＤＭＡＣが伝送データ取出しの
要求を処理している間にバッファ終端状態に遭遇したと
き作動される）。
【０９１２】ＴＤＣＲ３（図52）は、８予備ビットおよ
び24ビットのＴＤＢＡ（伝送ＤＭＡバッファ・アドレ
ス）フィールドを備えている。ＴＤＢＡフィールドは、
伝送データの次の源を指示する（24ビットの長さである
が、最良の実施法では低次２ビットを０にし、伝送デー
タのみを語に（４／バイト境界）置くことであろう）。
この理由は、もしデータを任意のバイト境界で取出すこ
とができるとした場合、たとえばＦＩＦＯＲに単一バイ
トが呼出され、ＦＩＦＯＲが今度はＩＤＬＣ伝送径路
（ＦＩＦＯＲ、ＴＦＭ、ＴＶ、ＴＬ１）を通して４バイ
トよりはるかに速く伝送し、このためアンダーランの可
能性が増す可能性があることになるからである。
【０９１３】最後に、ＴＤＣＲ４（図53）は、10予備／
未使用ビット、１ＥＣＩ（連鎖終端指示子）ビット、１
ＥＦＩ（フレーム終端指示子）ビット、および20ビット
ＤＣＢＡ（ＤＣＢアドレス。ＤＣＢはＤＭＡ制御ブロッ
クの略称である）フィールド、から構成されている。Ｅ
ＣＩおよび／またはＥＦＩは、ＤＭＡＣが現在のＤＣＢ
で連鎖終端指示および／またはフレーム終端指示に遭遇
したときそれぞれ作動される。活性ＥＣＩは、ＤＭＡＣ
に現在使用中のＩＯＰ伝送データ・バッファが空になっ
てからそれ以上ＤＣＢを取出すべきでないことを指示す
る。活性ＥＦＩは、現在のバッファが空になってから、
ＴＦＭがフレーム終端指示を発生してＴＬ１に最後のデ
ータバイトを送出してからフレーム終端シーケンスを挿
入させなければならないことを意味する。ＤＣＢＡは、
未だ空にならないＤＣＢ連鎖の次のＤＣＢを取出すべき
アドレスである。
【０９１４】13.3 ＤＭＡＣ ＤＭＡ制御器ＤＭＡＣは、ＤＭＡＲおよびＦＩＦＯＲに
接続してＦＩＦＯＲからの受信データをＩＯＰに、ＩＯ
Ｐからの伝送データをＦＩＦＯＲに、ＤＭＡＲに格納さ
れている制御情報の指揮のもとに転送する。このような
転送は、ＲＦＭおよびＴＦＭによりＤＭＡＲＱ区画に掲
示された要求に応じて開始され、先に説明したようにＤ
ＭＡＲＱの個々のレジスタ位置にラッチされる。ＤＭＡ
Ｃは、ＤＭＡＲＱに接続してラッチされた要求を受取
り、それについて所定の優先順位で処置し、（先に説明
したようにＤＭＡＲＱへの入力をリセットすることによ
り）それらをクリアする。ＤＭＡＲＱから要求を受取る
と直ちに、ＤＭＡＣは、ＭＩＯ区画、ＤＭＡＲ、および
ＦＩＦＯＲと協同してＩＯＰ記憶装置とＦＩＦＯＲとの
間でＤＭＡデータ転送を行う。この過程で、ＭＩＯは、
ＩＯＰ母線へのアクセスを調停し、アクセス権を得れば
直ちにＤＭＡＣとＩＯＰ記憶装置との間でデータ転送を
行う。ＤＭＡＣは、ＦＩＦＯＲおよびＤＭＡＲに対して
別々に転送を処理する。そのデータ転送動作において、
ＭＩＯは信号（読出／書込およびアドレス制御信号、お
よびデータ書込信号）をＤＭＡＣからＩＯＰ母線に伝え
る。現在説明中の実施例では、受信データに関するＤＭ
ＡＣの動作は、幾つかの観点から伝送データに関する動
作と異なっている。受信データは、ＩＯＰ記憶装置の単
一ブロックに対して、ＤＭＡＣのすべての動作が、制御
情報をＳＩＯを経由してＤＭＡＲおよびＦＩＦＯＲにプ
ログラム・ロードすることによりＩＯＰから厳密に制御
されている状態で、処理される。
【０９１５】伝送データは、「連鎖可能」なＤＭＡＲに
格納されているデータ制御ブロック（ＤＣＢ）命令アレ
イに応じてＤＭＡＣにより処理される。連鎖の最初のＤ
ＣＢはＩＯＰにより（ＳＩＯを経由して）ＤＭＡＲにロ
ードされるが、ＩＤＬＣがそのＤＣＢで規定されるデー
タ伝送機能を完了し、ＤＣＢにある連鎖指示を認識して
からは、ＤＭＡＣは、他のＤＣＢをＩＯＰ記憶装置から
ＤＭＡＲに呼出し、プロセスを繰返す。各ＤＣＢはＩＯ
Ｐ記憶装置の異なるブロックを伝送データの源として指
すことができ（るので散在するブロック内のデータを連
鎖ＤＣＢの動作を通してＤＭＡＣにより集めることがで
きる）、連鎖ＤＣＢに関する動作をＩＯＰの割込無しに
行うことができ（伝送プロセスでのフレーム終端点を指
示することができ）る。
【０９１６】受信データは、ＦＩＦＯＲから（ＤＭＡＣ
およびＭＩＯを経由して）ＩＯＰにより円形バッファと
して管理されているＩＯＰ記憶装置空間の一つのブロッ
クに書込まれる。通常の状況では、このようなデータ
は、バッファの連続記憶位置に、最高アドレス位置から
最低アドレスへ、ロードされ、次いでＤＭＡＣは最低位
置に自動的に巻付き／戻り、進行を繰返す。このような
状況で、ＩＯＰはフレーム終端割込を（ＩＮＴから）受
取り、バッファを繰返して使用できるように、データを
バッファから適時に取出すように管理する。
【０９１７】バッファの大きさは、（ＩＯＰ記憶装置管
理ソフトウェアにより）各活性チャンネルに関する受信
データのフレームより多くを保持するように選択され
る。各フレーム終端割込の後、バッファされたデータは
（ＩＯＰまたはホストの記憶装置の別の記憶位置に）取
出され、ＩＯＰは関連チャンネルおよびＤＭＡＲ内の制
御情報を（ＳＩＯを経由して）再初期設定する。このよ
うな各再初期設定時に、ＩＯＰは新しい境界アドレス値
を設定するが、これはＤＭＡＣのＩＯＰ記憶装置空間へ
のアクセスに制限を加える。この境界アドレスは、次に
受取るフレームを入れるのに必要な空間の前にあるよう
に次第に前進する。
【０９１８】正常動作では、ＩＯＰによるデータの取出
しおよび境界アドレスの再設置は、ＤＭＡＣ／ＭＩＯの
データ・ローディング動作に対して、境界アドレス位置
がオーバランされないように充分速く行われる。ＤＭＡ
Ｃの重要な機能は、受信データに対するその現在のＩＯ
Ｐ記憶装置アドレスが上述の境界アドレスと何時一致す
るかを検出し、その時点で（ＩＯＰに有効データがオー
バライトされてしまっていることを、ＩＮＴおよびＳＩ
Ｏにより処理されている関連割込を経由して、知らせる
ため）境界チェック指示を発生することである。
【０９１９】伝送データは、ＤＣＢの初期アドレス機能
により指定されたＩＯＰ記憶装置のブロックから転送さ
れる。このブロックは連鎖可能である。すなわち、それ
には最初ＤＣＢがＩＯＰ記憶装置にロードされたとき、
またはＤＣＢが存在している間にＳＩＯを経由するプロ
グラム動作により、連鎖指示子が設置されている（これ
によりＩＯＰは、その処理能力が許すときＤＣＢ連鎖の
長さを随意に動的に拡張することができる）。伝送デー
タの連鎖ブロック（すなわち、その最初の記憶位置が連
鎖ＤＣＢにより指定されているブロック）は、それによ
り分散させることができ、ＩＯＰの処理能力に応じてＩ
ＯＰ記憶装置内で位置的に一部重ねたりまたは一致させ
たりすることができる。
【０９２０】伝送データに関してＤＭＡＣの重要な機能
は、フレーム境界を伝送中のデータに限定し、フレーミ
ング・プロトコルのもとで動作しているチャンネルを連
結し、この旨を対応するＩＮＴ割込無しにＩＯＰに指示
することである。先に説明したとおり、これはこのよう
な境界画定情報をフレーム終端受信データ割込の一部と
して設けることにより行われる。
【０９２１】13.3.1 ＤＭＡＣの論理組織 ＤＭＡＣの論理組織を図49に示す。ＤＭＡＣ論理は、全
般に380で示した状態機械論理、381〜385で示す５個の
レジスタ、386で示す多重化回路、および387で示す比較
回路、を備えている。
【０９２２】状態論理380は、それぞれＤＭＡＣ＿Ａお
よびＤＭＡＣ＿Ｂ状態機械と名付けられる２個の状態機
械ユニット380Aおよび380Bから構成されている。これら
ユニットによりそれぞれ制御される動作、および特定の
状態の詳細については後に説明する。
【０９２３】レジスタ381は、ＲＦＡ＿ＮＤＡ（受信第
１アドレスおよび次のＤＣＢアドレス）と名付けられて
いるが、送受信データ処理に関連するＤＭＡＣ動作中異
なる用途を有する。ＤＭＡＣが受信データを処理し、Ｉ
ＯＰ記憶装置に書込んでいるとき、レジスタ381は、Ｄ
ＭＡＲのそれぞれのチャンネルのＲＤＣＲ３記憶位置に
格納されているＲＤＦＡ（受信データの最初のアドレ
ス）語をラッチし、保持するのに使用される。
【０９２４】ＤＭＡＣが伝送関連ＤＣＢを処理し／取出
しているとき、レジスタ381は、ＤＭＡＲまたはＩＯＰ
から（ＤＭＡＲはＤＭＡＲ＿ＤＡＴＡ＿ＢＵＳを経由し
て、ＩＯＰはＭＩＯ＿ＤＡＴＡ＿ＢＵＳを経由して）取
出された次のＤＣＢアドレスを保持するのに使用され
る。次のＤＣＢアドレスは、ＴＤＣＲ４のＤＣＢＡフィ
ールドを使用するときＤＭＡＲから、現在の伝送データ
が消し去られ、次のＤＣＢアドレスがＴＤＣＲ４で利用
できないとき（たとえば、ＤＣＢが空きデータバッファ
を指すが次の連鎖ＤＣＢアドレスを備えているようにな
るとき）直接ＩＯＰから、取られる。ＤＭＡＣが次のＤ
ＣＢを呼出す準備が整うと、レジスタ381の内容が下に
説明するレジスタ382に転送され、ＤＭＡＣ＿ＭＩＯ＿
ＡＤＤＲを経由してＩＯＰ母線に載せられるアドレスと
して使用される。ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲ信号はユ
ニット382または385からマルチプレクサ386Aを経由して
作られる。新しいＤＣＢがＩＯＰから呼出されてから、
ＴＤＲＣ３およびＴＤＲＣ４のデータバッファ・アドレ
スおよび次のＤＣＢアドレスは、新しいＤＣＢのそれぞ
れの内容で置き換えられる。ＤＭＡＣがＴＤＣＲ３およ
びＴＤＣＲ４の内容を更新する準備が整うと、レジスタ
381の内容がレジスタ385に転送され、レジスタ385の内
容がＴＤＣＲ３に格納されてからＤＭＡＣ＿ＤＭＡＲ＿
ＤＡＴＡを経由してＴＤＣＲ４に格納される。
【０９２５】レジスタ382は、ＲＢＣＡ（受信境界チェ
ック・アドレス）レジスタと名付けられているが、ＤＭ
ＡＲ＿ＤＡＴＡ母線388を経由してＲＤＣＲ４から抜出
されたＲＤＢＡ機能を保持するのに使用される。この機
能は、比較回路387により、レジスタ385に保持されてい
る現在のＩＯＰアドレスと比較される。両者が合致すれ
ば、このことは受信バッファが満杯であることを示し、
ＤＭＡＣにそれぞれのチャンネルでの受信データ処理を
終らせ、境界チェック指示を設定してＲＦＭによりＩＮ
Ｔ割込を経てＩＯＰに伝えさせる。
【０９２６】次のＤＣＢアドレスを保持するレジスタ38
2の用途については上のレジスタ381で既に説明してあ
る。
【０９２７】レジスタ383、ＲＬＡ＿ＴＢＣ（受信最終
アドレスおよび伝送バイト・カウント）レジスタ、は送
受信処理において二重の用途を有する。受信処理におい
て、このレジスタは、ＤＭＡＲのＲＤＣＲ３／４空間か
ら母線388を経由して取出した受信データ最終アドレス
成分ＲＤＬＡＬおよびＲＤＬＡＨをラッチし、保持す
る。伝送データ処理の期間中、レジスタ383は、ＦＩＦ
ＯＲ＿ＤＡＴＡ母線389を経てＦＩＦＯＲ（ＴＤＣＲ
１）から、またはＭＩＯ＿ＤＡＴＡ母線390を経てＩＯ
Ｐ記憶装置から受取った伝送バイト・カウント情報を保
持する。ＦＩＦＯＲデータは、現在のバイトカウントを
得るのに使用され、ＩＯＰルートは、新しいＤＣＢの取
出期間中に新しいバイトカウントを得るのに使用され
る。
【０９２８】受信最終アドレスがレジスタ383にラッチ
されると、このアドレスは比較器387によりレジスタ385
にある現在のアドレスと比較される。このような比較で
一致することは、受信バッファの物理的終端に到達して
おり、ＤＭＡＣが現在のアドレスを母線388を経由して
ＲＤＦＡ／ＲＤＣＲ３から来る受信第１アドレスで置き
換えなければならないことを示す。伝送バイトカウント
が保持されると、そのカウントは減らされて、ＦＩＦＯ
Ｒに転送し戻すため「データ保持」レジスタ384を通し
て伝えられる。
【０９２９】データ保持レジスタ384にも複数の用途が
ある。伝送データが母線390を経由して呼出されると、
マルチプレクサ386の出力ＤＭＡＣ＿ＦＩＦＯ＿ＤＡＴ
Ａを経由してＦＩＦＯＲへの途中で一時的にレジスタ38
4に保持される。このレジスタでの伝送バイトカウント
情報の処理については上で既に説明した。受信データが
処理されると、このデータは母線389を経由してＦＩＦ
ＯＲから取出され、そのレジスタから391で示すＤＭＡ
＿ＭＩＯ＿ＤＡＴＡへの出力径路を経由してＩＯＰ記憶
装置までの途中で一時的にレジスタ384に保持される。
【０９３０】現在のアドレスレジスタ385にも複数の用
途がある。ＤＭＡＣ処理の種々な段階で、このレジスタ
は、ＩＯＰ記憶装置に（ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲを
経由して）加えるアドレスを受取り、歩進した伝送アド
レス値をＤＭＡＣ＿ＤＭＡＲ＿ＤＡＴＡをＤＭＡＲに書
戻し、歩進した受信アドレス値をマルチプレクサ386の
ＤＭＡＣ＿ＦＩＦＯＲ＿ＤＡＴＡ出力を経由してＦＩＦ
ＯＲに書戻す。受信アドレス値および伝送アドレス値は
それぞれ（母線389を経由して）ＦＩＦＯＲからおよび
（母線388を経由して）ＤＭＡＲからレジスタに入力さ
れる。このレジスタへの次のＤＣＢアドレスの入力につ
いては既に説明してある。
【０９３１】13.3.2 ＤＭＡＣ状態機械 状態機械ユニットＤＭＡＣ＿ＡおよびＤＭＡＣ＿Ｂは論
理的に堅固に結合されている。ＤＭＡＣ＿Ａは主として
ＭＩＯ、ＤＭＡＲ、およびＤＭＡＲＱ（ＭＲＱにより提
示されるデータ転送の要求を調停すること、およびサー
ビスの完了時ＤＭＡＲＱにリセット制御指示を供給する
こと、を含む）に接続する責任がある。ＤＭＡ＿Ｂは主
としてＦＩＦＯＲに接続する責任がある。
【０９３２】ＤＭＡＲＱからＤＭＡＣ＿Ａにより受入れ
られた要求がＦＩＦＯＲにアクセスする必要があるとき
は、ＤＭＡＣ＿ＡからＤＭＡＣ＿Ｂへの出力ＤＭＡＣ＿
Ａ＿ＲＥＱが作動される。これに応じて、ＤＭＡＣ＿Ｂ
がＤＭＡＣ＿Ａ＿ＭＳＧでＤＭＡＣ＿Ａにより表明され
たメッセージ・コードで指定されたように必要な任務を
行う。２ビットのメッセージ・コードは下記四つの任務
の一つを指定する。（１）ＦＩＦＯＲから伝送バイト・
カウントを読取る。（２）更新された伝送バイト・カウ
ントおよびデータをＦＩＦＯＲに書込む。（３）現在の
受信バッファ・アドレスおよびデータをＦＩＦＯＲから
読出す。（４）更新された現在の受信バッファ・アドレ
スをＦＩＦＯＲに書込む。
【０９３３】下記入力および出力は状態論理380とＤＭ
ＡＲとの間に供給される。
【０９３４】ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ０ − ２語
転送の第１の転送のＤＭＡＲによる承認 ＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１ − 第２の転送のＤＭ
ＡＲによる承認 ＤＭＡＲ＿ＤＭＡＣ＿ＤＯＮＥ − 完了のＤＭＡＲ指
示 ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ１ − ＤＭＡＣによる１
語書込の要求 ＤＭＡＣ＿ＤＭＡＲ＿ＷＲ２ − ＤＭＡＣによる２
語書込の要求 ＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２ − ＤＭＡＣによる２
語読出要求
【０９３５】ＤＭＡＣ＿ＲＣＶ＿ＲＥＱ − 完全指定
はＤＭＡＣ＿ＤＭＡＲ＿ＲＣＶ＿ＲＥＱ。受信チャンネ
ル動作に関連するＤＭＡＣ＿ＤＭＡＲ＿ＲＤ２要求を伝
送チャンネル動作に関連する類似要求から区別するため
のＤＭＡＲへの補助アドレス機能。ＲＤＣＲ３、ＲＤＣ
Ｒ４パラメータのはじめに必要な記憶位置およびＴＤＣ
Ｒ３、ＴＤＣＲ４の後半記憶位置。
【０９３６】状態論理380とＭＩＯとの間の入力および
出力は次のとおりである。ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０
− ＤＭＡＣとＩＯＰとの間の第１の語転送のＭＩＯ
の承認。ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ１ − 第２の語転
送のＭＩＯの承認。ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥ −
ＭＩＯの完了指示。ＭＩＯ＿ＤＭＡＣ＿ＰＥ −
ＩＯＰインターフェースにおけるパリティエラーのＭＩ
Ｏ指示。ＤＭＡＣ＿ＭＩＯ＿ＲＤ１ − ＤＭＡＣによ
るＩＯＰ記憶装置１語読出の要求。ＤＭＡＣ＿ＭＩＯ＿
ＲＤ３ − ＤＭＡＣによる３語読出（伝送データ２語
とＤＣＢ１語）要求。ＤＭＡＣ＿ＭＩＯ＿ＷＲ１ −
ＤＭＡＣによる１語書込要求。
【０９３７】論理380とＦＩＦＯＲとの間の入力および
出力は次のとおりである。ＦＩＦＯＲ＿ＤＭＡＣ＿ＡＣ
Ｋ − 転送のＦＩＦＯＲによる承認。ＤＭＡＣ＿ＦＩ
ＦＯＲ＿ＲＤ１ − ＤＭＡＣによる１語読出要求。Ｄ
ＭＡＣ＿ＦＩＦＯＲ＿ＲＤ２ − ＤＭＡＣによる２語
読出要求。ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ１ − ＤＭＡ
Ｃによる１語書込要求。ＤＭＡＣ＿ＦＩＦＯＲ＿ＷＲ２
− ＤＭＡＣによる２語書込要求。ＤＭＡＣ＿ＦＩＦＯ
Ｒ＿ＰＥ＿ＷＲ −ＤＭＡＣによる書込パイティエラ
ー。
【０９３８】ＤＭＡＣ＿ＣＨＮ＿ＮＢＲ − ＤＭＡＣ
のチャンネルスロット指示子／アドレス。受信および伝
送のビット指示を含み、読出しおよび書込みに関してＦ
ＩＦＯＲが必要とする完全なアドレス情報を作り上げ
る。
【０９３９】ＤＭＡＲＱに関連する入力／出力は次のと
おりである。ＨＣＲ− ＳＩＯのＨＣＲレジスタからの
入力であり、活性ハイパーチャンネル割当を示すと共に
ＦＩＦＯＲおよびＤＭＡＲにアドレスする際に使用する
それぞれのハイパーチャンネルに関するポインタとなる
（上のＤＭＡＲＱの説明および後のハイパーチャンネル
の説明をも参照のこと）。
【０９４０】ＲＣＶ＿ＲＥＳＥＴ − （完全指定はＤ
ＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴ）ＤＭＡＲＱ
に丁度サービスしたばかりの受信ＤＭＡ要求をリセット
するよう合図する。
【０９４１】ＸＭＩＴ＿ＲＥＳＥＴ − （完全指定は
ＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）ＤＭＡ
ＲＱに丁度サービスしたばかりの伝送ＤＭＡ要求をリセ
ットするよう合図する。
【０９４２】ＤＭＡＲＱ＿Ｂ＿ＲＥＱ’Ｓ − Ｂチャ
ンネル要求に関連するＤＭＡＣへのＤＭＡＲＱによる要
求の入力。
【０９４３】ＤＭＡＲＱ＿Ｈ０＿ＲＥＱ’Ｓ − ＤＭ
ＡＲＱによるＨ０ハイパーチャンネル要求入力。
【０９４４】ＤＭＡＲＱ＿Ｈ１＿ＲＥＱ’Ｓ − ＤＭ
ＡＲＱによるＨ１ハイパーチャンネル要求入力。
【０９４５】ＤＭＡＣ＿Ｈ＿ＰＴＲ − ハイパーチャ
ンネルに対するサービスが完了したとき、ＭＡＲＱにＤ
ＭＡＣ＿ＤＭＡＲＱ＿ＲＥＳＥＴを供給する出力であ
り、リセットされるべき特定のＤＭＡＲＱ要求ビット位
置を指す（特定のハイパーチャンネルおよびその受信ま
たは伝送の位置に分解する）。
【０９４６】ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ − ハイパー
チャンネル要求またはＢチャンネルからのリセット要求
の選択を区別するＤＭＡＣ＿ＤＭＡＲＱ＿ＲＥＳＥＴを
有するＤＭＡＲＱへの出力。
【０９４７】ＤＭＡＣ＿Ｂ＿ＰＴＲ − Ｂチャンネル
がリセットについて選択されたとき、リセットすべき特
定の要求位置を指すＤＭＡＲＱへの出力（特定のチャン
ネル数およびその受信または伝送の位置に分解する）。
【０９４８】他の出力は次のとおりである。
【０９４９】ＤＭＡＣ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ −
ＭＩＯを経由してＦＩＦＯＲ、ＤＭＡＲ、またはＩＯ
Ｐ記憶装置に関して検出されたパリティエラーのＩＮＴ
へのＤＭＡＣ指示。
【０９５０】ＣＯＮＴＲＯＬ ＳＩＧＮＡＬＳ − レ
ジスタ381〜385への状態論理380の出力。
【０９５１】ＴＲＵＥ／ＦＡＬＳＥ − 比較回路387
から状態論理380への入力。
【０９５２】状態機械ユニットＤＭＡＣ＿ＡおよびＤＭ
ＡＣ＿Ｂの特定の状態は次のとおりである。
【０９５３】ＤＭＡＣ＿Ａ以下の説明において、ＲＤＣ
Ｒ１〜ＲＤＣＲ４およびＴＤＣＲ１〜ＴＤＣＲ４のフィ
ールドパラメータ部分は、そのそれぞれの略称（たとえ
ば、ＲＤＦＡ、ＲＤＬＡＨ、など）により示してある。
また、説明を簡単にするため、３個の単独ビット指示お
よび２個の２ビット指示を備えているＴＤＣＲ１の最初
のバイトをＴＤＦＳＷ（伝送データＦＩＦＯ状態語）と
称する。
【０９５４】状態０（ＤＭＡＲＱサービス要求の第１レ
ベルの優先権付与）−ＤＭＡＲＱからの活性サービス要
求は、Ｈ１が最高の優先度、Ｈ０がその次、Ｂチャンネ
ルの要求が最後の優先度を得るように、優先権が与えら
れる。
【０９５５】−Ｈ１要求が活性であれば、ＤＭＡＲＱに
ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬを表明し（事実Ｈ要求の選択
を示す）、Ｈ１要求位置に対応するコード値を用いてＤ
ＭＡＲＱに対するＤＭＡＣ＿Ｈ＿ＰＴＲを作動させ、状
態１に進む。
【０９５６】−Ｈ１要求が活性であり、Ｈ１要求が無け
れば、ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬおよび（Ｈ０要求をリ
セットすべきことを示す）ＤＭＡＣ＿Ｈ＿ＰＴＲを作動
させ、状態２に進む。
【０９５７】−Ｂ要求が活性であり、Ｈ要求が無けれ
ば、ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬを設定してサービスされ
るＢチャンネルを示し、サービスされる特定のＢチャン
ネル要求を指定する値を有するＤＭＡＣ＿Ｂ＿ＯＴＲを
掲げ、状態３に進む。
【０９５８】状態１（所定のハイパーチャンネルの状態
および制御情報を読出す）−２語読出要求（ＤＭＡＣ＿
ＤＭＡＲ＿ＲＤ２）をＤＭＡＲに表明して所定のＨ１ハ
イパーチャンネルに対する状態および制御情報を含む２
語を取出す。受信プロセスがサーブされているか伝送プ
ロセスがサーブされているかにより、ハイパーチャンネ
ルの基準チャンネルを表わす基本チャンネルスロットに
割当てられているＤＭＡＲ内のＲＤＣＲ３またはＴＲＣ
Ｒ４に要求された情報が存在する（上のＤＭＡＲＱの説
明および下のハイパーチャンネルの説明を参照）。同時
に、ＤＭＡＣ＿Ａ＿ＲＥＱおよびＤＭＡＣ＿Ａ＿ＭＳＧ
をＤＭＡＣ＿Ｂ状態機械に提示して必要なＦＩＦＯＲ読
出アクセス（伝送が処理されていれば１語、受信であれ
ば２語）を要求する。状態４に示す。
【０９５９】状態２（Ｈ０要求の優先権付与）−Ｈ０要
求の中に競争が存在すれば、これを所定の選択順序で解
決する。すべてのＨ０要求の時間にわたりサービスを均
等にするために選択されたＨ０チャンネルに次のサービ
スのためのＨ０チャンネルの中の最後の優先度を割当て
る。内部Ｈカウントを現在のＨ０選択の値に設定する
（その値に次のＨ０競争に対する最低のＨ０優先度を与
えて）。状態１に進む。
【０９６０】状態３（Ｂチャンネルの競争を解決する）
−Ｂチャンネル要求の中の競争、もし存在すれば、を所
定の順序で解決する。次に選択されたチャンネルに次の
選択に対する最後の優先度を与え、すべてのＢチャンネ
ル要求の時間にわたりサービスを等しくする。内部Ｂカ
ウントを現在の選択の値に設定する。状態１に進む。
【０９６１】状態４（ＤＭＡＲが語取出要求を完了する
のを待つ）−終了指示（ＤＭＡＲ＿ＤＭＡＣ＿ＤＯＮ
Ｅ）を待ち、状態５に進む。
【０９６２】−受信プロセスにサービスするとき、ＤＭ
ＡＲからの最初の語（利用可能性がＤＭＡＲ＿ＤＭＡＣ
＿ＡＣＫ０活性により示されている）は第１のアドレス
の情報ＲＤＦＡおよび最後のアドレスのＲＤＬＡＨ部分
を備えている。ＲＤＦＡはレジスタ381にロードされ、
ＲＤＬＡＨはレジスタ382にロードされる。第２の語
（利用可能性がＤＭＡＲ＿ＤＭＡＣ＿ＡＣＫ１活性によ
り示されている）は、境界アドレスＲＤＢＡおよび最後
のアドレスＲＤＬＡＬの低位部分を備えている。ＲＤＢ
Ａはレジスタ382にロードされ、ＲＤＬＡＬはレジスタ3
81にロードされる（既に処理されたＲＤＦＡを置き換え
て）。
【０９６３】−伝送プロセスで、最初に到達する語は、
レジスタ385にロードされた伝送データバッファ・アド
レスＴＤＢＡを備えている。第２の語は、連鎖終端指示
子ＥＣＩ、フレーム終端指示子ＥＦＩ、および次のＤＣ
Ｂアドレス（ＤＣＢＡ）を備えている。すべてがレジス
タ383にロードされる。
【０９６４】状態５（ＤＭＡＣ＿Ｂが要求サービスを完
了するのを待つ）−この状態では、状態１で設定された
ＤＭＡＣ−Ａ要求ビットが絶えずチェックされる。ビッ
トはＤＭＡ＿ＢがＦＩＦＯＲに関する読出サービス要求
を終了したときＤＭＡ＿Ｂによりリセットされる。受信
サービスの場合には状態６に進み、伝送サービスの場合
には状態９に進む。
【０９６５】状態６（パリティエラーまたは境界チェッ
ク条件についてチェックする）−すべての情報がＤＭＡ
ＲおよびＦＩＦＯＲから取出されてから、パリティエラ
ーの関連指示をチェックし（パリティエラー条件が存在
すればＤＭＡＣ＿Ｂの状態３の期間中に設定されたＲＤ
ＣＲ１のＰＥビットを調べる）、状態８の期間中に設定
された境界チェック条件（ＲＤＣＲ１の活性ＲＢＣビッ
ト）をチェックする。パリティエラーがあれば、このチ
ャンネルに対するすべての処理を見合わせる。エラーま
たは境界チェック条件が見つかれば状態15に進む。両者
とも見つからなければ、ＤＭＡＣ＿ＭＩＯ＿ＷＲ１を表
明して受信データ（状態５を参照）をＩＯＰ記憶装置受
信バッファに書込む。この書込みに対するアドレスは、
レジスタ385にある現在のアドレスから得られ、ＤＭＡ
Ｃ＿ＭＩＯ＿ＡＤＤＲにより提示される。状態７に進
む。
【０９６６】状態７（ＭＩＯが受信データ書込を終了す
るのを待つ）−ＭＩＯがＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０に
より状態６に書込要求を承認すると、現在のアドレスレ
ジスタのアドレスを歩進させる。状態８に進む。
【０９６７】状態８（サービス中のチャンネルの制御情
報を更新する）−アドレスレジスタの現在の内容がＲＤ
ＦＡに合致すれば、ＲＤＦＡをアドレスレジスタに移
す。アドレスレジスタがレジスタ382のＲＤＢＡ機能に
合致すれば、境界チェック条件が発生している。それ故
指示ビットＲＢＣを設定し、レジスタ385のアドレスと
連結してＦＩＦＯＲに書戻す。現在のアドレスが受信バ
ッファの下に無く、境界チェック条件にも関係していな
ければ、ＤＭＡＣ＿Ａ＿ＲＥＱおよびＤＭＡＣ＿Ａ＿Ｍ
ＳＧを作動させ、ＦＩＦＯＲのそれぞれの受信チャンネ
ル空間に関するＤＭＡＣ＿Ｂ１語書込サービスを要求す
る。状態15に進む。
【０９６８】状態９（パリティエラーおよび伝送チャン
ネルに対する現在のバイト・カウントの消耗をチェック
する）−伝送要求（ＴＤＣＲ１、ＴＤＣＲ３、ＴＤＣＲ
４）に対するすべての語が取出されてしまって（状態
５）から、（ＦＩＦＯＲに関する場合にはＤＭＡＣ＿Ｂ
の状態３で設定され、ＤＭＡＲに関する場合にはＤＭＡ
Ｒ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲで掲げられた）パリティ
エラー指示についてチェックする。パリティエラーが見
つかれば、状態15に進む。エラーが無ければ、（ＤＭＡ
Ｃ＿Ｂによりレジスタ383に取出された）伝送バイト・
カウントが０であるかチェックする。０であれば、新し
いＤＣＢが必要である。３語読出をＭＩＯに提示し（Ｄ
ＭＡＣ＿ＭＩＯ＿ＲＤ３）、ＤＣＢＡ（ＤＣＢアドレ
ス）をレジスタ381からレジスタ382に移してＭＩＯによ
るその使用に備え、状態11に進んで新しいＤＣＢを待
つ。伝送バイト・カウントが無くなっていなければ、Ｍ
ＩＯから読出したデータ語をレジスタ383の出力から発
生されたＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲにより設置された
アドレスに伝送し、状態12に進む。
【０９６９】状態10（新しいＤＣＢが空であるかチェッ
クする）−状態11で受取った新しいＤＣＢを「空」状態
（伝送バイト・カウント値０）についてチェックする。
空であり且つＥＣＩおよびＥＦＩのいずれも新しいＤＣ
Ｂに設定されていなければ、別のＤＣＢが必要である。
したがって新しいＤＣＢ取出要求を発し、状態11に戻
る。空であるがＥＣＩまたはＥＦＩが設定されていれ
ば、フレームおよび／または連鎖がそれ以上のデータを
送ることなく終了している。したがってＴＤＦＳＷを更
新し、これを伝送バイト・カウントと結び付け、関連１
語書込要求をＤＭＡＣ＿Ｂに発して更新されたＴＤＣＲ
１語をＦＩＦＯＲに戻し、状態15に進む。新しいＤＣＢ
が空でなければ、ＤＭＡＣ＿ＭＩＯ＿ＲＤ１を作動させ
て（状態11の期間中にレジスタ385にロードされたアド
レスを使用して）伝送データ語読出を要求し、状態12に
進む。
【０９７０】状態11（ＭＩＯが新しいＤＣＢを取出すの
を待つ）−新しいＤＣＢ語を待つ。ＭＩＯからの最初の
語は、ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０が活性のときレジス
タ385にロードされている伝送データバッファのアドレ
スである。ＭＩＯからの第２の語は、ＭＩＯ＿ＤＭＡＣ
＿ＡＣＫ１が活性であるときレジスタ381に共にロード
されるＥＣＩビット、ＥＦＩビット、および次のＤＣＢ
のアドレスを含んでいる。ＭＩＯからの第３の語（ＭＩ
Ｏ＿ＤＭＡＣ＿ＡＣＫ２が活性のとき利用可能））は、
レジスタ383にロードされている伝送バイト・カウント
である。ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥが作動されると、
状態10に進む。
【０９７１】状態12（ＭＩＯが伝送データ語の取出しを
完了するのを待つ）−伝送データ語が到着する（ＭＩＯ
＿ＤＭＡＣ＿ＡＣＫ０が活性）と、これをレジスタ384
にロードし、伝送アドレスを歩進させ、伝送バイト・カ
ウントを減じ、ＤＭＡＣ＿Ｂを作動させてＦＩＦＯＲの
ＴＤＦＳＷ／ＴＤＣＲ１状態バイトを更新し、状態13に
進む。
【０９７２】状態13（伝送バイト・カウント状態をチェ
ックする）−更新された伝送バイト・カウントを０／空
状態についてチェックする。空であれば、ＴＤＣＲ１／
ＦＩＦＯＲのＥＣＩビットおよびＥＦＩビットをＴＤＣ
Ｒ３／ＤＭＡＲの中の対応するビットの値に更新する。
ＤＭＡＣ＿Ａ＿ＲＥＱおよび適切なメッセージＤＭＡＣ
＿Ａ＿ＭＳＧをＤＭＡＣ＿Ｂに転送し、１語または２語
書込（新しいＤＣＢが空であれば１語、空でなければ２
語）によりＦＩＦＯＲを更新する。同時に、１語または
２語の書込要求をＤＭＡＲに発する（古いＤＣＢの伝送
バッファ・アドレスだけを更新する場合は１語、伝送バ
ッファ・アドレスおよび次のＤＣＢアドレスを共に更新
する場合には２語）。状態14に進む。
【０９７３】状態14（ＤＭＡＲがＤＣＢを更新し終るの
を待つ）−ＤＭＡＲから承認が到着すると、ＥＣＩ、Ｅ
ＦＩ、および次のＤＣＢアドレスをレジスタ381からレ
ジスタ385に転送し、ＤＭＡＲに第２語書込をする。状
態15に進む。
【０９７４】状態15（レジスタを清掃し、サイクルを再
開する）−ＤＭＡＣ＿Ａ＿ＲＥＱがＤＭＡＣ＿Ｂの動作
でリセットされるまでこの状態に戻まり、すべてのレジ
スタ381〜385をリセットし、状態０に戻って新しい動作
サイクルを開始する。
【０９７５】ＤＭＡＣ＿Ｂリセットであれば、状態０に
進む。
【０９７６】状態０（ＤＭＡＣ＿Ａ＿ＲＥＱビットをポ
ールする）−この状態では、ＤＭＡＣ＿Ａからの要求ビ
ットを絶えずポールとしてＦＩＦＯＲに関するサービス
が必要であるか確認する。要求ビットが活性になれば、
ＤＭＡＣ＿ＦＩＦＯＲ＿ＲＥＱを掲げてＤＭＡＣ＿Ａ＿
ＭＳＧのメッセージを復号する。次にＤＭＡ＿ＣＨＮ＿
ＮＢＲをＦＩＦＯＲに出力してＦＩＦＯＲが部分アドレ
スとして使用できるようにする。ＤＭＡＣ＿Ａからのメ
ッセージにより、ＦＩＦＯＲにＤＭＡＣ＿ＦＩＦＯＲ＿
ＲＤ１または＿ＲＤ２または＿ＷＲ１または＿ＷＲ２を
提示し、アドレス情報を完成する。ＤＭＡＣ＿Ａメッセ
ージが「ＦＩＦＯＲから伝送バイト・カウントを読出
せ」を指定していれば状態１に進む。メッセージが「更
新されたバイト・カウントおよびデータをＦＩＦＯＲに
書込め」を指定していれば状態２に進む。メッセージが
「受信現在バッファ・アドレスおよびデータをＦＩＦＯ
Ｒから読出せ」であれば状態３に進む。メッセージが
「更新された受信現在バッファ・アドレスをＦＩＦＯＲ
に書込め」であれば状態４に進む。
【０９７７】状態１（伝送バイト・カウントをＦＩＦＯ
Ｒから読出す）−ＦＩＦＯＲ承認（ＦＩＦＯＲ＿ＤＭＡ
Ｃ＿ＡＣＫ）を受取ると、伝送バイト・カウントをＦＩ
ＦＯＲ＿ＤＡＴＡ＿ＢＵＳ389からレジスタ383に転送す
る。パリティ条件をチェックする。パリティエラーが存
在すればＤＭＡＣ＿Ａに通知し、パリティエラー状態ビ
ットをＦＩＦＯＲのＴＤＣＲ１のＰＥフィールドに設定
し（ＴＦＭおよびＩＮＴを経由してＩＯＰに通知し）、
状態８に進む。エラーが無ければ、ＤＭＡＣ＿Ａ＿ＲＥ
Ｑビットをリセットして状態０に戻る。
【０９７８】状態２（伝送バイト・カウントおよびデー
タをＦＩＦＯＲに書込む）−ＦＩＦＯＲからの承認で、
ＴＤＦＳＷおよび伝送バイト・カウントをレジスタ384
に転送し、状態０で示されたＷＲ２指令の第２語として
ＦＩＦＯＲに書込む。書込まれる第１語は、ＦＩＦＯＲ
へ状態０指令が発せられたときレジスタ384にある伝送
データである。状態５に進む。
【０９７９】状態３（受信現在データバッファ・アドレ
スおよび受信データをＦＩＦＯＲから読出す）−ＦＩＦ
ＯＲからの承認で、受信現在データバッファ・アドレス
がＦＩＦＯＲ＿ＤＡＴＡ＿ＢＵＳからレジスタ３８５に
ラッチされ、そのパリティがチェックされる。エラーが
無ければ、状態６に進んでパリティエラー指示をＲＤＣ
Ｒ１／ＦＩＦＯＲのＰＥビットに書込む（最終的にはＲ
ＦＭによるパリティエラー状態の認識およびＩＮＴ割込
によるＩＯＰの通知が発生する）。エラーが無ければ、
状態９に進んで第２語をＦＩＦＯＲから受取る。
【０９８０】状態４（更新された受信現在データバッフ
ァ・アドレスをＦＩＦＯＲに書込む） −ＦＩＦＯＲか
らの承認（状態０で提示された受信現在データバッファ
・アドレスに関する書込動作を承認すること）により、
ＤＭＡＣ＿Ａ＿ＲＥＱをリセットし、状態０に進む。
【０９８１】状態５（２語書込について調節する）−こ
の状態は、２語書込の期間中ＦＩＦＯＲに関してタイミ
ングを再調整する働きをする（状態２を参照）。
【０９８２】状態６（受信チャンネルに対するパリティ
エラー指示子を書込む）−ＦＩＦＯＲがＲＤＣＲ１を書
込んでパリティエラー指示ビットを改訂すると、ＩＮＴ
へのＤＭＡＣ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ指示（ＩＮＴ
のＤＭＡＲ＿ＰＡＲＩＴＹ＿ＥＲＲＯＲ入力に現われ
る、図37）を作動させる。ＤＭＡＣ＿Ａ＿ＲＥＱビット
をリセットし、状態０に戻る。
【０９８３】状態７（２語読出の第２状態）−ＦＩＦＯ
Ｒからの承認で、受信データ語（ＦＩＦＯＲから読出さ
れた第２語）のパリティエラーをチェックする。エラー
が発生していれば、状態６に進んでパリティエラー指示
子をＲＤＣＲ１／ＦＩＦＯＲに書込む。エラーが無けれ
ば、ＤＭＡＣ＿Ａ＿ＲＥＱをリセットし、状態０に戻
る。
【０９８４】状態８（ＦＩＦＯＲがＴＤＣＲ１にエラー
指示子が入っている状態語を書込み終るのを待つ）−Ｆ
ＩＦＯＲからの（状態１でのＴＤＣＲ１書込セットアッ
プの）承認があると、ＤＭＡＣ＿Ａ＿ＲＥＱビットをリ
セットし、状態０に戻る。
【０９８５】状態９（２語読出に対するバッファ状態）
−この状態は、２語読出（状態３を参照）の第２語の読
出期間中のタイミング再調整に備えるのに使用される。
【０９８６】14. ＭＩＯ マスタ入出力（ＭＩＯ）区画は、ＤＭＡＣのためにＩＯ
Ｐ母線の制御を調停する。制御権を得ると、ＭＩＯは、
ＤＭＡＣにより転送されたアドレスおよび制御パラメー
タを使用してＩＯＰ記憶装置に対して直接記憶装置アク
セス転送を行う（転送がＩＯＰ記憶装置への書込である
ときは、データ、通常は受信データをも使用する）。
【０９８７】典型的環境においては、ＩＯＰ処理エンジ
ンをモトローラ68000プロセッサおよびマスタ制御を外
部で引受けることができるようにする68000の母線とす
ることができる。別の典型的環境では、ＩＯＰプロセッ
サは、やはり調停による複数母線支配権を考慮するマイ
クロチャンネル母線構成（マイクロチャンネルはＩＢＭ
社の商標である）を使用するＩＢＭ社のプロセッサのフ
ァミリの一つとすることができる。このような環境で
は、ＭＩＯは、母線の制御権を得ると直ちに母線マスタ
（68000の環境では16ビット母線マスタ、マイクロチャ
ンネル母線環境では32ビット・マスタ）として動作す
る。
【０９８８】図54を参照すると、ＭＩＯは、状態機械ユ
ニット400、データレジスタおよびパリティチェック回
路401（ＩＯＰ母線の並列データ容量に対応する多数の
ビットを収容する）、ＤＭＡＣのデータ出力（ＤＭＡＣ
＿ＭＩＯ＿ＤＡＴＡ）に接続するマルチプレクサ回路40
2、ＩＯＰ母線のデータ部ＩＯＰ＿ＤＡＴＡ＿ＢＵＳに
接続する受信機回路およびトライバ回路、それぞれ403
および404、ＤＭＡＣからのアドレス入力（ＤＭＡＣ＿
ＭＩＯ＿ＡＤＤＲ）とＩＯＰ母線のアドレス部（ＩＯＰ
＿ＡＤＤＲＥＳＳ）との間に結合するドライバ回路40
5、およびタイムアウト・タイマ406、から構成されてい
る。ＩＯＰ＿ＤＡＴＡ＿ＢＵＳは、現在のところ16デー
タビットおよび２パリティビットの双方向並列転送に適
応している。ＩＯＰ＿ＡＤＤＲＥＳＳは、ＭＩＯからの
24アドレスビットおよび３パリティビットの並列転送に
適応している。
【０９８９】状態機械400の左側にある線は、ＩＯＰ母
線の制御線要素まで延びており、ユニット400の右側の
線はＤＭＡＣまで延びている。ユニットの右側にある線
には、異なる読み書き制御機能（ＤＭＡＣ＿ＭＩＯ＿Ｒ
Ｄ１、＿ＲＤ３、＿ＷＲ１）を指定するＭＩＯからＤＭ
ＡＣへの三つの入力、およびＭＩＯからＤＭＡＣへの四
つの出力、三つはＤＭＡＣの３入力（ＭＩＯ＿ＤＭＡＣ
＿ＡＣＫ０、＿ＡＣＫ１、＿ＡＣＫ２）により指定され
たそれぞれの動作を承認し、一つは終了指示（ＭＩＯ＿
ＤＭＡＣ＿ＤＯＮＥ）を発生する、が存在する。ＡＣＫ
０は、３語読出の最初の転送および／または１語読み書
きの１語の転送を承認する。ＡＣＫ１はおよびＡＣＫ２
は、３語読出の第２語および第３語の転送をそれぞれ承
認する。
【０９９０】ユニット400の左側で、線ＩＯＰ＿ＲＤ／
ＷＲの状態は、（母線からＭＩＯへのデータの転送に関
する）読出要求と（ＭＩＯから母線へのデータの転送に
関する）書込要求とを区別する。ＩＯＰ＿ＢＵＳ＿ＲＥ
Ｑは、活性のとき、外部母線調停回路にＭＩＯが母線へ
のアクセスを探していることを指示する。ＩＯＰ＿ＭＩ
Ｏ＿ＢＵＳ＿ＧＲは、母線調停回路からＭＩＯへ母線が
使用に利用可能であることを示す「承諾」信号を運ぶ。
ＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣＫは、ＭＩＯから母線調停
回路への承諾を承認する信号である。ＩＯＰ＿ＡＤＤＲ
＿ＳＴＲＢは、母線サイクルの始まりを規定するＭＩＯ
からのアドレス・ストローブ信号である。ＩＯＰ＿ＬＤ
ＳおよびＩＯＰ＿ＵＤＳは、データ母線上の下位８ビッ
トおよび上位８ビットが有効であることをそれぞれ示す
ＭＩＯからの下位データ・ストローブ信号および上位デ
ータ・ストローブ信号である。ＩＯＰ＿ＤＴＡＣＫは、
母線サイクルが終結していることを示す（ＩＯＰ記憶装
置に関連する）母線のスレーブ側からの承認である。
【０９９１】ＩＯＰ側のパリティエラー指示は、ＩＯＰ
＿ＢＵＳ＿ＥＲＲＯＲ入力を経由して状態機械400に供
給され、ユニット400からＤＭＡＣへのパリティエラー
指示は、ＭＩＯ＿ＤＭＡＣ＿ＰＥを経由して供給され
る。タイマ406は、ユニット400から母線に発せられた信
号に対する予想応答をタイムアウトし、予想応答が所定
の時間内に現われないとき母線アクセスの再調停を始め
るようにユニットを調節する（下の状態機械の状態の説
明を参照）。
【０９９２】ＤＭＡＣから要求を受取ると、ＭＩＯはＩ
ＯＰ＿ＢＵＳ＿ＲＥＱを表明する。外部調停回路がＩＯ
Ｐ＿ＭＩＯ＿ＢＵＳ＿ＧＲでアクセスを承諾すると、Ｍ
ＩＯは応答してＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣＫを表明
し、ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢを作動させながら、Ｄ
ＭＡＣからのアドレスをＩＯＰ＿ＡＤＤＲＥＳＳに設置
する。ＩＯＰ＿ＲＤ／ＷＲの極性は、ＭＩＯにより転送
の方向を決定するように設定される。書込サイクルで、
ＭＩＯは、ＤＭＡＣからのデータをＩＯＰ母線に載せ
る。読出サイクルで、受信器403は、ＩＯＰ記憶装置制
御器が母線を駆動することができるように母線を交差さ
せ、これによりデータが母線からＭＩＯにより受取られ
るようにする。ＭＩＯは、データを転送する必要に応じ
て上位および下位のデータ・ストローブ（ＩＯＰ＿ＵＤ
Ｓ、＿ＬＤＳ）を選択的に表明し、サイクルのデータ転
送部分が完了したことを示すＩＯＰ＿ＤＴＡＣＫ指示を
待つ。
【０９９３】ＭＩＯは、ＤＭＡＣ４に関するデータを一
度に４バイトづつ転送し、ＤＣＢはＩＯＰ記憶装置から
12バイトを取出す（ＴＤＣＲ１、ＴＤＣＲ３、およびＴ
ＤＣＲ４）。ＩＯＰデータ母線の幅は２バイトに過ぎな
いから、データおよびＤＣＢの転送には複数の母線サイ
クルが必要である。したがって、アクセスが承諾される
と、ＭＩＯは、データを転送するのに２母線サイクル、
ＤＣＢを転送するのに６母線サイクルだけ、母線を保持
する。
【０９９４】読出転送の最初のサイクルで、データレジ
スタ401（幅16ビット）はデータをラッチする。同じ転
送の第２サイクルで、受取ったデータがレジスタ401に
保持されている16ビットと共に幅４バイトの転送径路を
通ってＤＭＡＣに直接伝えられる。このような方法で、
ＤＭＡＣに一度に32ビットのデータが提示される。デー
タレジスタ401は、パリティエラー指示を発生するよう
にユニット400によりラッチされることができるパリテ
ィ位置を備えている。
【０９９５】マルチプレクサ402は、書込動作中にＤＭ
ＡＣにある32ビットの源レジスタから一度に16ビット
を、ドライバ404を経由して、ＩＯＰ＿ＤＡＴＡ＿ＢＵ
Ｓに、下位および上位の16ビット部分を交互に、伝える
のに使用される。タイマ406は、母線調停回路またはＩ
ＯＰ記憶装置のスレーブ制御器からの紛失応答をタイム
アウトするためＭＩＯにより使用される。これが発生す
ると、ＭＩＯは母線を解放してアクセスを再調整しなけ
ればならない。
【０９９６】14.1 ＭＩＯの状態機械の状態 状態０（アイドル状態）−ＩＯＰ母線制御信号のすべて
をリセットし、ＤＭＡＣ＿ＭＩＯ＿ＷＲ１、＿ＲＤ１、
および＿ＲＤ３の各信号線を監視する。これらの線のど
れかが活性であれば、ＩＯＰ＿ＢＵＳ＿ＲＥＱを表明し
て、タイマ406による50マイクロ秒の母線タイムアウト
を開始する。状態１に進む。
【０９９７】状態１（ＩＯＰ母線の制御を待つ）−ＩＯ
Ｐ＿ＢＵＳ＿ＧＲが活性のとき、母線の制御がＭＩＯに
対して承諾される。ユニット400は、ＩＯＰ＿ＡＤＤＲ
＿ＳＴＲＢ、ＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣＫ、およびＩ
ＯＰ＿ＤＴＡＣＫ（これらの線はすべて双方向、３者に
またがっており且つ母線を制御しているマスタにより駆
動される）に関する外部起源の活動についてチェックす
ることにより他の母線が母線上で「ぐずぐずして」いな
いことを確認する。ユニット400は、これらの線が静か
になるのを待ってからＩＯＰ＿ＢＵＳ＿ＧＲ＿ＡＣＫを
表明して受取った承諾信号に応答し、他の母線マスタを
しりぞける。同時に、ＤＭＡＣアドレスが母線のアドレ
ス線に載せられ、ＩＯＰ記憶装置に対する動作が書込み
であれば、ＤＭＡＣデータが母線データ線に載せられ
る。状態２に進む。
【０９９８】−母線タイムアウトが母線要求が承諾され
る前に盡きれば、母線タイムアウトエラー状態が検出さ
れる。ユニット400は、（状態０で表明された）ＩＯＰ
＿ＢＵＳ＿ＲＥＱを表明解除し、状態14に進んでＤＭＡ
Ｃに通知する。
【０９９９】状態２（母線要求の表明解除）−状態０で
表明された母線要求を表明解除し、母線タイムアウト・
タイマを再始動させ、状態３に進む。
【１０００】状態３（母線データ転送サイクルを開始す
る）−ＩＯＰ＿ＡＤＤＲ＿ＳＴＲＢを表明してサイクル
を開始し、ＩＯＰ記憶装置制御装置からのＩＯＰ＿ＤＴ
ＡＣＫ応答を待つ。応答を受取り、動作がＩＯＰ記憶装
置からの読出であれば、母線上のデータをデータレジス
タ401にラッチし、状態４に進む。
【１００１】−タイマが応答無しで切れると、ＩＯＰ＿
ＢＵＳ＿ＧＲ＿ＡＣＫを表明解除して母線を放棄し、母
線エラー状態をＤＭＡＣに知らせる状態14に進む。
【１００２】状態４（タイミング遅延状態）−この状態
は、（M68000）母線のタイミング要請を満たすために、
ＩＯＰ＿ＤＴＡＣＫが（状態３で）活性になってから母
線サイクルを延長するのに使用される。状態５に進む。
【１００３】状態５（母線サイクルの除外例をチェック
する）−この状態は、転送サイクル中に発生する母線除
外例（受信機403とＭＩＯ＿ＤＡＴＡの間のパリティチ
ェック回路407からの図示しない入力により示される読
出動作時のＩＯＰ＿ＢＵＳ＿ＥＲＲＯＲまたはデータ・
パリティエラー）をチェックするのに使用される。除外
例が発生すれば、データ・パリティ指示と共にＭＩＯ＿
ＤＭＡＣ＿ＡＣＫ０およびＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥ
をＭＩＯ＿ＤＭＡＣ＿ＰＥを経由して表明することによ
り、除外例をデータ・パリティエラー、承認、および完
了指示子をＤＭＡＣに写像し、状態０に進む。除外例が
発生しなければ、どのＤＭＡＣ要求が活性であるかに無
関係に状態６に進む。
【１００４】状態６（最初の母線サイクルを終る）−第
２の母線サイクルを始めることができるように、ＩＯＰ
記憶装置がＩＯＰ＿ＤＴＡＣＫを表明解除するのを待
つ。次いでＩＯＰ＿ＤＴＡＣＫの再表明を待ち、状態７
に進む。再表明前にタイマが満期になれば、状態14に進
む。
【１００５】状態７（第２母線サイクルを開示する）−
歩進したＤＭＡアドレス（ＩＯＰ記憶装置の次の16ビッ
ト記憶位置を指す）を、書込動作が要求されていればＤ
ＭＡＣデータと共に、母線に載せ、ＩＯＰ＿ＡＤＤＲ＿
ＳＴＲＢを表明して第２母線サイクルを開始し、ＩＯＰ
記憶装置制御器からの応答を待つ。応答を受取れば状態
８に進む。応答が無くてタイマが満期になれば、母線を
放棄して状態14に進む。
【１００６】状態８（ＤＭＡＣにその要求に対し承認）
−ＤＭＡＣからの要求の形式をチェックする。要求が１
語書込であれば、状態９に進む。要求が１語読出であれ
ば、ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０を表明して状態13に進
む。要求が３語（ＤＣＢ）読出であれば、三つの承認の
一つを最後の２アドレスビットの機能として表明する
（転送はすべて４バイト境界で始まるので、最後の２ビ
ットは第２の転送では00から01に変り、第３の転送では
01から11に変る。したがってユニット400は、アドレス
ビットが00であればＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０を表明
し、ビットが01であればＭＩＯ＿ＤＭＡＣ＿ＡＣＫ１を
表明し、ビットが11であればＭＩＯ＿ＤＭＡＣ＿ＡＣＫ
２を表明する）。第２の読出で、母線上のデータビット
はレジスタ401のデータビットと連結され、ＤＭＡＣは3
2データビットでＭＩＯ＿ＤＡＴＡで提示される。状態1
0に進む。
【１００７】状態９（第２母線書込サイクルの終り）−
ＩＯＰ＿ＢＵＳ＿ＥＲＲＯＲを経由して母線除外例エラ
ーを再びチェックする。エラーが存在すれば、エラー指
示を（ＭＩＯ＿ＤＭＡＣ＿ＰＥにより）設定する。状態
12に進む。
【１００８】状態10（第２読出サイクルで母線除外例を
チェックする）−除外例ＩＯＰ＿ＢＵＳ＿ＥＲＲＯＲま
たはデータ・パリティエラー指示（407での）をチェッ
クする。除外例があれば状態13に進んでＤＭＡＣに通知
する。除外例が無く、且つＤＭＡＣ要求が１語読出であ
れば、状態13に進む。ＤＭＡＣ要求が３語読出であり、
且つ最後の２アドレスピットが11以外であれば、状態11
に進んでＤＭＡＣアドレスを歩進させて更に多くのデー
タを読出す。最後の２アドレスビットが11であれば、状
態13に進む。
【１００９】状態11（ＤＭＡＣのＤＣＢを読出す）−Ｉ
ＯＰ＿ＤＴＡＣＫが表明解除され、再び表明されると、
状態３に進む。タイマが表明解除、再表明しないで満期
になれば、母線制御を放棄して状態14に進む。
【１０１０】状態12（書込要求の最後の状態）−ＩＯＰ
＿ＤＴＡＣＫが表明解除されると、ＭＩＯ＿ＤＭＡＣ＿
ＡＣＫ０をＤＭＡＣに表明し、タイマをリセットし、母
線制御を放棄し、状態０に進む。タイマがＩＯＰ＿ＤＴ
ＡＣＫの表明解除前に満期になれば、母線制御を放棄し
て状態14に進む。
【１０１１】状態13（読出転送の最後の状態）−ＭＩＯ
＿ＤＭＡＣ＿ＤＯＮＥをＤＭＡＣに表明して状態０に進
む。
【１０１２】状態14（除外例の状態）−ＭＩＯ＿ＤＭＡ
Ｃ＿ＤＯＮＥをＤＭＡＣに表明し、ＤＭＡＣがその要求
を表明解除するのを待ち、状態０に進む。
【１０１３】15. ハイパーチャンネル ハイパーチャンネルは、Ｈチャンネルとしても知られて
いるが、より小さなチャンネルを組合せて帯域幅を増す
ように形成された集合体である。ＩＳＤＮ環境において
のハイパーチャンネルに関するＣＣＩＴＴの勧告は、38
4kbpsで動作するＨ０形ハイパーチャンネル、1,536Mbps
で動作するＨ11ハイパーチャンネル、および1,920Mbps
で動作するＨ12ハイパーチャンネル、を考えている。
【１０１４】前述のように構成されている主題のＩＤＬ
Ｃ装置は、各々が64kbpsで動作する32個の全二重「基
本」チャンネル（「Ｂ」または「Ｄ」チャンネル）を支
持する。各基本チャンネルにはＢＴＤＭに関する32個の
「基本」処理タイムスロットの対応する一つが割当てら
れている。この構成では、ＲＳＭ、ＤＭＡＲＱ、ＤＭＡ
Ｃ、およびＩＮＴの論理は、ハイパーチャンネルあたり
６個の基本チャンネルスロットを組合せることにより最
大５個までのＨ０ハイパーチャンネルを、または24基本
スロットにまたがる１個のＨ11ハイパーチャンネルを、
または30基本スロットにまたがる１個のＨ12ハイパーチ
ャンネルを、形成し、支持することを考慮している。Ｈ
11またはＨ12ハイパーチャンネルを構成するときは、Ｈ
０ハイパーチャンネルを形成することはできないが、Ｂ
／Ｄチャンネルはハイパーチャンネルが使用しないスロ
ット（Ｈ11が使用しない８スロットまたはＨ12が使用し
ない２スロット）内で共存することができる。
【１０１５】ＩＤＬＣはＣＣＩＴＴの勧告を超えて進
み、どんな数の基本スロットをも一層大きなチャンネル
に割当てて帯域幅に関する柔軟性を最大にすることがで
きる他、隣接しないスロットをも割当てることができる
（現在Ｂ／Ｄチャンネルに使用しているため充分な数の
隣接チャンネルを利用することができないときでもハイ
パーチャンネルを形成することができる）。ハイパーチ
ャンネル内の基本タイムスロットの構成は、（ＩＯＰに
より）動的にプログラムすることができると共にＩＤＬ
Ｃの処理要素に対して論理的に透明である。
【１０１６】15.1 ハイパーチャンネルの形成および使
用 ＩＤＬＣでは、ハイパーチャンネルの形成および使用
は、ＳＩＯ、ＲＳＭ、ＤＭＡＲＱ、およびＤＭＡＣの各
区画に分散している論理を経由して実施される。ハイパ
ーチャンネルの創成および動作は、他のすべての区画に
対して論理的に透明である。ハイパーチャンネルは、現
在のところ「構成要素」スロットと名付けている不活性
基本タイムスロットを集合的に割当てることにより形成
される。
【１０１７】ハイパーチャンネルの実施に関するこの発
明の技法の背後にある根本的且つ独特の考え方は、各ハ
イパーチャンネルに最も早く現われる構成要素スロット
をいわゆる「基準」スロットとして割当てることであ
る。ハイパーチャンネル全体のプロセス状態および構成
パラメータはすべてそのスロットに対して（ＴＳＲ、Ｆ
ＩＦＯＲ、ＤＭＡＲ、および下に説明する一定のレジス
タに）格納されている。
【１０１８】ハイパーチャンネルの各構成要素スロット
は、ＲＳＭおよびＤＭＡＣの論理のためにそれぞれの基
準スロットと論理的に関連している。基準スロット以外
の構成要素スロットに関する処理期間中、（ＴＳＲおよ
びＦＩＦＯＲに関する）関連アドレッシング・パラメー
タは、基準スロットのものに変換される。したがって、
各構成要素スロットに対して、構成制御およびプロセス
状態の各機能は、基準スロットに割当てられているＴＳ
Ｒ記憶位置に関して時間交換され、ＦＩＦＯ管理制御パ
ラメータは、基準スロットに割当てられたＦＩＦＯＲ記
憶位置に対して格納され、取出される。
【１０１９】この多数対１再写像は、ＣＣＲレジスタの
ＣＴ（チャンネル形式）フィールドおよびＨＣＲ（ハイ
パーチャンネル構成レジスタ）の内容により規定され
る。基本チャンネルのＣＣＲはそれぞれのチャンネルに
割当てられたＴＳＲ空間に格納され、それぞれのチャン
ネルに対するタイムスロット・サービス中にＲＳＭのハ
ードウェアＣＣＲレジスタに取出されるということを想
起すること（図５および図10、および先のＲＳＭの説明
を参照）。また、ＨＣＲは共通レジスタ（タイムスロッ
トを超えて複製されることのない固定パラメータを保持
するもの）であってＳＩＯに物理的に設置されており
（トポロジー的選択の結果であるが他の区画にも同様に
設置することができる）、その出力は他の区画に結合さ
れている（図５および図43、および下のＨＣＲフィール
ドの割当の説明を参照）ことをも想起すること。
【１０２０】ハイパーチャンネルが作られると、ＨＣＲ
レジスタがＩＯＰによりプログラム可能に設定され、関
連ポインタを構成要素基準スロットに示すがこれはＢＴ
ＤＭのスロットのフレームに最も早く現われる（このス
ロットは、ＦＳＣすなわちそれぞれのハイパーチャンネ
ルの最初のスロットとも言われる）。ハイパーチャンネ
ルの各構成要素スロットに対して、関連ＣＣＲにＣＴ
（チャンネル形式）フィールドが（ＩＯＰ／ＳＩＯによ
り）設定されてそれぞれのチャンネル形式および番号
を、Ｂ／Ｄ、Ｈ01、Ｈ02、Ｈ03、Ｈ04、Ｈ05、またはＨ
１（用途環境に応じてＨ11またはＨ12）の内の一つとし
て示す。
【１０２１】ＨＣＲは、最大５個のハイパーチャンネル
と関連し得る６ビット・フィールド５個を備えている
（下の詳細を参照）。このような各フィールドは、関連
チャンネルが活性であるか否かを示す役目をする１個の
活動ビット、および関連基準スロットを指すＦＳＣポイ
ンタを構成する５個のビットを備えている。経済および
簡単のため、ハイパーチャンネルの構成パラメータおよ
び状態パラメータはすべて基準スロットに関して格納さ
れており、ＦＳＣポインタは、関連構成要素スロットに
関する処理活動中基準スロットにアドレスするのに使用
される。各スロットに対する処理を開始する前に、ＲＳ
Ｍはそのスロットに関連するＣＣＲを予備呼出しし（図
４の項目「Ｐ」を参照）、その中の情報を使用してその
スロットに関して動作する区画に関連する処理パラメー
タを組立てる。このようなパラメータの一つはタイムス
ロット指示子ＲＳＭ＿ＴＳＩであって、これはＢ／Ｄ形
チャンネルに対してそれぞれのチャンネルの物理的時間
位置に対応する。
【１０２２】各チャンネルに関する予備呼出しされたＣ
ＣＲ内のＣＴ（チャンネル形式）フィールドは、それぞ
れのチャンネル形式を通常のＢ／Ｄ形式またはハイパー
チャンネルの６形式（Ｈ１または特別に番号を付けたＨ
０形式Ｈ01〜Ｈ05）の一つとして識別する３ビット符号
である。ＲＳＭは、予備呼出しされた各ＣＣＲのＣＴフ
ィールドを検査してそれぞれの次のスロットのチャンネ
ル関係を判定する。ＲＳＭは、Ｂ／Ｄチャンネルに関し
て他の区画に対するその外部タイムスロット指示子ＲＳ
Ｍ＿ＴＳＩとして使用されるスロット・カウントを維持
する。次のスロットがハイパーチャンネルに割当てられ
たものであることを確認すると直ちに、ＲＳＭは、ＨＣ
Ｒの関連活動ビットを通してハイパーチャンネルの活動
状態を判定する。ハイパーチャンネルが活性であれば、
ＲＳＭはその現在のスロットカウントをＨＣＲの関連Ｆ
ＳＣフィールドにある値で置き換え、その外部タイムス
ロット指示子ＲＳＭ＿ＴＳＩが基準スロットの時間位置
に対応する値を取るようにする。
【１０２３】したがって、次のスロットに関する新しい
状態情報を（同期処理区画に）ロードしている間に、基
準スロットに関連するＴＳＲ内の空間がアドレスされ、
そのスロットに関する処理中にＦＩＦＯＲへのアクセス
が基準スロットに関連する空間に対して行われる。更
に、同期領域（ＤＭＡＣ）におけるデータ転送処理に関
して、ＤＭＡＲＱで未定になっている要求の状態が時間
多重同期でＲＦＭおよびＴＦＭに提示される。この目的
で、ＲＳＭはＤＭＡＲＱにそのタイムスロット指示ＲＳ
Ｍ＿ＴＳＩを供給し、ハイパースロットに関連するタイ
ムスロット期間中に、それぞれのハイパーチャンネル形
式の制御指示（それぞれのハイパーチャンネル形式Ｈ
１、Ｈ01、Ｈ02、…、Ｈ05を区別するＲＳＭ＿ＤＭＡＲ
Ｑ＿Ｈ１またはＲＳＭ＿ＤＭＡＲＱ＿Ｈ０）を供給す
る。したがって、ハイパーチャンネルに関連するタイム
スロット期間中に、ＤＭＡＲＱはＲＳＭからの関連形式
指示を使用してＲＦＭ／ＴＦＭに提示する関連要求状態
を選択し、Ｂ／Ｄチャンネルに関連するタイムスロット
期間中にＤＭＡＲＱはＲＳＭ＿ＴＳＩを使用して提示用
関連要求状態を選択する。他の詳細については先のＤＭ
ＡＲＱの説明を参照のこと。
【１０２４】ＤＭＡＲＱが待合わせる要求は、ＤＭＡＣ
により一度に一つづつ、所定の優先順序（ＤＭＡＲＱの
説明を参照）でサービスされる。ハイパーチャンネル要
求がＤＭＡＣによりサービス用に選択されると、その区
画内の状態論理が（ＤＭＡＲＱ Ｈ０またはＨ１待行列
の）要求位置を思い出してＨＣＲ内のそれぞれのＦＳＣ
機能をＦＩＦＯＲおよびＤＭＡＲに関する関連アドレス
ポインタＤＭＡＣ＿ＣＨＮ＿ＮＢＲとして選択する。Ｄ
ＭＡＣ状態論理はまた関連アドレスポインタ（ＤＭＡＣ
＿Ｈ＿ＰＴＲ）およびリセット・オペレータ機能（ＤＭ
ＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴまたはＤＭＡＣ
＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ）を発生し、これ
らは共に所定要求の特定の待行列位置を指すが、これら
がＤＭＡＲＱに示してその要求をリセットする（ＤＭＡ
ＲＱの説明を参照）。
【１０２５】15.2 ＨＣＲフィールドの割当 ＨＣＲ（図45）は、２ビット・フィールドＨＣＴ（ハイ
パーチャンネル形式）および最大５個までのＨ０形式ハ
イパーチャンネルＨ０ｎ（ｎ＝１〜５）に関連し得る６
ビット・フィールド５個を備えている。各６ビット・フ
ィールドは、活動指示ビットＨｎＡ（ｎ＝１〜５）を備
えており、５ビット・フィールドは、それぞれのハイパ
ーチャンネルが活性のとき基準スロット（ｎ＝１〜５）
の時間位置を指定するポインタＦＳＣｎ（ｎ＝１〜５）
として使用される。
【１０２６】（ＩＯＰ／ＳＩＯにより）ＨＣＴフィール
ドに格納されている値は、次のようにハイパーチャンネ
ル形式に関する二つの制限の一つを示している（２ビッ
トは４状態を考慮しているが、それらの二つだけを現在
のところ使用している）。（１）Ｈ１ハイパーチャンネ
ルの形成禁止（Ｈ０およびＢ／Ｄは可能）、または
（２）Ｈ１ハイパーチャンネル使用中（Ｈ０の形成は不
可であるがＢ／Ｄはなお可能である）。
【１０２７】ＨｎＡビットは、活性のとき関連ハイパー
チャンネルが活性であることを示す。Ｈ２Ａ〜Ｈ５Ａは
Ｈ０ハイパーチャンネルの形成を考えている状態（Ｈ１
ハイパーチャンネルの形成が禁止されている）でのみ活
性になることができる。Ｈ２Ａ〜Ｈ５Ａの活性状態は、
それぞれ対応する番号の付いたハイパーチャンネルＨ02
〜H05の活性状態を示す。Ｈ１Ａの活性状態は、ＨＣＴ
の状態に応じてＨ１形ハイパーチャンネルが活性である
かまたはＨ01形ハイパーチャンネルが活性であるかを示
す（ＨＣＴがＨ１が使用中であることを示していればＨ
１形、その他の場合にはＨ01形）。
【１０２８】ＨＣＲのＨＣＴフィールドおよびＨｎＡフ
ィールドにより与えられる情報は冗長のように思われる
が、この情報は特定の同期化目的を有している。一般的
な意味において、同じ情報は、関連スロットのＣＣＲ
で、特にそれぞれのチャンネル形式フィールドＣＴおよ
び通信用データ転送の有効性を示すそれぞれのビット
で、利用できる。しかし、ＨＣＲ情報はハイパーチャン
ネルの始動を同期化するのに必要である。
【１０２９】ハイパーチャンネルが形成されると、ＩＯ
Ｐは、（ＴＳＲ、ＦＩＦＯＲ、およびＤＭＡＲ内の）す
べての構成要素スロットに対する制御パラメータをプロ
グラムし、ＨＣＲに適切な基準スロット・ポインタを設
定し、ＨＣＲ内の関連ＨｎＡビットを作動させる。この
最後の動作は、すべての構成要素スロットに関する活性
状態を瞬時に確立する。そうでない場合には、或る一つ
の構成要素による通信の開始が未だ活性にはなっていな
い別の次に現われる構成要素による動作と矛盾すること
がないように、すべての構成要素スロットに対するＣＣ
Ｒ情報のローディングを同期化する必要がある。これ
は、このような通信はオーバランまたはアンダーランを
避けるのに必然的にすべての構成要素スロットの全帯域
幅を必要とするので、エラーを生ずることになる。
【１０３０】活性ハイパーチャンネル指示ＨｎＡに関し
て、それぞれのＦＳＣｎフィールドは、ＲＳＭおよびＤ
ＭＡＣに使用される基準スロットポインタを備えてい
る。ＲＳＭはこのようなポインタを各構成要素スロット
に対して使用して、それぞれのスロットの物理的時間位
置を効果的に指定する内部スロット・カウントを関連基
準スロットの時間位置を指定する外部論理タイムスロッ
ト指示ＲＳＭ＿ＴＳＩに変換する。外部指示はこのよう
にして、構成要素スロットがサービスされるときはいつ
でも、基準スロットに割当てられたＴＳＲおよびＦＩＦ
ＯＲ：の記憶位置をアドレスするのに使用される。
【１０３１】各活性ハイパーチャンネルに関し、ＲＳＭ
はまた、制御信号をＤＭＡＲＱに対して発生し（ＲＳＭ
＿ＤＭＡＲＱ＿Ｈ１、ＲＳＭ＿ＤＭＡＲＱ＿Ｈ０）、Ｒ
ＦＭおよびＴＦＭからの要求をＤＭＡＲＱ内の特定の待
行列位置に向ける（先のＤＭＡＲＱの説明を参照）。
【１０３２】ＤＭＡＣは、ＦＳＣポインタを使用してハ
イパーチャンネル要求に関するそのチャンネル番号（Ｄ
ＭＡＣ＿ＣＨＮ＿ＮＢＲ）制御機能およびＨポインタ
（ＤＭＡＣ＿Ｈ＿ＰＴＲ）制御機能を決定する（先のＦ
ＩＦＯＲ、ＤＭＡＲ、ＤＭＡＱＲ、およびＤＭＡＣの説
明を参照）。チャンネル番号機能はＦＩＦＯＲおよびＤ
ＭＡＲに関する（部分）アドレスとして使用されるが、
Ｈポインタ値は（ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥ
ＳＥＴまたはＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳ
ＥＴと関連して）ＤＭＡＲＱに対するリセット操縦機能
として使用されることを想起すること。
【１０３３】15.3 ハイパーチャンネル論理の概要 図55はハイパーチャンネルの形成および使用に適用でき
るＩＤＬＣの論理の概略を示す。このような論理は図示
のとおりＲＳＭ、ＤＭＡＣ、およびＤＭＡＲＱの各区画
内に分散されている。分散されている部分について以下
に別々に説明する。論理的に明白にするため、図55は、
「個別の」論理要素（たとえば、セレクタ回路、デコー
ダ、など）により行われる一定の機能を示しているが、
提示した実施例ではこれら機能の多くがそれぞれの区画
の状態論理内部に組込まれている。
【１０３４】15.3.1 ハイパーチャンネル論理のＲＳＭ
部 ハイパーチャンネルの使用に関連するＲＳＭ論理は、セ
レクタ回路450を備えている。ハイパーチャンネルの各
構成要素スロットの始まりで、回路450は、ＨＣＲレジ
スタにある５個の番号付きフィールド群（群ＨｎＡ、Ｆ
ＳＣｎ。ｎ＝１〜５）の一つの中の情報をその出力に転
送するよう動作する。所定の活動指示ビットＨｎＡは活
動指示出力「Ａｃｔ．Ｉｎｄ．」に転送され、関連する
基準スロット・ポインタＦＳＣｎは「基準スロット・ポ
インタ」出力に転送される。
【１０３５】ＨＣＲレジスタは、この図および図５では
ＳＩＯにあるように示してあるが、これはトポロジー的
および信号伝送の便利のため行われていることを理解す
べきである（トポロジー的便利さは区画内の回路計数の
分布に関するものであり、信号伝送の便利さはＩＯＰか
らこのレジスタの入力までの最短径路を設けることに関
する）。勿論これは論理的に不可欠なことではない（す
なわち、レジスタをＲＳＭ内に論理的に一層一貫性のあ
るように設置することができ、または他の或る区画に全
体としての便利さが恐らくは少くなるようにして配置す
ることができる）。
【１０３６】論理450により行われるＨＣＲ群の選択
は、451に加えられる予備ＣＣＲのＣＴフィールドで決
まるが、予備ＣＣＲはＲＳＭによりＴＳＲから各スロッ
ト期間の初期に、関連スロットに対するＩＤＬＣ同期処
理の開始の前に取出される（図４を参照）。所定のフィ
ールド群中の活動指示ビットＨｎＡは、ＡＮＤゲート45
2に加えられ、所定群のＦＳＣｎ部は別のセレクタ453に
加えられる。
【１０３７】セレクタ453は、予備呼出ＣＣＲのＣＴに
応じてセレクタ450により供給される基準スロット・ポ
インタＦＳＣｎかまたはスロット・カウンタ454により
提示されるスロット・カウントを選択する。カウンタ45
4は、ＢＴＤＭからのスロット指示の始めにより規定さ
れるスロット遷移、モジュロ32、をカウントする。ＦＳ
Ｃｎ機能は、予備呼出ＣＣＲのＣＴがハイパーチャンネ
ル形式を指定していれば選択され、スロット・カウント
454の値はその他の場合に選択される。
【１０３８】ＡＮＤゲート452の入力455は、デコーダ45
6により復号されるＣＴ機能がハイパーチャンネル形式
を指定していれば作動される。ＡＮＤゲート452の入力4
57は、ＲＳＭにより現在のスロットに関するプロセス活
動の開始に関連する遷移段階に、一般的用語では、状態
変換プロセスの或る点で、瞬間的に活性になるとき作動
され、先にラッチされたＲＳＭ＿ＴＳＩの値が、先行ス
ロットに対する同期処理の状態を保存すべきＴＳＲ空間
にアドレスするのに役立つようになり、また同じパラメ
ータの新しくラッチされた値が予備呼出ＣＣＲに関連す
るスロットに対する状態をそこからロードすべきＴＳＲ
空間にアドレスするのに役立つようになる。
【１０３９】セレクタ453の出力458は、図示しないラッ
チにラッチされ、ＡＮＤゲート452の出力からセレクタ
出力458までの点線の接続459で示そうとしたように、こ
のようなラッチは、ＡＮＤゲートの作動と時間的に同期
して（特にＲＳＭ＿ＥＮＡＢＬＥが上昇するときに）行
われる。したがって、新しいカウント・スロットが活性
ハイパーチャンネルに関連するものであるときは、セレ
クタ453の出力にラッチされているＲＳＭ＿ＴＳＩの値
は、セレクタ450により選択された基準スロット・ポイ
ンタＦＳＣｎ機能となるが、現在のスロットが活性Ｂ／
Ｄ形チャンネルに関連していれば、ＲＳＭ＿ＴＳＩのラ
ッチされた値は現在のスロット・カウントとなる。
【１０４０】ＲＳＭ＿ＴＳＩにラッチされている機能
は、今現在のタイムスロット指示として他の区画（ＴＳ
Ｒ、ＦＩＦＯＲ、ＩＮＴ、およびＤＭＡＲＱ）に提示さ
れる。このようにして、これら区画のアドレッシング機
能は、現在のスロットがハイパーチャンネルの構成要素
スロットであるとき基準スロットの時間位置を言い、他
の場合にはスロット・カウントで表わされる実際の時間
位置を言う。ＲＳＭ＿ＴＳＩ値がラッチされるにつれ
て、前の値を図示しないラッチに保存して前のスロット
に関する状態情報の保存を完了するのに必要なアドレス
パラメータを保護していることに注目する。
【１０４１】現在のスロット期間中に、ＣＣＲが再び呼
出され（先のＲＳＭの説明を参照）、そのＣＴフィール
ドがデコーダ460に加えられる。加えられたＣＴがＨ１
ハイパーチャンネル形式を指定しているときは、デコー
ダ460のそれぞれの出力461が作動される。加えられたＣ
ＴがＨ０ｎ形ハイパーチャンネル（ｎ＝１〜５）を指定
しているときは、デコーダ出力462の５本の線のそれぞ
れの一つが作動される。加えられたＣＴがＢ／Ｄ形チャ
ンネルを指定しているときはデコーダ460の図示してな
い別の出力が作動される。デコーダ出力461および462
は、それぞれのハイパーチャンネル形指示ＲＳＭ＿ＤＭ
ＡＲＱ＿Ｈ１およびＲＳＭ＿ＤＭＡＲＱ＿Ｈ０ｎとして
ＤＭＡＲＱに加えられ、ＤＭＡＲＱにより入力要求設定
信号を（ＲＦＭおよびＴＦＭから）および要求リセット
信号を（ＤＭＡＣから）Ｈ１形およびＨ０形ハイパーチ
ャンネルに関連するＤＭＡＲＱ待行列内の位置に向ける
のに使用される（これ以上の詳細については、下のハイ
パーチャンネル論理のＤＭＡＲＱ部の説明、および先の
ＤＭＡＲＱ区画の説明を参照）。
【１０４２】15.3.2 ハイパーチャンネル論理のＤＭＡ
Ｃ部 ハイパーチャンネルに使用するＤＭＡＣ論理は、「縦続
接続」セレクタ470および471を備えている。前のＤＭＡ
Ｃ区画の説明で、これらセレクタの機能は区画の状態論
理により行われるが、論理的に明白にするため、これら
機能をここでは個別の復号装置と関連して示してある。
【１０４３】セレクタ470は、選択可能入力としてＨＣ
ＲのＦＳＣフィールドを受取り、ＤＭＡＣがハイパーチ
ャンネル要求をサービスしているときＤＭＡＣ＿Ｈ＿Ｐ
ＴＲにより動作し、Ｈポインタ値により特に指定された
ＦＳＣｎフィールドを選択する。Ｈポインタは、ＤＭＡ
Ｃ＿Ａ状態機械により発生される（図49および先のＤＭ
ＡＣの関連説明を参照のこと）。
【１０４４】セレクタ471は、選択可能入力としてセレ
クタ470の出力およびやはりＤＭＡＣ＿状態機械（図4
9）により発生されるＤＭＡＣ＿Ｂ＿ＰＴＲを受取り、
これらの一つをその制御入力ＤＭＡＣ＿Ｈ−Ｂ＿ＳＥＬ
（これも状態機械により発生される）の機能として選択
する。この制御入力は、どの形式のチャンネル要求がＤ
ＭＡＣ、ハイパーチャンネル、またはＢ／Ｄ形チャンネ
ルによりサービスされているかを区別する。
【１０４５】ＤＭＡＣは、（前に説明したようにＩＯＰ
記憶装置に関する）ＤＭＡ転送サービスのためＤＭＡＲ
Ｑからの未決定要求を、一度に一つづつ所定の優先順序
（先のＤＭＡＲＱおよびＤＭＡＣの説明を参照）で選択
する。サービス用に要求が選択されると、ＤＭＡＣ状態
論理はそのＤＭＡＲＱ出力位置を記憶し、これを使用し
てそれぞれの要求をリセットするとき発生すべきＤＭＡ
Ｃ＿Ｈ＿ＰＴＲ、ＤＭＡＣ＿Ｂ＿ＰＴＲ、およびＤＭＡ
Ｃ＿Ｈ−Ｂ＿ＳＥＬの値を決定する。
【１０４６】ＤＭＡＣの論理はまた、472で示した機
能、ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥＴ、ＤＭ
ＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴ、およびＤＭ
ＡＣ＿ＲＣＶ＿ＲＥＱ、を発生する。これらの最初の二
つは上記のＨおよびＢポインタと共にＤＭＡＲＱに供給
され、リセット信号をＨポインタで指定されるハイパー
チャンネルに対するそれぞれ受信動作および伝送動作に
関連する待行列位置に向ける（ＤＭＡＣの説明を参
照）。ＤＭＡＣ＿ＲＣＶ＿ＲＥＱは、ＤＭＡＲに供給さ
れ、ＤＭＡＲを受信要求に関連する動作をアドレスする
ため調節する（先のＤＭＡＲの説明を参照）。
【１０４７】15.3.3 ハイパーチャンネル論理のＤＭＡ
ＲＱ部 ハイパーチャンネル論理のこの部分は、選択制御器およ
びハイパーチャンネルのＤＭＡＣサービス要求を処理す
ることに関連する要求待行列の部分を備えている。
【１０４８】選択制御器480は、ハイパーチャンネル要
求の処理に関係する、図47に示す選択制御器335の部分
を表わす。入力選択制御器481は、ハイパーチャンネル
要求の処理に関係する、図47の入力選択制御器333の部
分を表わす（この制御器は、設定要求およびリセット要
求をＤＭＡＲＱ要求登録待行列の適切な部分に向ける責
任を有する）。483および484で示したＨ１ハイパーチャ
ンネル要求に対する待行列は図47に示す待行列330およ
び331にそれぞれ対応する。最後に、485で示す出力選択
制御器はハイパーチャンネル要求状態をＲＦＭおよびＴ
ＦＭに提示することに関連する、図47の出力選択制御器
334の部分である。出力制御器485は、要求待行列状態を
時間多重でチャンネルスロットのサービスと同期して
（ハイパーチャンネルに関して構成要素スロットのサー
ビスと同期して）提示する。ＤＭＡ受信データ・サービ
スを要求する状態は、（図47の出力ポート334Rに待応す
る）ＤＭＡＲＱ＿ＲＦＭ＿ＲＥＱでＲＦＭに提示され、
ＤＭＡ伝送データ・サービスを要求する状態は、（図47
の出力334Tに対応する）ＤＭＡＲＱ＿ＴＦＭ＿ＲＥＱで
ＴＦＭに提示される。
【１０４９】15.4 動的ハイパーチャンネル形成の例 ハイパーチャンネル形成の一例は次のシナリオと共に進
む。最初の状態：ＩＤＬＣがＨ１形ハイパーチャンネル
の形成に対して使用禁止されており（すなわち、Ｈ０は
可能）、現在はＢＴＤＭスロット３〜７、12〜19、およ
び25〜30を使用して活性Ｂ形チャンネルおよび／または
一つ以上の（ただし５未満の）Ｈ０形ハイパーチャンネ
ルを支持している。
【１０５０】前述の状態およびスロットの使用により13
個のＢＴＤＭスロットが他の使用（スロット０〜２、８
〜11、20〜24、および31）に利用できるようになってい
る。一般に、６基本スロットから成る群をＨ０形ハイパ
ーチャンネルの形成に使用することができる。したがっ
て、利用可能なスロットは上述のようにＨ０ハイパーチ
ャンネル二つ（このようなハイパーチャンネル三つ以下
が現在活性である場合）およびＢ形チャンネル一つに、
またはＨ０ハイパーチャンネル一つおよび別々のＢ形チ
ャンネル七つに、または別々のＢ形チャンネル13個に、
割当てる可能性のある候補である。以下に述べるのは利
用可能なスロットの内の６個を新しく構成したＨ０全二
重形ハイパーチャンネルに動的に（現在活性なスロット
による処理が新しいＨ０ハイパーチャンネル形成中に中
断せずに継続する意味で）割当てることができる方法の
説明である。
【１０５１】Ｈ０ハイパーチャンネルを確立するには、
局部ＩＯＰ／ホストが連結しようとする遠隔ＩＯＰ／ホ
ストと（恐らく、局部システムと遠隔システムとの間に
現存する活性Ｄチャンネル信号伝送リンクを通して）最
初に通信しなければならない。このような通信にはＨ０
ハイパーチャンネル・リンクを組立てる必要がある。遠
隔システムからの応答は、このようなリンクについての
その利用可能性を示すことになる（遠隔システムがＨ０
を形成できる状態にあり且つアイドル・スロット６個を
所持している場合に限り利用可能になる）。
【１０５２】局部ノードおよび遠隔ノードの双方がＨ０
形成を構成可能であり且つこのような形成の能力がある
（と共にその通信でそのように指示されている）と仮定
する。次の段階は、局部ＩＯＰ／ホストが遠隔ノードに
（現存する信号伝送リンクを経由して）Ｈ０ハイパーチ
ャンネルを形成するよう指令することである。この通信
の承認を受けると直ちに、局部ＩＯＰ／ホストは新しい
Ｈ０ハイパーチャンネルを形成し始める。
【１０５３】形成の第１段階は、局部ＩＯＰ／ホストが
局部スロット１、２、および８〜11に関連するＣＣＲ
を、特別に番別の付いたＨ０ハイパーチャンネルの隣接
スロットとして各々を指定する形式フィールド（ＣＴ）
を割当てることによりプログラムすることである。これ
はそれらＣＣＲに割当てられた局部ＴＳＲ内の空間に
（局部ＳＩＯを経由して）アクセスし、適切な情報をそ
れにロードすることにより行われる。
【１０５４】次に、局部ＩＯＰ／ホストは、ＴＳＲ、Ｆ
ＩＦＯＲ、およびＤＭＡＲにある制御パラメータを基準
スロット位置に関連する空間にロードし、関係するすべ
ての区画に必要なハイパーチャンネル動作を維持しなけ
ればならない。これらローディング動作は勿論ＳＩＯを
経由して行われ、（１）ＴＳＲに指定ハイパーチャンネ
ルで同期送受信処理を開始するのに必要な時間交換状態
パラメータをロードすること、（２）ＦＩＦＯＲにその
ハイパーチャンネルによるＦＩＦＯＲ管理に必要な初期
ＲＤＣＲ１およびＴＤＣＲ１制御パラメータをロードす
ること、および（３）ＤＭＡＲにＩＯＰ記憶装置および
そのハイパーチャンネルに対するＦＩＦＯＲへのＤＭＡ
Ｃアクセスを制御するのに必要なＲＤＣＲ３、４および
ＴＤＣＲ３、４制御パラメータをロードすること、から
成る。
【１０５５】次に、局部ＩＯＰ／ホストは、その記憶装
置内にＨ０チャンネル通信を支持する空間を準備し、更
に通信を遠隔ＩＯＰ／ホストに（現存する信号伝送リン
クを通して）送り、そのＨ０形成が終了して新しいハイ
パーチャンネルを作動させる準備が整っていることを示
す。遠隔ＩＯＰ／ホストがこの状態で承認すると、局部
ＩＯＰ／ホストは、新しいハイパーチャンネルのＨ０番
号に関連するＦＳＣｎおよびＨｎＡフィールドを（局部
ＩＤＬＣのＨＣＲレジスタに）設定する。ＦＳＣフィー
ルドはそれぞれのハイパーチャンネルに対する基準スロ
ットとしてスロット１を指すように設定され、ＨＡビッ
トはその活性状態に設定される。恐らく、遠隔システム
の同じことを行うであろう。これによりプロセスが終了
し、今度は新しいハイパーチャンネルが活性データ通信
に利用可能である。
【１０５６】今や、特殊目的論理回路により個別に実現
される自律要素により形成される通信制御装置について
述べられたことが認められるはずである。これら要素の
或るものは、通信データが外部時分割リンクと外部ホス
ト／ＩＯＰ処理複合体との間の遷移時に動作する複数処
理／複数任務パイプラインを形成している。複数動作
は、通信データの各バイトについてこのようなデータが
外部と通信されるそれぞれの時分割スロットの出現と同
期して行われる。
【１０５７】処理用パイプラインは、高率の通信データ
伝送を装置を通して、およびこれにより外部時分割リン
クとホスト／ＩＯＰ処理システムとの間で、支持する広
範なバッファ待行列を備えている。更に容易に高速転送
を行うため、装置は、同期パイプラインと外部ＩＯＰシ
ステムとの間を接続する特別のＤＭＡＲＱ区画およびＤ
ＭＡＣ区画を備えている。ＤＭＡＲＱは、同期的に発生
されたデータ転送要求を非同期的にサービス可能な要求
に変換するよう動作し、ＤＭＡＣ区画は、このような要
求に基き装置とＩＯＰに関連する記憶装置との間でＤＭ
Ａ（直接記憶アクセス）モードでデータ転送動作を非同
期に行うように動作する。
【１０５８】データ転送プロセスを更に速めるため、デ
ータの移動に付随する事象に対して、装置からＩＯＰへ
の情報の通信を上述のパイプラインからはっきり分離さ
れている状態通信径路を通して行う。装置は、前記パイ
プラインによるプロセスに関して割込要求および割込要
求ベクトルを同期的に準備するよう動作する割込処理区
画を備えている。このような要求およびベクトルは状態
通信径路を通してＩＯＰに非同期的に提示される。
【１０５９】装置はまた、前記要求に関連する事象状態
情報を前記パイプラインによる処理活動を管理する制御
パラメータを格納するよう分配されている記憶装置に同
期的に格納することを考慮している。装置はまた、前記
分配された記憶装置内の通信チャンネル内部で発生する
時間的に隔てられた複数の事象に対して、前記記憶装置
内の事象状態を、前記割込処理区画の管理指導のもと
に、待行列で維持することを考慮している。最後に、装
置は、ＩＯＰに前記待行列状態に対し発信データ通信プ
ロセスをほとんど妨害せずに非同期的にアクセスしたり
取出したりさせるスレーブ入出力区画を備えている。
【１０６０】その周期パイプライン内部に装置は通信中
のデータに関して復数の異なる任務を行うように並列に
動作する複数の自律送受信処理要素を備えている。各要
素は、装置内の記憶装置により行われる緩衝を補足する
データの内部緩衝を行う。要素は、処理要素と装置内の
時間交換記憶装置との間で、状態制御パラメータ−−処
理中のデータを含む−−の時間交換を制御する資源管理
要素の指導のもとに同期的に動作する。
【１０６１】
【発明の効果】本発明は、データ通信リンクとデータ処
理システムとの間に使用するデータリンク制御装置を提
供するもので、同等の従来技術の装置と比較して制限お
よび時間的制約が少く、その結果同等の装置より機能の
柔軟性および動作速度が大きい。
【図面の簡単な説明】
【図１】本発明の装置を使用する典型的なデータ通信回
路網のブロック図であり、回路網内のこの装置の位置を
示している。図示した特定の回路網システムは、基本速
度ＩＳＤＮ音声・データ通信用のものであるが、本発明
の装置は、他の多数の回路網の用途に有用であると考え
られる。
【図２】図１に示した回路網内のデータ処理ノードのブ
ロック図であり、本発明のＩＤＬＣ装置のノード内部の
構成およびその関連の局部ＴＳ（「時間交換」）ＲＡＭ
記憶装置を示している。
【図３】本発明の装置の内部論理組織の高レベルのブロ
ック図であり、その主要論理区画およびＴＳ ＲＡＭを
含む関連ＲＡＭ記憶装置ユニットを示す。
【図４】本発明の装置の同期部内で装置内の資源管理論
理要素の指導のもとに行われ、その部内の他の自律論理
要素の状態を、装置外のレベル１リンク信号伝達プロセ
スと同期して、動的に構成する機能のタイムチャートで
ある。
【図５】ＩＤＬＣの中間レベルのブロック図であり、論
理要素およびサブ要素の他に各要素およびサブ要素の主
要レジスタをも示している。
【図６】ＴＳ ＲＡＭのブロック図であり、その大きさ
およびチャンネルあたりの空間割当を示している。
【図７】ＦＩＦＯ ＲＡＭのブロック図であり、その大
きさおよびチャンネルあたりの空間割当を示している。
【図８】ＤＭＡ ＲＡＭのブロック図であり、その大き
さおよびチャンネルあたりの空間割当を示している。
【図９】ＴＳ ＲＡＭの論理的および物理的組織を示す
ブロック図である。
【図１０】ＲＳＭ（資源管理器）区画のブロック図であ
る。
【図１１】ＣＣＲ（チャンネル構成レジスタ）語および
ＨＰＣＲ（ＨＤＬＣプロトコル構成レジスタ）語の中の
ビット割当を示す。これらの語はＲＳＭ区画の専用レジ
スタと関連しており、ＴＳ ＲＡＭのチャンネルごとの
専用語空間に格納されている。
【図１２】ＣＣＲ（チャンネル構成レジスタ）語および
ＨＰＣＲ（ＨＤＬＣプロトコル構成レジスタ）語の中の
ビット割当を示す。これらの語はＲＳＭ区画の専用レジ
スタと関連しており、ＴＳ ＲＡＭのチャンネルごとの
専用語空間に格納されている。
【図１３】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１４】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１５】本発明のＩＤＬＣ装置とＬ１回路との間のＢ
ＴＤＭインターフェースを説明するためのタイミング図
である。
【図１６】ＩＤＬＣの受信層１（ＲＬ１）回路要素の論
理組織のブロック図である。
【図１７】ＲＬ１の状態指示レジスタの配置を示す。
【図１８】ＢＴＤＭインターフェースで各活性通信チャ
ンネルに対するＲＳＭを経由してＲＬ１とＴＳ ＲＡＭ
との間で交換される「チャンネル化」時間交換状態語Ｒ
Ｌ１＿ＴＳ０１のフォーマットを示す。
【図１９】ＩＤＬＣの受信有効性（ＲＶ）回路要素のブ
ロック図である。
【図２０】ＲＶとＴＳ ＲＡＭとの間でＲＳＭを経由し
て交換される二つの時間交換状態語ＲＶ＿ＴＳ０１およ
びＲＶ＿ＴＳ０２のフォーマットを示す。
【図２１】ＲＶとＴＳ ＲＡＭとの間でＲＳＭを経由し
て交換される二つの時間交換状態語ＲＶ＿ＴＳ０１およ
びＲＶ＿ＴＳ０２のフォーマットを示す。
【図２２】ＩＤＬＣの伝送層１（ＴＬ１）回路要素のブ
ロック図である。
【図２３】ＴＬ１状態指示レジスタの配置を示す。
【図２４】ＴＬ１とＴＳ ＲＡＭとの間でＲＳＭを経由
して交換される時間交換状態語ＴＬ１＿ＴＳ０１のフォ
ーマットを示す。
【図２５】ＩＤＬＣの伝送有効性要素（ＴＶ）のブロッ
ク図である。
【図２６】ＴＶとＴＳ ＲＡＭとの間でＲＳＭを経由し
て交換される時間交換語ＴＶ＿ＴＳ０１のフォーマット
を示す。
【図２７】ＩＤＬＣのＦＩＦＯ ＲＡＭ部のブロック図
である。
【図２８】ＩＤＬＣの受信ＦＩＦＯ管理要素ＲＦＭのブ
ロック図である。
【図２９】ＲＦＭとＴＳ ＲＡＭとの間でＲＳＭを経由
して交換される二つの時間交換状態語、ＲＦＭ＿ＴＳ０
１およびＲＦＭ＿ＴＳ０２、のフォーマットを示す。
【図３０】ＲＦＭとＴＳ ＲＡＭとの間でＲＳＭを経由
して交換される二つの時間交換状態語、ＲＦＭ＿ＴＳ０
１およびＲＦＭ＿ＴＳ０２、のフォーマットを示す。
【図３１】ＩＤＬＣの伝送ＦＩＦＯ管理要素ＴＦＭのブ
ロック図である。
【図３２】ＴＦＭとＴＳ ＲＡＭとの間で交換される時
間交換状態語ＴＦＭ＿ＴＳ０１のフォーマットを示す。
【図３３】チャンネルごとの二つの受信ＤＭＡ構成レジ
スタＲＤＣＲ１およびＲＤＣＲ２のために取ってあるＦ
ＩＦＯ ＲＡＭの中の語空間の配置を示す。
【図３４】チャンネルごとの二つの受信ＤＭＡ構成レジ
スタＲＤＣＲ１およびＲＤＣＲ２のために取ってあるＦ
ＩＦＯ ＲＡＭの中の語空間の配置を示す。
【図３５】チャンネルごとの二つの伝送ＤＭＡ構成レジ
スタＴＤＣＲ１およびＴＤＣＲ２のために取ってあるＦ
ＩＦＯ ＲＡＭの中の語空間の配置を示す。
【図３６】チャンネルごとの二つの伝送ＤＭＡ構成レジ
スタＴＤＣＲ１およびＴＤＣＲ２のために取ってあるＦ
ＩＦＯ ＲＡＭの中の語空間の配置を示す。
【図３７】ＩＤＬＣの割込区画ＩＮＴのブロック図であ
る。
【図３８】ＩＮＴで発生される状態機能ＩＨＥＩＳＲ
（ＩＤＬＣハードウェアエラー割込状態レジスタ）の形
態を示す。
【図３９】ＩＮＴで発生され、各活性通信チャンネルに
対してＴＳ ＲＡＭに格納されている状態語ＣＥＩＳＲ
（チャンネル化エラー割込状態レジスタ）およびＥＯＰ
ＩＳＲ（プロセス終端割込状態レジスタ）の形態を示
す。
【図４０】ＩＮＴで発生され、各活性通信チャンネルに
対してＴＳ ＲＡＭに格納されている状態語ＣＥＩＳＲ
（チャンネル化エラー割込状態レジスタ）およびＥＯＰ
ＩＳＲ（プロセス終端割込状態レジスタ）の形態を示
す。
【図４１】（最大１６までの）状態項目ＥＯＰＩＳＲの
各通信チャンネルに関するＴＳＲＡＭ内の待行列を示
す。
【図４２】ＩＯＰに対するＩＤＬＣ割込ベクトルのレベ
ルおよび優先度のチャートである。
【図４３】ＩＤＬＣのスレーブ入出力区画ＳＩＯのブロ
ック図である。
【図４４】ＳＩＯに登録されている構成規定機能ＩＣＲ
（ＩＤＬＣ構成レジスタ）およびＨＣＲ（ハイパーチャ
ンネル構成レジスタ）の形態を示す。
【図４５】ＳＩＯに登録されている構成規定機能ＩＣＲ
（ＩＤＬＣ構成レジスタ）およびＨＣＲ（ハイパーチャ
ンネル構成レジスタ）の形態を示す。
【図４６】ＳＩＯに登録されているＶＨＲ（ベクトル保
持レジスタ）状態機能の形態を示す。
【図４７】ＩＤＬＣのＤＭＡＲＱ（ＤＭＡ要求待行列）
区画のブロック図である。
【図４８】ＩＤＬＣのＤＭＡＲ（ＤＭＡ ＲＡＭ）区画
のブロック図である。
【図４９】ＩＤＬＣのＤＭＡＣ（ＤＭＡ制御）区画のブ
ロック図である。
【図５０】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルで受信さ
れているデータに関するその転送動作を制御するのに使
用される項目ＲＤＣＲ３およびＲＤＣＲ４の形態を示
す。
【図５１】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルで受信さ
れているデータに関するその転送動作を制御するのに使
用される項目ＲＤＣＲ３およびＲＤＣＲ４の形態を示
す。
【図５２】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルに伝送さ
れているデータに関するその転送動作を制御するのに使
用される項目ＴＤＣＲ３およびＴＤＣＲ４の形態を示
す。
【図５３】各活性チャンネルに関してＤＭＡＲに格納さ
れ、ＤＭＡＣによりそれぞれの通信チャンネルに伝送さ
れているデータに関するその転送動作を制御するのに使
用される項目ＴＤＣＲ３およびＴＤＣＲ４の形態を示
す。
【図５４】ＩＤＬＣのＭＩＯ（マスタ入出力）要素のブ
ロック図である。
【図５５】ハイパーチャンネル構成の確立および使用に
関係する本発明のＩＤＬＣ内部の回路の概要図である。
フロントページの続き (72)発明者 ジェフレイ・スコット・ゴードン アメリカ合衆国バージニア州センタビル、 ナンバー203、 ウッドメア・ドライブ 5107番地 (72)発明者 ロバート・ブイ・ジェネス アメリカ合衆国フロリダ州ボカ・ラトン、 ウエスト・ロイヤル・パーム・ロード 1499番地 (72)発明者 ダニエル・シー・クール アメリカ合衆国フロリダ州デルレイ・ビー チ、チェリー・ウェイ 16416番地 (72)発明者 ティモシー・ビンセント・リー アメリカ合衆国フロリダ州ボカ・ラトン、 サウス・ウエスト・イレブンス・ストリー ト 1798番地 (72)発明者 トニー・エドウィン・パーカー アメリカ合衆国フロリダ州ボカ・ラトン、 ユニット ナンバー５、 ノース・ウエス ト・フォース・アベニュー 1745番地

Claims (55)

    【特許請求の範囲】
  1. 【請求項１】時分割データ通信回路網と並列情報転送母
    線との間に接続するデータリンク制御装置であって、前
    記回路網が複数のチャンネルに割当可能な周期的に反復
    するタイムスロットを支持し、前記母線が外部データ処
    理システムにおよび該システムに関連する外部記憶装置
    に接続可能であるものにおいて、前記装置が、論理回路
    の同期部および非同期部と、前記各部に接続され、前記
    チャンネルスロットに関連して前記両部の間で遷移する
    とき通信データを格納する記憶装置手段とを備え、前記
    同期部は、前記チャンネルスロット間の遷移時にデータ
    を処理し、前記記憶装置手段はそれぞれのスロットと同
    期関係にあり、前記非同期部は、前記記憶装置手段と前
    記外部記憶装置との間で前記母線を介して、前記チャン
    ネルに関して、ただしそれぞれの前記スロットと非同期
    関係に、データの転送を指揮するものであり、前記装置
    は更に、前記両部の間を接続し、前記同期部からの信号
    に応じて前記チャンネルに関して前記非同期部によるデ
    ータ転送動作を開始し、これにより前記記憶装置手段と
    外部記憶装置との間の前記チャンネルに関する調整され
    てはいるが非同期のデータの動きを誘発する調整手段を
    具備している、データリンク制御装置。
  2. 【請求項２】前記記憶装置手段が、それぞれの前記スロ
    ットに関する遷移時にデータを格納するための前記チャ
    ンネルに専用のデータ格納空間を備えており、前記同期
    部が前記チャンネルスロットと同期して動作する記憶装
    置管理手段を備え、前記同期部と前記記憶装置手段のそ
    れぞれのデータ格納空間との間のデータの転送を監督す
    ると共に前記非同期部が前記それぞれの空間に関して調
    整されたデータの流れを維持することができる時間に合
    せて前記調整手段に処置要求を発する、請求項１に記載
    のデータリンク制御装置。
  3. 【請求項３】前記調整手段が、それぞれのチャンネルス
    ロット専用のビットレジスタと、前記記憶装置管理手段
    により発せられた処置要求に応じて前記要求の発行に同
    期して動作し、それぞれのビットレジスタに要求未決状
    態を設定する手段と、を具備する、請求項２に記載のデ
    ータリンク制御装置。
  4. 【請求項４】前記非同期部が、前記ビットレジスタ内の
    要求未決状態に応じてそれぞれの前記データ格納空間と
    外部記憶装置との間でデータを転送する動作を開始し、
    これによりそれぞれの前記空間と前記外部記憶装置との
    間に非同期ではあるが調整されたデータの流れを維持す
    る手段を具備する請求項３に記載のデータリンク制御装
    置。
  5. 【請求項５】前記要求未決状態に関する処置を開始する
    前記手段が、前記要求未決状態が二つ以上存在するとき
    処置に対する前記状態を所定の優先順序で順次選択する
    ように働く手段を具備する、請求項４に記載のデータリ
    ンク制御装置。
  6. 【請求項６】前記タイムスロットが基本チャンネルおよ
    び拡張チャンネルに割当可能で、各基本チャンネルは回
    路網でのスロット反復の各時分割期間に一つだけのタイ
    ムスロットを通して動作し、各拡張チャンネルは前記各
    期間内の関連タイムスロットの１群を通して動作するも
    のであり、処置に対する前記要求未決状態を選択する前
    記手段が拡張チャンネルに関連する状態に基本チャンネ
    ルに関するものより高い優先権を与えるようになってい
    る、請求項５に記載のデータリンク制御装置。
  7. 【請求項７】前記非同期部が、処置を開始する前記手段
    と協同して、前記開始手段がそれについて動作するそれ
    ぞれの要求未決状態に関して前記調整手段にリセット要
    求を提示する手段を備えており、前記調整手段が、前記
    リセット要求に応じてそれぞれのビットレジスタのそれ
    ぞれの要求未決状態をリセットする手段を備えている、
    請求項４に記載のデータリンク制御装置。
  8. 【請求項８】前記調整手段が、前記チャンネルスロット
    と同期して動作して前記記憶装置管理手段にそれぞれの
    スロットに関連するビットレジスタの状態の指示を提示
    する手段を備えている、請求項３に記載のデータリンク
    制御装置。
  9. 【請求項９】処置を開始する前記手段が、前記要求状態
    に応じて直接アクセス・モードによる前記外部記憶装置
    へのアクセスを指導する直接記憶アクセス制御（ＤＭＡ
    Ｃ）手段を備えている、請求４に記載するデータリンク
    制御装置。
  10. 【請求項１０】前記処置を開始する手段が更に、前記Ｄ
    ＭＡＣ手段からの信号に応じて前記母線の制御を調停
    し、このような制御を得ると、それについて処置してい
    る状態に関連する前記記憶装置手段内の空間と前記外部
    記憶装置との間で前記母線を経由してデータを転送する
    手段を備えている、請求項９に記載のデータリンク制御
    装置。
  11. 【請求項１１】前記記憶装置手段がまた他の情報を格納
    する前記チャンネルに専用の空間を備えており、前記他
    の情報にはそれぞれのチャンネルに関する制御情報およ
    び状態情報が含まれており、非同期部が、前記母線に関
    するそれぞれの第１の情報転送径路を通して動作し、前
    記チャンネルに関する通信データを、前記記憶装置手段
    のそれぞれのデータ格納空間と前記外部記憶装置との間
    で、前記第１の径路を経由して転送する第１の情報転送
    制御手段と、前記母線に関する第２の情報転送径路を通
    して動作し、前記チャンネルに関する他の情報を、前記
    記憶装置手段のそれぞれの空間と前記一つ以上のデータ
    処理システムとの間で、前記第２の径路を経由して転送
    する第２の情報転送制御手段と、を具備しており、前記
    第１および第２の径路は、他の場合には通信データ転送
    の処理に関して前記非同期部と前記一つ以上のデータ処
    理システムとに加えられる時間的制約を減らすために前
    記装置の内部で完全に分離されている、請求項１に記載
    のデータリンク制御装置。
  12. 【請求項１２】前記第１の情報転送制御手段が、直接記
    憶アクセス・モードでの前記外部記憶装置へのアクセス
    を指導するＤＭＡ制御（ＤＭＡＣ）手段と、所定の要求
    未決状態に関連する前記ＤＭＡ制御手段からの信号に応
    じて前記母線の制御を調停し、制御を得ると、前記記憶
    装置手段の関連データ格納空間と前部外部記憶装置との
    間で前記ＤＭＡ制御手段により供給された制御情報信号
    に従ってデータを転送する母線制御手段と、を具備して
    いる、請求項１１に記載のデータリンク制御手段。
  13. 【請求項１３】前記第２の情報転送制御手段が、前記母
    線に結合して、一つ以上のデータ処理システムが前記母
    線の制御を有するとき前記一つ以上のデータ処理システ
    ムの制御可能なスレーブとして動作し、前記外部システ
    ムに前記記憶装置手段および前記装置部への双方向アク
    セスを行う手段を設け、これにより前記他の情報を、前
    記第１の情報転送制御手段により処理されているデータ
    転送プロセスに加える妨害を可能な限り少くしながら、
    前記外部システムのそれぞれの空間と前記装置との間
    で、転送することができるようにした、請求項１１に記
    載のデータリンク制御装置。
  14. 【請求項１４】前記記憶装置手段が、別々にアクセス可
    能な第１および第２のＲＡＭ記憶装置アレイを備えてお
    り、前記第１のアレイは、前記同期部および非同期部に
    接続して前記チャンネルに関する前記両部間の遷移時に
    通信データを格納し、前記第２のアレイは、前記同期部
    に接続して前記チャンネルに関して前記同期部で行われ
    ているデータ操作プロセスに関する状態および構成制御
    情報を格納する、請求項１に記載のデータリンク制御装
    置。
  15. 【請求項１５】前記各部および前記第１および第２のア
    レイが、一つのＬＳＩ半導体チップに共に組込パッケー
    ジされている、請求項１４に記載のデータリンク制御装
    置。
  16. 【請求項１６】前記同期部が、前記回路網と前記第１の
    ＲＡＭアレイとの間に縦続に接続され、同時に動作して
    前記回路網チャンネルスロットから受信した通信データ
    に関する複数段受信パイプラインを形成し、該受信パイ
    プラインを出るデータが前記第１のＲＡＭアレイに格納
    されるようにした第１の複数の個別の特殊目的論理回路
    と、前記第１のＲＡＭアレイと前期回路網との間に縦続
    に接続され、同時に動作して前記第１のＲＡＭアレイか
    ら前記回路網まで転送するため処理される通信データに
    関する複数段伝送処理パイプラインを形成し、それぞれ
    の前記スロットで伝送するようにした第２の複数の個別
    の特殊目的論理処理回路とを備えている、請求項１４に
    記載のデータリンク制御装置。
  17. 【請求項１７】前記受信および伝送のパイプラインは、
    個別の前記回路網チャンネルに関して前記回路網に関す
    るそれぞれのタイムスロットと同期して動作し、パイプ
    ライン内の各段は、それぞれのスロット期間中のそれぞ
    れのチャンネルに関する遷移時に通信データについて複
    数の異なる処理任務機能を行うことができる、請求項１
    ６に記載のデータリンク制御装置。
  18. 【請求項１８】個別の前記タイムスロットを割当てるこ
    とができるチャンネルは全二重チャンネルであり、前記
    受信および伝送のパイプラインは、どんなスロット期間
    中においても時間的に重なって同時に動作し、それぞれ
    のチャンネルスロットからまたはそれへそれぞれ遷移す
    るときデータについて複数の処理任務を行うことができ
    る、請求項１６に記載のデータリンク制御装置。
  19. 【請求項１９】前記チャンネルは、各種通信プロトコル
    およびフォーマットに従ってデータを運ぶように動的に
    構成することができ、前記パイプライン内の前記回路
    は、層２の処理を必要とするプロトコルのもとで動作す
    るよう構成されているチャンネルに関して層２の処理任
    務を行うようにそれぞれのスロット期間中に前記チャン
    ネルに対して選択的に構成することができる、請求項１
    ６に記載の装置。
  20. 【請求項２０】前記各活性チャンネルに関する前記パイ
    プライン段の構成は、前記第２のＲＡＭアレイのそれぞ
    れのチャンネルに関して格納されている情報を用いて行
    われる、請求項１９に記載の装置。
  21. 【請求項２１】前記パイプラインの各段は、ディジタル
    音声およびＨＤＬＣデータの複数のチャンネルの同時伝
    送に適応し且つ前記ＨＤＬＣデータに関する層２処理動
    作を行うことができるように複数の前記チャンネルに関
    して構成することができる、請求項１６に記載の装置。
  22. 【請求項２２】前記伝送パイプラインが、それぞれのス
    ロットで前記データが前記第１のＲＡＭアレイのそれぞ
    れの格納空間から伝送の途中にパイプラインを通って流
    れるときＨＤＬＣフレーム区切り記号およびＣＲＣチェ
    ック記号をそれぞれのデータに埋込む層２処理動作を行
    うようにＨＤＬＣプロトコルのもとで動作するチャンネ
    ルに関して構成することができ、前記受信パイプライン
    が、前記データが第１のアレイのそれぞれの空間に格納
    される途中でそれぞれのパイプラインを通って流れると
    きＨＤＬＣフレーム区切り記号を前記データから剥脱し
    且つ前記データについてＣＲＣチェックを行う層２処理
    動作を行うように、同じチャンネルから受取ったデータ
    に関して構成することができる、請求項１９に記載の制
    御装置。
  23. 【請求項２３】前記ＲＡＭアレイの前記容量およびアク
    セス特性、および前記パイプラインの処理特性は、各チ
    ャンネルにおける総合データ速度１２８ｋｂｐｓを有す
    る少くとも３２個の全二重チャンネルに関する処理を支
    持するのに適している、請求項１６に記載の制御装置。
  24. 【請求項２４】前記各部および前記ＲＡＭアレイを含む
    装置全体を一つのＬＳＩ半導体チップに収載可能である
    請求項１６に記載の制御装置。
  25. 【請求項２５】データは、前記活性チャンネルに関し
    て、前記チャンネルにそれぞれ割当てられているスロッ
    ト期間中に発生するビット直列バーストで転送され、前
    記各バーストは、ｘが０からｎまで変ることができ、ｎ
    が２より大きいとしたとき、どんなスロットにおいても
    可変数ｘ個のビットを転送するものであり、前記パイプ
    ラインが、前記回路網に接続してどんなスロット期間中
    でも前記バーストの転送に適応する、請求項１６に記載
    の制御装置。
  26. 【請求項２６】前記第２のＲＡＭアレイは、前記パイプ
    ライン回路段の各々に別々に結合して、各パイプライン
    のすべての段が、それぞれのチャンネルに割当てられた
    構成に従って前記スロットが割当てられているチャンネ
    ルに関する処理機能を行うように前記スロットと時間同
    期して動作に構成することができるようになっており、
    これにより前記パイプラインを、異なる割当プロトコル
    を有する複数の前記チャンネルに関して前記異なるプロ
    トコルに適する処理任務を行うように構成することがで
    きる、請求項１６に記載の装置。
  27. 【請求項２７】前記同期部が更に、前記第２のＲＡＭア
    レイに接続して前記アレイを前記チャンネルスロットに
    同期して周期的に動作させ、状態情報を前記パイプライ
    ン回路と交換する資源管理手段を備え、これにより前記
    パイプラインが、前記スロットに関して前記スロットが
    割当てられているチャンネルに関する処理任務を行うよ
    うに同期的に調節され、これにより前記パイプラインが
    複数の前記チャンネルに関する遷移時に可変フォーマッ
    ト・データの同時処理を行うことができる、請求項１６
    に記載の装置。
  28. 【請求項２８】前記同期部と非同期部との間に接続し、
    前記チャンネルスロットと同期して動作し、前記スロッ
    トが割当てられているそれぞれのチャンネルに関連する
    前記記憶装置手段のデータ格納空間に関する前記同期部
    からの処置要求を同期的に受取る要求待合せ手段を備
    え、該要求待合せ手段が、前記データ格納空間の個々の
    一つに専用されるビットレジスタを備え、前記非同期部
    に静的提示のためそれぞれのチャンネルに関して受取っ
    た要求を格納する、請求項２に記載の制御装置。
  29. 【請求項２９】前記非同期部が、前記ビットレジスタに
    より現在提示されている要求に応じて前記要求に関する
    データ転送処置を開始する手段であって、二つ以上の要
    求が提示されるときこのような要求の一つを選択し、そ
    の一つに関する処置を開始する手段と、前記処置開始手
    段と関連し、現在処置されている要求に関する前記要求
    待合せ手段にリセット指示を提示する手段とを備え、前
    記要求待合せ手段は、前記各リセット指示に応じて処置
    されている要求が入っているビットレジスタをリセット
    する手段を備え、これにより前記ビットレジスタにより
    提示されたそれぞれの要求状態をリセットする、請求項
    ２８に記載のデータリンク制御装置。
  30. 【請求項３０】前記要求待合せ手段は、前記同期部に結
    合して前記ビットレジスタに関する要求状態指示をそれ
    ぞれのチャンネル・タイムスロットと同期して提示する
    手段を備えており、これにより前記同期部がそれぞれの
    チャンネル格納空間に関して前記同期部により発せられ
    た処置要求の状態のトラックを確保することができる、
    請求項２９に記載のデータリンク制御装置。
  31. 【請求項３１】前記記憶装置手段は、それぞれのチャン
    ネルに関するプロセス事象を規定する状態情報を格納す
    る、前記チャンネル専用の格納空間を備えており、前記
    非同期部は、前記母線および前記記憶装置手段に結合し
    て前記記憶装置手段にによ格納されている前記状態情報
    を前記一つ以上の処理システムにより取出すためアクセ
    ス可能にする手段を備えている、請求項１に記載の装
    置。
  32. 【請求項３２】前記状態情報を格納する前記空間は、そ
    れぞれのチャンネルに関連する複数の事象に関連する状
    態を同時格納させるのに充分であり、前記状態情報を取
    出しのためアクセス可能にする前記手段は、前記一つ以
    上の処理システムが複数の前記事象に関連する前記状態
    情報を前記母線に関する一つの動作で取出すことができ
    るように構成されている、請求項３１に記載の装置。
  33. 【請求項３３】前記同期部および非同期部に結合して、
    装置を通じて状態を監視し、関連状態情報を前記一つ以
    上の処理システムにより非同期的に取出すようアクセス
    可能にする割込管理手段を備えている、請求項１に記載
    の装置。
  34. 【請求項３４】前記チャンネルに関連するタイムスロッ
    ト期間中に、前記同期部を前記回路網に関し複数のデー
    タビットを関連チャンネルに関する前記回路網と交換す
    るように動作させることができ、このようなビット交換
    は、それぞれのスロット持続時間に対し短い持続時間を
    有する時間区間に圧縮され、これにより各スロット期間
    の実質的部分を、前記パイプライン内の論理がそれぞれ
    のチャンネルに関する処理動作を行い、他のチャンネル
    に関連する従前のスロットに保持されている構成に関す
    るこのような動作について適応的に再構成することがで
    きるようするのに使用することができる、請求項１６に
    記載の装置。
  35. 【請求項３５】前記ＤＭＡＣ手段は、前記チャンネルに
    関する前記記憶装置手段に格納されている制御情報に含
    まれている連鎖指示に応じて別の制御情報を前記外部記
    憶装置から前記記憶装置手段に取出し、それぞれのチャ
    ンネルに関する動作を継続する、請求項９に記載の装
    置。
  36. 【請求項３６】前記ＤＭＡＣ手段は、前記記憶装置手段
    に格納されている制御情報に応じて前記外部記憶装置の
    アドレス可能格納空間のブロックに関して動作し、前記
    チャンネルに関するデータを前記記憶装置手段のそれぞ
    れのデータ格納空間と前記外部記憶装置のそれぞれの空
    間ブロックとの間で転送し、前記ＤＭＡＣ手段および前
    記外部処理システムは、前記外部記憶装置のアドレス可
    能空間の前記ブロックに関する調整動作に適応するよう
    になっていて、各ブロックを円形バッファとして調整使
    用できるようにし、これにより各ブロックをそれぞれの
    ブロックの容量を超えるデータを保持するのに連続的に
    再使用可能である、請求項９に記載の装置。
  37. 【請求項３７】前記記憶装置手段が更に前記両部内に分
    布された複数のレジスタを備えており、前記ＲＡＭアレ
    イおよび前記レジスタが前記第２の転送径路を経由して
    アクセス可能であり、前記第２の情報転送制御手段を通
    して動作する外部処理システムが前記アレイおよびレジ
    スタに対して情報を載置、取出しできるようにした、請
    求項１４に記載の装置。
  38. 【請求項３８】時間多重通信回路網と並列情報転送母線
    との間に接続するデータリンク制御装置であって、前記
    母線は、一つ以上のデータ処理システムにおよび該シス
    テムに関連する一つ以上の外部記憶装置に接続し得るも
    のにおいて、前記装置が、同期部が前記回路網と接続し
    て複数の多様に構成された通信チャンネルに割当て得る
    周期的に反復する時分割スロットで受信および伝送され
    るデータを処理し、前記同期部はそれぞれのスロットに
    関するデータを処理するとき前記スロットに同期して動
    作する、特殊目的用論理回路の同期部および非同期部
    と、前記スロットの各々に関連する格納空間を有し、各
    スロットに関連する空間はスロットが割当てられるチャ
    ンネルに関する通信データの複数のバイトを格納するに
    充分である、記憶装置手段と、を備えており、前記同期
    部は、前記スロットへまたはスロットからの途中で同期
    部を通過する通信データについて処理任務を行い、且つ
    前記記憶装置に接続してそれぞれのスロットからおよび
    それぞれのスロットへの途中でそれぞれ前記記憶装置の
    空間へおよび空間から通信データを転送し、前記非同期
    部は、前記記憶装置手段と前記母線との間に接続し、前
    記スロットと同期関係に動作して前記記憶装置手段の前
    記チャンネル空間と前記外部記憶装置との間で母線を経
    由してデータを転送し、前記非同期部は、前記記憶装置
    手段の前記チャンネル空間に関して動作するときその空
    間と前記外部記憶装置との間で一度に複数のデータバイ
    トを転送することができ、前記装置は更に、前記同期部
    と非同期部との間に接続して前記記憶装置手段のチャン
    ネル空間に関して前記両部の動作を調整し、これにより
    それぞれのチャンネルでアンダーランまたはオーバラン
    の起る可能性を極力少くするようにデータの調整された
    流れを維持する手段、を具備している、データリンク制
    御装置。
  39. 【請求項３９】前記記憶装置手段の空間は更にそれぞれ
    のチャンネルに関する前記同期部の瞬時処理状態を規定
    する処理状態情報を格納するようになっており、前記同
    期部が、前記状態情報の入っている前記記憶装置手段の
    空間に関する前記スロットと同期して動作し、前記空間
    と同期部の回路との間で状態情報交換を行い、これによ
    りどんなスロット期間中でも前記回路を準備して関連チ
    ャンネルに関する処理任務を行う一方以前のスロットに
    関連するチャンネルに関する前記回路の状態をそれぞれ
    の空間に保存している、資源管理手段を備えており、前
    記同期部が、前記チャンネルに関する通信データを格納
    するため確保されている前記記憶装置手段の空間に関す
    る前記スロットと同期して動作し、それぞれのデータ格
    納空間に関して前記調整手段に処置要求を発し、これに
    より前記調整手段と活性な前記チャンネルに関連する前
    記非同期部とにより通信データの調整された流れを維持
    する、記憶装置管理手段を備えている、請求項３８に記
    載の装置。
  40. 【請求項４０】前記調整手段が、前記記憶装置手段の空
    間の各々に関連してそれぞれの空間に関する処置要求を
    格納するものであって、各対の一方のビットレジスタ
    は、回路網からそれぞれの空間を通して転送される受信
    データに関する処置要求を格納する働きをし、各対の他
    方のビットレジスタはそれぞれの空間を通して回路網に
    転送される伝送データに関する処置要求を格納する働き
    をする一対のビットレジスタと、前記記憶装置管理手段
    からの前記処置要求および前記資源管理手段からの他の
    信号に応じて前記要求を格納のため適切なビットレジス
    タに向ける手段であって、前記記憶装置管理手段からの
    前記処置要求はその要求が受信データに関連しているか
    伝送要求に関連しているかを示し、前記資源管理手段か
    らの他の信号は要求のチャンネルおよび記憶装置空間の
    組合せに対応する現在のタイムスロット位置を示す、要
    求操縦手段とを具備している、請求項３９に記載の装
    置。
  41. 【請求項４１】前記非同期部が、前記調整手段の前記ビ
    ットレジスタに格納されている要求に応じて外部記憶装
    置と前記記憶装置手段のそれぞれのデータ格納空間との
    データ転送についての前記要求に関するデータ転送処置
    を開始する手段であって、該手段は、前記要求につい
    て、二つ以上の要求が前記ビットレジスタに格納されて
    いるとき一度に一つづつ処置を行う、第１の手段と、前
    記第１の手段に関連して動作し、要求リセット信号を前
    記調整手段に提示する手段であって、前記リセット信号
    がそれぞれの要求のビットレジスタ起源を効果的に示す
    信号を含んでいる、第２の手段と、を備えており、前記
    調整手段が各リセット信号に応じてそれぞれのビットレ
    ジスタをリセットする手段を備えている、請求項４０に
    記載の装置。
  42. 【請求項４２】前記調整手段が、前記ビットレジスタに
    結合し、前記タイムスロットと同期して動作し、前記記
    憶装置管理手段にそれぞれのタイムスロット期間中にビ
    ットレジスタの各対の状態の指示を提示し、これにより
    記憶装置管理手段にそれが発した各要求の未決およびリ
    セットの状態を通知する手段を備えている、請求項４１
    に記載の装置。
  43. 【請求項４３】前記チャンネルが基本チャンネルおよび
    拡張チャンネルから成り、前記基本チャンネルはタイム
    スロット反復の各フレーム期間中に唯一つの関連タイム
    スロットを有しており、前記拡張チャンネルは反復の前
    記各フレーム期間中に複数の関連スロットを有し、前記
    調整手段は、前記拡張チャンネルに関する処置要求を格
    納する別々のビットレジスタを備えており、処置を開始
    する前記第１の手段は、要求が基本チャンネルおよび拡
    張チャンネルの双方に関する前記ビットレジスタで未決
    定であるとき拡張チャンネルの要求に優先権を与えるよ
    うに動作する、請求項４１に記載の装置。
  44. 【請求項４４】前記非同期部が、前記外部記憶装置に関
    して直接記憶アクセス・モードで動作し、前記記憶装置
    手段の空間と外部記憶装置のアドレス可能な空間との間
    でそれぞれのチャンネルに関して前記記憶装置手段に格
    納されている制御情報を使用してデータを転送し、前記
    外部記憶装置へのアクセスを指導するＤＭＡ制御（ＤＭ
    ＡＣ）手段を備えている、請求項３８に記載の装置。
  45. 【請求項４５】前記非同期部が、前記ＤＭＡＣ手段と前
    記母線との間に結合し、前記ＤＭＡＣ手段からの信号に
    応じて前記母線の制御を調停し、制御を得ると、前記Ｄ
    ＭＡＣ手段と前記外部記憶装置との間で前記ＤＭＡＣ手
    段により供給されたアドレスおよび制御情報を使用して
    外部記憶装置の動作を指導する手段を備えている、請求
    項４４に記載の装置。
  46. 【請求項４６】前記非同期部が、前記母線、前記記憶装
    置手段、および前記両部の中の回路に結合し、データ処
    理システムが前記母線の制御を得ているとき前記データ
    処理システムのスレーブとして動作し、これにより前記
    装置と前記システムとの間で前記記憶装置手段と前記外
    部記憶装置との間で行われているデータ転送プロセスへ
    の妨害を極力少くして情報を交換することができるスレ
    ーブ入出力（ＳＩＯ）手段を備えている、請求項４４に
    記載の装置。
  47. 【請求項４７】前記非同期部が、前記記憶装置手段、前
    記装置の各部内の前記回路、および前記ＳＩＯ手段に結
    合し、前記処理システムに前記ＳＩＯ手段および母線を
    経由して前記装置および前記チャンネルで発生する事象
    に関する割込要求を提示させ、前記チャンネル事象に関
    連する状態情報の前記記憶装置手段への格納を監督し、
    これにより前記システムがこのような状態情報を前記記
    憶装置手段からその最初の動作時に前記ＳＩＯ手段を通
    してそれぞれの事象の発生の実際の時間への時間依存性
    を極力少くして取出すことができ、且つこれによりこの
    取出しが前記ＤＭＡＣ手段により行われているデータ転
    送プロセスおよび／または前記システムの他のデータ処
    理システムへ与える妨害を効果的に最少限にする割込管
    理（ＩＮＴ）手段を備えている、請求項４６に記載する
    装置。
  48. 【請求項４８】前記記憶装置手段が、それぞれのチャン
    ネルでの複数の事象に関する事象状態情報を格納する、
    各チャンネルに関する空間を備え、これにより前記処理
    システムが前記母線に関する唯１回の動作中にチャンネ
    ルに関する複数の事象状態情報を取出すことができる、
    請求項４７に記載の装置。
  49. 【請求項４９】前記同期部は、各活性チャンネルスロッ
    トに関するデータをビット並列バイト群で処理し、前記
    非同期部および記憶装置手段は、データを各チャンネル
    に関してバイト並列語群で処理するようになっており、
    且つ前記記憶装置手段が、同期部専用で、関連チャンネ
    ルに関する同期部の最後の処理状態を規定するプロセス
    状態制御情報、それぞれのチャンネルの構成を規定する
    構成制御情報、およびそれぞれのチャンネルで発生する
    事象の状態を規定する事象状態情報を格納するよう各ス
    ロットに対して確保してある空間を備えた時間交換ＲＡ
    Ｍ（ＴＳＲ）記憶装置アレイと、同期部および非同期部
    の双方に接続され、各スロットに関するデータの語群を
    格納するためにおよび同期部に関するデータの個々のバ
    イトの転送の順序を示す制御情報を格納するためにスロ
    ットに対して確保してある空間を備えており、前記デー
    タは同期部と非同期部との間の遷移時の通信データを表
    わしているものである、先入れ先出しＲＡＭ（ＦＩＦＯ
    Ｒ）記憶装置アレイと、前記チャンネルに関して前記Ｄ
    ＭＡＣ手段の動作を規定する情報を格納するため非同期
    部に対して確保してあるＤＭＡ制御ＲＡＭ（ＤＭＡＲ）
    記憶装置アレイとを備えている、請求項４４に記載の装
    置。
  50. 【請求項５０】前記同期部が、装置の回路網インターフ
    ェースと前記ＦＩＦＯＲアレイとの間に接続され、前記
    チャンネルスロットで前記回路網インターフェースに受
    信され処理されてそれぞれのスロットに専用の前記ＦＩ
    ＦＯＲアレイの空間に転送されるデータに関して複数段
    の受信処理パイプラインを形成する回路であって、前記
    受信パイプラインの各段はデータのバイトを処理するこ
    とができ、これにより活性チャンネルに関連するタイム
    スロット期間中に前記パイプラインが前記回路網とその
    チャンネルに割当てられたＦＩＦＯＲの空間との間の遷
    移時に複数のデータバイトに関して処理を行うことがで
    きる、第１の複数の論理回路と、装置の回路網インター
    フェースと前記ＦＩＦＯＲアレイとの間に接続され、前
    記ＦＩＦＯＲアレイのそれぞれのチャンネル空間から転
    送され処理されて前記回路網インターフェースから伝送
    されるデータに関して複数段の伝送処理パイプラインを
    形成する回路であって、前記伝送パイプラインの各段は
    データのバイトを処理することができ、これにより活性
    チャンネルに関連するタイムスロット期間中に前記伝送
    パイプラインがＦＩＦＯＲのそれぞれの空間と前記回路
    網インターフェースとの間の遷移時に複数のデータバイ
    トに関する処理を行うことができる、第２の複数の論理
    回路と、を備え、前記受信パイプラインおよび伝送パイ
    プラインの前記回路は、前記ＴＳＲアレイに接続されて
    プロセス状態情報を前記スロットに関連するチャンネル
    に関する前記ＴＳＲアレイと交換し、前記プロセス状態
    情報は、各回路によりそれぞれのスロット終端として瞬
    時的に処理される情報データを含んでおり、前記ＴＳＲ
    アレイは、それぞれのスロットに関連して両パイプライ
    ンで瞬時的に処理することができる最大量のデータを格
    納するよう各スロットに対して確保された充分な空間を
    備えている、請求項４９に記載の装置。
  51. 【請求項５１】前記回路網インターフェースは、どんな
    スロット期間中でも、ｘを０から８までの範囲とするこ
    とができるとして、可変数のデータビットをｘビットの
    ビット直列バーストで転送するようになっており、前記
    各パイプラインの各回路段は、各スロットに関して一度
    にデータの少くとも８ビットを処理することができ、こ
    れによりどんなスロット期間中でもデータの最大３バイ
    トまでを前記ＦＩＦＯＲアレイと回路網インターフェー
    スとの間の途中の各パインに置いてそれに関して処理を
    行うことができ、前記パイプラインは、ＨＤＬＣプロト
    コルのもとでデータを処理するよう構成されたチャンネ
    ルに関して層２処理任務を行い、該任務には伝送データ
    に伝送パイプラインを通してのその伝送中にフレーム区
    切り記号およびＣＲＣチェック記号を挿入することおよ
    び受信データについて受信パイプラインを通してのその
    遷移中にフレーム区切り記号を剥脱しＣＲＣチェックを
    行うことが含まれる、請求項５０に記載の装置。
  52. 【請求項５２】各スロット期間中の前記回路網インター
    フェースでの前記ビット転送は、スロット期間の一部を
    占める持続時間の短い窓の期間中に行われる、請求項５
    １に記載の装置。
  53. 【請求項５３】全二重チャンネルに関する前記回路網イ
    ンターフェースでの前記ビット転送は、それぞれの窓期
    間中に時間的に重なって同時に行われる、請求項５２に
    記載の装置。
  54. 【請求項５４】母線により接続されたホストプロセッサ
    およびアドレス可能なシステム記憶装置を備えているデ
    ータ処理システムにおいて、前記システム記憶装置と複
    数の周辺装置との間のデータの流れを管理する複数チャ
    ンネルＤＭＡ制御サブシステムが、前記制御サブシステ
    ムを前記母線と接続して前記システム記憶装置にアクセ
    スする手段と、前記サブシステム内で前記母線に関して
    動作し、アクセスに対するアドレス情報が前記サブシス
    テムにより直接供給され且つ前記サブシステムにより維
    持される直接記憶アクセス（ＤＭＡ）モードで前記シス
    テム記憶装置にアクセスするＤＭＡ制御手段と、前記サ
    ブシステム内にあり、その容量の一部が前記システム記
    憶装置と複数の周辺装置との間の遷移時にデータを格納
    するため複数の入出力チャンネルに割当てられ、その容
    量の他の部分が前記チャンネルに関する前記サブシステ
    ムの瞬時処理状態を規定する処理状態制御情報を格納す
    るため前記チャンネルに関して割当てられている局部ラ
    ンダムアクセス記憶装置（ＲＡＭ）と、前記ＤＭＡ制御
    手段を前記ＲＡＭに結合させて前記サブシステムが前記
    チャンネルおよび前記母線に関して非同期的に動作し、
    各前記チャンネルに関するデータを前記ＲＡＭおよび前
    記システム記憶装置の双方の前記各チャンネルに割当て
    られた空間の間で転送することができるようにする手段
    を具備している、ＤＭＡ制御サブシステム。
  55. 【請求項５５】前記母線と前記ＲＡＭとの間に結合され
    て前記ホストプロセッサから前記ＲＡＭへのアクセスの
    径路となり、前記ホストプロセッサが、前記サブシステ
    ムが前記チャンネルに関するデータの転送を指導してい
    る間に、前記チャンネルに関する前記サブシステムの初
    期状態をプログラムすることができるようにする手段を
    備えている、請求項５４に記載の装置。
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