JP3448067B2

JP3448067B2 - ネットワークアダプタのためのネットワークコントローラ

Info

Publication number: JP3448067B2
Application number: JP12628591A
Authority: JP
Inventors: フィルツィン・フィルーツマン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-05-29
Filing date: 1991-05-29
Publication date: 2003-09-16
Anticipated expiration: 2018-09-16
Also published as: US5488724A; ATE360316T1; EP0459752B1; EP0797335B1; EP0797335A2; DE69131971T2; US5136582A; ATE189753T1; DE69133569D1; JPH04261245A; EP0797335A3; EP0459752A3; EP0459752A2; DE69131971D1; DE69133569T2

Description

【発明の詳細な説明】

【０００１】

【関連のある出願に対する相互参照】この出願は、この
発明の譲受人によって所有され、かつ同一の日付で出願
された以下の同時係属出願に関連する。

【０００２】１）フィルーツマン（Ｆｉｒｏｏｚｍａｎｄ）の連続
番号第０７／５２９，３６４号「融通性のあるバッファ
管理を有するＦＤＤＩコントローラ（ＦＤＤＩＣＯＮＴ
ＲＯＬＬＥＲＨＡＶＩＮＧＦＬＥＸＩＢＬＥＢＵ
ＦＦＥＲＭＡＮＡＧＥＭＥＮＴ）」、２）フィルーツマンの連続番号第０７／５２８，３６
３号「パケットデータの伝送および受信のための論理的
ＦＩＦＯとしてのＳＲＡＭの形状（Ｃｏｎｆｉｇｕｒａ
ｔｉｏｎｏｆＳＲＡＭｓａｓＬｏｇｉｃａｌ
ＦＩＦＯｆｏｒＴｒａｎｓｍｉｔａｎｄＲｅｃｅ
ｉｖｅｏｆＰａｃｋｅｔＤａｔａ）」、３）フィルーツマン、他の連続番号第０７／５２９，
３６５号「ＦＤＤＩネットワークにおける多重非同期優
先順位を実現するための方法およびシステム（ＭＥＴＨ
ＯＤＯＦＡＮＤＳＹＳＴＥＭＦＯＲＩＭＰＬ
ＥＭＥＮＩＴＩＮＧＭＵＬＴＩＰＬＥＬＥＶＥＬＳ
ＯＦＡＳＹＮＣＨＲＯＮＯＵＳＰＲＩＯＲＩＴＹ
ＩＮＦＤＤＩＮＥＴＷＯＲＫＳ）」４）フィルーツマンの連続番号第０７／５２９，３６
６号「単一の物理的ＦＩＦＯを使用して多重優先順位待
ち行列を多重論理的ＦＩＦＯに転送するための方法およ
びシステム（ＭＥＴＨＯＤＯＦＡＮＤＳＹＳＴＥ
ＭＦＯＲＴＲＡＮＳＦＥＲＲＩＮＧＭＵＬＴＩＰ
ＬＥＰＲＩＯＲＩＴＹＱＵＥＵＥＳＩＮＴＯＭＵ
ＬＴＩＰＬＥＬＯＧＩＣＡＬＦＩＦＯｓＵＳＩＮ
ＧＡＳＩＮＧＬＥＰＨＹＳＩＣＡＬＦＩＦＯ）」

【０００３】

【技術分野】この発明は包括的に局部的かつ広い領域の
ネットワークにおけるデータ操作に関するものであり、
より特定的にはノードおよびホストプロセッサメモリの
ようなネットワーク内の多重メモリにおけるフレームさ
れたデータの記憶および多重メモリからのフレームされ
たデータの検索を管理する方法およびシステムに関する
ものである。この発明の１つの利用はファイバ分布され
たデータインタフェース（ＦｉｂｅｒＤｉｓｔｒｉｂ
ｕｔｅｄＤａｔａＩｎｔｅｒｆａｃｅ）（ＦＤＤ
Ｉ）においてである。

【０００４】

【背景技術】

【０００５】

【序論】いかなるメモリ管理システムのデータスループ
ットの速度は、プロセッサのネットワーク上にあっても
よいデータバス上に存するシステムメモリにおける、お
よび、からのデータを複写するステップの数によって制
限される。この発明の１つの局面は、少なくとも２つの
区別できるメモリを含むシステムメモリのデータ処理能
率を最適化する伝送および受信ディスクリプタを実現す
る。優先順位の異なったレベルまたは他の特徴を有する
データはメモリにおいてストアされるためにバスから受
信されるか、または伝送されるためにメモリから収集さ
れる。システムメモリは局部的または広い領域のネット
ワークのノードおよびホストメモリを含んでもよい。

【０００６】例として、この発明は、上で示された同時
係属出願において記述されているファイバ分布されたデ
ータインタフェース（ＦＤＤＩ）の環境内で教示される
であろうが、しかしながらここで教示された原理はメモ
リ管理システムに広くより適用できるので、この発明は
上で述べられた環境に制限されるべきではない。

【０００７】

【検討】フレームにおいて配列されたデータのパケット
を取り扱うデータ操作システムにおいては（あるフレー
ミングまたは「ハウスキーピング」ビットを含むデータ
のパケットまたはバーストは「フレーム」と定義され、
フレームの形状で送られるデータは「フレームされたデ
ータ」と呼ばれる）、データのフレームをネットワーク
上の１つのロケーションにあるシステムと別のロケーシ
ョンにあるシステムとの間に転送する必要がしばしばあ
る。データのフレームは同じまたは異なった優先順位を
表わす待ち行列において配列されてもよい。「ネットワ
ークコントローラ」と呼ばれる局部的システムおよびネ
ットワークの間に存するインタフェース回路はシステム
とネットワークとの間のデータフローを管理する。これ
はシステムとネットワークとの間のタイミング矛盾を補
償するためにデータをバッファリングすること、いかな
る必要なプロトコル変換をも与えることおよび、コント
ローラを通過するデータにビットを加えることまたはそ
れからビットをはぎ取ることにより「ハウスキーピン
グ」を実施することを含む。ネットワークコントローラ
アーキテクチャの様々な型は用いられるネットワーク動
作システムおよび他の考慮に基づいて実現される。

【０００８】たとえば、上記のここに引用により援用さ
れる「融通性のあるバッファ管理を有するＦＤＤＩコン
トローラ」のための同時係属出願（１）において記述さ
れている型のネットワークにおいては、バスマスタアー
キテクチャを含むネットワークコントローラがあり、フ
レームされたデータの待ち行列はネットワークへの伝送
のためシステムメモリにおいて確立されたバッファから
出力バッファにおける論理的ＦＩＦＯによって形成され
た対応する領域に転送される。システムメモリと出力バ
ッファとの間には、出力バッファへの途中で一次的にフ
レームされたデータをストアするための、たとえば３２
バイトの予め定められた記憶容量を有する物理的ＦＩＦ
Ｏがある。物理的ＦＩＦＯの１つの目的はシステムおよ
びネットワーククロックのクロック速度における差の結
果として必要とされるデータのバッファリングを与える
ことである。「パケットデータの伝送および受信のため
の論理的ＦＩＦＯとしてのＳＲＡＭの形状」のための同
時係属出願（２）においては、ネットワークへの伝送に
対する要求に応答して、ネットワーク上での「トーク
ン」の受信のときに、かつデータが伝送のために利用可
能であることを仮定して、データは伝送ＦＩＦＯにシス
テムメモリから１回につき１パケット転送され、かつそ
れから伝送ＦＩＦＯからネットワークへ転送され、その
間データはなおネットワークから入来している。これは
ＦＩＦＯが完全なフレームを受信する前にネットワーク
へ伝送することを可能にする。それによって伝送された
データのフレームは出力バッファにおいて構成される論
理的ＦＩＦＯによって形成される対応する待ち行列にス
トアされる。

【０００９】データは、最も高いものから始まる優先度
の順序で、同じ優先度を有する伝送ために利用可能であ
る付加的なデータがなくなるまでまたはトークンの受信
の間の未終了のトークン保持時間（ＴＨＴ）がその優先
度に対してしきい値より少なくなるまで伝送される。こ
のプロトコルについての詳細は「ＦＤＤＩネットワーク
における多重非同期優先順位の実現のための方法および
システム」に対する上記の引用により援用される同時係
属手段（３）において与えられる。

【００１０】物理的ＦＩＦＯを通る出力バッファへのシ
ステムメモリからのフレームされたデータの各転送に続
き、同じ優先度を有するさらなるデータを物理的ＦＩＦ
Ｏに転送し、その後同じ出力バッファ待ち行列に転送す
るか、またはもしなんらかのさらなるデータが利用可能
であれば異なった優先度を有するデータを、物理的ＦＩ
ＦＯを通り別の出力バッファ待ち行列に転送するかのど
ちらかの決定がなされる。「単一の物理的ＦＩＦＯを使
用して多重優先度待ち行列を多重論理的ＦＩＦＯに移転
するための方法およびシステム」に対するここに引用に
より援用される同時係属出願（４）は、ＦＩＦＯの「ロ
ックアップ」を防ぐための１つの手段を記述する。ロッ
クアップは、書込まれなければならない特定の待ち行列
を含む論理的ＦＩＦＯにおいて利用可能のままである記
憶の量が物理的ＦＩＦＯの記憶容量より少ないときに起
こる。この状態下では物理的ＦＩＦＯはバッファにおけ
る論理的ＦＩＦＯにアンロードにできない。

【００１１】この発明の局面が特に適用できる型のシス
テムはホストプロセッサだけでなくノードプロセッサも
また組込み、各々はそれ自身の相関するメモリを有す
る。このアーキテクチャは、ノードプロセッサがプロト
コルパケット伝送においてかかわる通信タスクからホス
トプロセッサを自由にするであろうから有利である。た
とえば、プロトコルヘッダはノードプロセッサメモリに
おいて処理されてもよく、一方データは出力バッファへ
およびから直接渡され、かつその後伝送のためパケット
に取付けられる。データスループットの速度は各メモリ
転送のためにデータを複写する２つのステップを実施す
る必要を除去することによって増加される。

【００１２】同時係属出願はいわゆる伝送および受信
「ディスクリプタ」を利用し、それはシステムメモリ内
において構成されるバッファ領域の各々の状態、長さお
よびアドレスポインタを規定する情報のビットを含む。
先入れ先出し（ＦＩＦＯ）メモリでは、ＦＩＦＯの最後
の記憶位置に続く記憶が最初のものに再循環し、ディス
クリプタはリングの形状をとる。これゆえ、この型のデ
ィスクリプタは「ディスクリプタ・リング」と呼ばれ
る。この発明は多重システムメモリを組み込みかつデー
タのフレームまたはパケットが多重ディスクリプタ・リ
ングによって指されたバッファ領域においてストアされ
るシステム内の能率的なバッファ管理に向けられてい
る。

【００１３】この発明に従ってディスクリプタ・リング
はデータ部分と同様にヘッダによって特徴付けられたパ
ケットまたはフレームされたデータを管理する。通常、
フレームのヘッダおよびデータ部分は都合よく互いから
分離されることはできず、なぜなら２つの部分はバッフ
ァの間で互いに相関しなくなるかまたは「同期化を失
う」であろうからである。この発明の別の局面は、デー
タのフレームとそれらの対応するヘッダの間で同期化を
維持しながらヘッダおよびデータ部分を有するフレーム
されたデータの記憶を最適化する。

【００１４】記述された型のネットワークコントローラ
においては、単一の物理的ＦＩＦＯメモリを通ってシス
テムメモリに入来する受信データ径路はある状況下でブ
ロックされる傾向がある。たとえば、もし受信ディスク
リプタ・リングがいっぱいかまたはパリティ・エラーが
存在すれば、ＦＩＦＯを通る受信径路内のいかなるディ
スクリプタ・リングに予定された次のパケットはブロッ
クされるであろう。ブロックの理由が取り除かれるまで
次のパケットは出力バッファ内の受信待ち行列にストア
されるであろうけれども、バッファが制限された記憶容
量を有するのでリングは再びブロックされるであろう。
この発明の特徴はブロックされたリング上の受信データ
径路のブロックを避け、かつブロックの間受信データの
待ち行列をストアするために利用可能であるバッファメ
モリの量から独立している。

【００１５】

【発明の開示】この発明の目的はバッファ記憶システム
における改良されたデータ管理を実施することである。

【００１６】この発明の別の目的は複数のシステムメモ
リを実現するネットワークにおける能率的なデータ管理
を実施することである。

【００１７】別の目的はホストおよびノードプロセッサ
アーキテクチャを有するシステム内のＦＤＤＩネットワ
ークコントローラにおける能率的なデータ記憶およびア
クセスである。

【００１８】別の目的は受信データの共通のフレームに
対応するバッファがシステムの複数の区別できるメモリ
内において確立されるバッファメモリシステムにおける
データ記憶および転送の能率を最大にすることである。

【００１９】さらに他の目的はシステムの第１および第
２の区別できるメモリにおいてそれぞれ形状されたバッ
ファ内のフレームされた受信データのヘッダおよびデー
タ部分を別個にストアすることである。

【００２０】この発明のなお別の目的はフレームされた
データの特徴に基づく新規の多重ディスクリプタ・リン
グシステムの特定のディスクリプタ・リングにフレーム
された受信データを分散することである。

【００２１】別の目的はブロックされたディスクリプタ
・リングの結果として受信ＦＩＦＯの受信径路をブロッ
クすることを防ぐことである。

【００２２】この発明のさらに他の目的はファイバ分布
されたデータインタフェース（ＦＤＤＩ）システムにお
いて上の目的を実施することである。

【００２３】上のおよび他の目的はこの発明の１つの局
面に従ってパケットにおいて配列されたデータのシステ
ムメモリからネットワークへのフローを制御するネット
ワークアダプタによって満足する。ネットワークは複数
個のプロセッサおよびバッファにおいて配列されたデー
タをストアするための少なくとも第１および第２のメモ
リを含む。第１および第２のメモリは第３のバスに共通
に順に接続される第１および第２のバス上にそれぞれあ
る。ネットワークコントローラは、第１および第２のメ
モリの選択されたものにアクセスするために第１のメモ
リ要求信号および第２のメモリ要求信号の一方または他
方をそこで送るための第３のバス上のネットワークＤＭ
Ａコントローラを含む。制御インタフェースは第１のバ
スに結合され、かつＤＭＡコントローラに第１のメモリ
肯定応答信号を送るための第１のメモリ要求信号にのみ
応答する。制御インタフェースはまた第２のバスに結合
され、かつ第２のメモリ肯定応答信号をＤＭＡコントロ
ーラに送るための第２のメモリ要求信号にのみ応答す
る。ネットワークＤＭＡコントローラはさらに、第１お
よび第２のメモリの選択されたものにだけアクセスする
ための第１および第２の肯定応答信号に応答する。これ
ゆえ、この発明のこの局面に従ってアダプタは、ネット
ワーク内の共通のバス上のシステムプロセッサが共通の
バスに接続される別個のバス上の第１および第２のメモ
リのどちらかにアクセスすることをハンドシェイクプロ
トコルを実施することによって可能にする。

【００２４】好ましい実施例に従って第１および第２の
メモリはそれぞれホストおよびノードプロセッサメモリ
を含む。制御インタフェースはノードプロセッサメモリ
からのヘッダ情報にアクセスし、かつホストプロセッサ
メモリからのデータにアクセスする。受信フレームはホ
ストおよびノードプロセッサメモリ内のロケーションへ
の選択的な転送のために別個のディスクリプタ・リング
に付与される。好ましくは、ヘッダおよび伝送ディスク
リプタはノードプロセッサメモリにストアされ、伝送お
よび受信データならびにディスクリプタはホストメモリ
にストアされる。

【００２５】この発明の別の局面に従って、そこにおい
てはネットワークアダプタは複数個のプロセッサおよび
フレームにおいて配列された受信データをバッファ内に
ストアするための少なくとも第１および第２のメモリを
含み、受信フレームを処理する方法はそれぞれ第１およ
び第２の長さを有する第１および第２のバッファを第１
および第２のメモリの任意のロケーションに、第１の長
さが第２の長さより短く、ストアすることを含む。第１
のディスクリプタは、第１および第２のメモリのどちら
かの１つにおいて受信データの各フレームの第１に受信
された部分をストアするためのバッファを指す第１のメ
モリ内の第１のディスクリプタ・リングを形成するため
に隣接するメモリロケーションに確立される。第２のデ
ータディスクリプタは第１および第２のメモリのどらら
かの１つにおいて各受信フレームの次に受信された部分
を含むバッファを指す第２のメモリにおける第２のディ
スクリプタ・リングを形成するために隣接するロケーシ
ョンに確立される。

【００２６】この発明のこの局面に従うアダプタは受信
フレームが多重ディスクリプタ・リングによって指され
る多重バッファにおいてストアされることを可能にす
る。同じフレームの分散された構成要素は共通のフレー
ム番号によって互いに相関する。

【００２７】好ましい実施例は別個のバッファにフレー
ムのヘッダおよびデータ部分をストアするこの発明のこ
の局面を実現する。複数個のバッファが第１および第２
のメモリ内の任意のロケーションに確立される。ヘッダ
ディスクリプタは、前記第１および第２のメモリのうち
のどちらか１つにおいて受信データのヘッダを含むバッ
ファを指す第１のメモリ内のヘッダディスクリプタ・リ
ングを形成するために隣接するロケーションに確立され
る。データディスクリプタは第１および第２のメモリの
どちからの１つにおいて受信データを含むバッファを指
す第２のメモリ内のデータディスクリプタ・リングを形
成するために隣接するロケーションに確立される。

【００２８】受信フレームは好ましくは関連するヘッダ
およびデータ対に相関するまたは「同期化する」フレー
ム番号を含む。

【００２９】この発明のさらに他の局面に従って、複数
個のバッファは第１および第２のメモリ内の任意のロケ
ーションに確立される。同様に第１および第２のメモリ
の隣接するロケーションに任意に確立されるのはバッフ
ァを指す複数個のディスクリプタ・リングを形成するデ
ィスクリプタである。各リングの各ディスクリプタは第
１および第２のメモリの一方または他方を指す印を有す
る。受信データの入来フレームのフィールドにおける識
別ビットは検出され、かつ特定のディスクリプタ・リン
グに相関する。受信データの各入来フレームはそのディ
スクリプタによって指されたバッファにおいてストアさ
れる。

【００３０】この発明のこの局面は異なった受信データ
の多重待ち行列を管理するための多重ディスクリプタ・
リングシステムを実現する。この発明は異なった優先度
または別の特徴を有する入来データが対応するバッファ
の複数のグループを指す多重ディスクリプタ・リングに
付与されることを可能にする。各入来フレームを受信す
るためのディスクリプタ・リングは識別フィールドのビ
ットを各リングに割り当てられたビットに整合すること
によって決定される。ＦＤＤＩにおいてはフレーム制御
フィールドＦＣは識別フィールドとして実現される。

【００３１】この発明のなお別の局面に従って、受信デ
ータ径路はブロックされたディスクリプタ・リングの発
生のとき、ブロックされたリングが検出されたとき入来
受信パケットまたはフレームを放棄することによってク
リアされる。より具体的には、この発明のこの局面を実
現するネットワークアダプタは複数個のプロセッサおよ
びフレームに配列されかつフレームの特徴を識別する情
報を含む受信データのパケットをストアするためのメモ
リ手段を含む。さらにアダプタは、ＦＩＦＯメモリと、
ＦＩＦＯメモリを通るメモリ手段への受信データフロー
径路と、メモリにおける任意のロケーションに複数個の
受信バッファを確立するための手段と、受信バッファを
指すディスクリプタ・リングを形成するディスクリプタ
をメモリ手段内の隣接するロケーションに確立するため
の手段と、フレームの特徴に一致するディスクリプタ・
リングに受信データ径路上に入来する受信フレームを供
給するための手段とを含む。受信データフロー径路にお
けるブロックされたディスクリプタ・リングは検出さ
れ、かつ応答して、ブロックされたディスクリプタ・リ
ングに入来する次のフレームは放棄される。放棄された
フレームされたものの内容は取り戻されないであろうけ
れども、データフロー径路は決してブロックされず、他
のディスクリプタ・リングに指定された受信データがそ
れに対して供給されることを可能にする。

【００３２】好ましくはネットワークアダプタは正規の
および放棄のモードにおいて選択的に動作する。検出さ
れたブロックされたリングに対して応答して、およびア
ダプタの動作の正規モードにおいて、アダプタに入来す
る次のパケットはバッファメモリにおいてストアされ
る。検出されたブロックされたリングに対して応答して
および動作の放棄モードにおいては、前記アダプタに入
来する次のパケットは放棄される。

【００３３】この発明の方法および装置は、ここで教示
された原理はより一般的にバッファメモリ管理に対する
応用を有するけれども、ＦＤＤＩネットワークインタフ
ェースに有利に適用される。

【００３４】この発明のなお他の目的および利点は以下
の詳細な説明から当業者には容易に明らかになるであろ
うし、そこにおいてはこの発明を実施する熟考された最
良のモードの単に例示としてこの発明の好ましい実施例
のみが示されかつ記述される。実現されるであろうよう
に、この発明は他のおよび異なった実施例が可能であ
り、かつそのいくつかの詳細はこの発明からすべて逸脱
することなく様々な明らかな点における修正が可能であ
る。したがって図面および説明は事実上例示として見ら
れ、制限として見られるべきではない。

【００３５】

【好ましい実施例の詳細な説明】この発明の特定の利用
はＦＤＤＩネットワークであるが、この発明はフレーム
またはパケットデータ操作の分野において一般的な適用
性を有する。したがって、この発明の開示はＦＤＤＩの
分野においてなされるであろうが、発明の局面はそれに
制限されるべきではないということは理解されるべきで
ある。

【００３６】

【ＦＤＤＩ、一般】ＦＤＤＩに関する、その環境内のこ
の発明の理解を得るのに役に立ついくつかの背景情報が
今与えられる。

【００３７】「ファイバ分布されたデータインタフェー
ス」（ＦＤＤＩ）は、光ファイバ構成要素およびシステ
ムに基づき、かつ米国規格協会（ＡＮＳＩ）（Ａｍｅｒ
ｉｃａｎＮａｔｉｏｎａｌＳｔａｎｄａｒｄＩｎ
ｓｔｉｔｕｔｅ）Ｘ３Ｔ9 ．５委員会により開発され、
二重の反回転物理的リングを実現する毎秒ごとに１００
メガビットの時間決めされたトークンプロトコルを規定
する。図１は様々な局型からなるＦＤＤＩリングの単純
化されたブロック図である。クラスＡ局は、時には「二
重取付け局」と呼ばれるが、ネットワークの１次のおよ
び２次のリングの両方に接続される。矢で示されている
ようにデータは２つのリング上に反対方向で流れる。ク
ラスＡ局はワイヤリングコンセントレータとして作用
し、いくつかの単一の取付け、またはクラスＢ局をリン
グに接続するのに役立つことができる。図１において局
２は局３、４および５のためのワイヤリングコンセント
レータであり、コンセントレータはネットワークアドミ
ニストレイターに多数の局のための単一の保守点を与え
る。局の間を転送されるデータはフレームされたパケッ
トの形状である。

【００３８】ＦＤＤＩパケットのフォーマットは図２に
おいて示される。パケットは最小の１６アイドル制御記
号（プリアンブル）によって先行される。パケットは技
術においてよく知られた４Ｂ／５ＢコードのＪおよびＫ
制御記号からなる開始区切り記号（ＳＤ）で始まる。こ
れにはパケットの型を表わす２つのデータ記号フレーム
制御（ＦＣ）フィールドが続く。行き先アドレス（Ｄ
Ａ）はパケットの意図された受領者を表わす。同様に、
出所アドレス（ＳＡ）はパケットの送り主を表わす。ア
ドレスは長さにおいて２６かまたは４８のビットのどち
らかになり得る。ＤＡフィールドはリング上の単一の
局、局のグループ、またはすべての局を指し得る。

【００３９】ＳＡに続いて可変長情報フィールドがく
る。フレーム検査シーケンス（ＦＣＳ）フィールドは４
バイトのデータを含む。これらのデータは３２ビットオ
ートディン（Ａｕｔｏｄｉｎ）ＩＩ巡回冗長検査多項式
の結果である。ＦＣＳはＦＣ、ＤＡ、ＳＡ、ＩＮＦＯお
よびＰＣＳフィールドのデータ完全性を確実にする。

【００４０】ＦＣＳフィールドに続き、Ｔ記号で形成さ
れた終了区切り記号（ＥＤ）が伝送される。フレーム状
態（ＦＳ）フィールドはパケットがエラーを有して受信
されたかどうか、アドレスが認識されたかどうか、また
はパケットが複写されたかどうかを決定する記号のため
に使用される。

【００４１】パケットは最初の局によってＦＤＤＩから
取り除かれる。「ストリッピング」と呼ばれかつ図３
（ａ）および３（ｂ）において示されるこのプロセスで
は、媒体アクセスコントローラ（ＭＡＣ）２０はリング
上の伝送のためＩＤＬＥ制御記号の源を選択する。開始
区切り記号が到着したとき、コントローラは繰返し径路
に切換える。パケットはモニタされ、もし必要ならば複
写されかつ同時に繰返される。媒体アクセスコントロー
ラ２０はまたそれ自身のパケットをソース動作に切換え
るかまたはトークンを出すかすることができる。

【００４２】トークンパッシングにおいては局はそれを
受け取った局に伝送する権利を渡す特殊ビットパターン
である「トークン」を循環することによって媒体上を伝
送する権利を分配し、伝送したいと思う局はそれがトー
クンパッシング順序で前の局からトークンを受け取るま
で待機する。局がトークンを受け取ったとき、それはそ
のデータを伝送し、それからトークンを次の局に渡す。

【００４３】伝送するために待機しているＦＤＤＩ局は
まずストリッピング動作を達成することによってトーク
ンを「つかまえ」なければならない。トークンＳＤフィ
ールドだけがリング上で繰返される。一旦トークンがつ
かまえられると、局はパケットを伝送し始めることがで
きる。最後のパケットが送られたとき、局は新しいトー
クンを出すことによってすぐに続かなければならない。

【００４４】トークンをつかまえるための規則およびデ
ータ伝送のために割り当てられた時間の量は、ＦＤＤＩ
仕様書において規定された「時間決めされたトークンプ
ロトコル」によって支配され、かつそれは上記の引用に
より援用される同時係属出願（３）において要約され
る。プロトコルは初期設定上のクレームプロセスの間の
局間の送信権要求プロセスにおいて決定された最大トー
クン回転時間（ＴＲＴ）を保証するように設計される。
送信権要求プロセスはトークンの到着の間の最も早い時
間を必要とする局がリングに対する目標トークン回転時
間（ＴＴＲＴ）を規定することを許容する。

【００４５】時間決めされたトークンプロトコルは２つ
の型の伝送サービス、すなわち同期サービスおよび非同
期サービスを提供する。局は同期サービスでは各トーク
ン回転上に伝送帯域の予め定められた量を与えられ、残
りのリング帯域は非同期サービスを使用して局間で共有
される。局はトークンサービスが予期されていたよりも
早く到着したとき非同期伝送を送ることを許容される。
非同期伝送のために割り当てられた時間の量はトークン
による実際の到着の時間と予期されたトークンの到着時
間との間の差に制限される。非同期伝送のための帯域の
割当は動的であり、同期伝送のためのいかなる使用され
ない帯域もトークン回転上の非同期伝送のために自動的
に再割当される。

【００４６】

【ＦＤＤＩ、インタフェース回路実現化例】図４を参照
すると、この発明の好ましい実施例に従ってＦＤＤＩイ
ンタフェースにおいて１１６として包括的に示されてい
るマスタバスアーキテクチャが光ファイバ媒体の形状で
システムまたは使用者、バスとネットワークとの間に設
けられる。バスマスタアーキテクチャ１１６の主な構成
要素は、コントローラ１２０からデータフレームを受信
しかつデータを並列から直列のフォーマットに変換する
前にフレームの適当なコード化を達成するエンコーダ／
デコーダ（ＥＮＤＥＣ）１３２を通り媒体にアクセスす
るための、かつＦＤＤＩ要求を満足させるために他の
「ハウスキーピング」機能を実施するための媒体アクセ
スコントローラ（ＭＡＣ）１２０を含む。ネットワーク
ＤＭＡ（ダイレクトメモリアクセス）コントローラ１２
４は、システムバス上のホストおよびノードプロセッサ
メモリ（図示せず）と、ネットワークＤＭＡコントロー
ラと媒体アクセスコントローラとの間に接続される少な
くとも１つのＦＩＦＯ（先入れ先出し）メモリを有する
ように構成される出力バッファ１２６との間のデータの
転送を制御する。媒体アクセスコントローラ１２０は、
フレームストリッピング、誤り検査およびバスアービト
レーションのようなどのような必要とされるハウスキー
ピング機能をも実施しながらフレームのデータを受信し
かつ伝送し、適切なネットワークアクセスプロトコルを
実現する。ネットワークＤＭＡコントローラ１２４はフ
ロントエンドバスマスターとして動作し、システムメモ
リおよびバッファから、および、間にデータを分散かつ
収集するためにホストまたはノードプロセッサと通信
し、一方メモリにおけるデータの移動を最小にする。

【００４７】媒体アクセスコントローラ１２０はデータ
バス１３４およびアドレスバス１３６を通りバッファメ
モリ１２６に、かつデータバス１３４を通りネットワー
クＤＭＡコントローラ１２４にインタフェースされる。
ハンドシェイクは媒体へおよびからのデータの移動を制
御するためにバス１４０上でコントローラ１２４および
１２０の間で実施される。コントローラ１２０は、図５
において示されるが、これ以降詳細に説明される。

【００４８】ネットワークＤＭＡコントローラ１２４は
共有されるデータバス１４４ならびにアドレスおよび制
御バス１４６、１４８を含むホストバス１４２上に存す
る。ネットワークＤＭＡコントローラ１２４に対する制
御信号はバス要求および肯定応答線１５０ａ、ｂ上でホ
ストおよびノードバス１４３ａ、ｂにインタフェースさ
れる。媒体アクセスおよびネットワークＤＭＡコントロ
ーラ１２０および１２４は、出力バッファメモリ１２６
とともに、図示されいてる様々なバス上でネットワーク
インタフェース動作を実施するために共働し、それは上
記の同時係属出願（１）においてより詳細に説明され、
それはここに引用により援用される。

【００４９】図６のブロック図を参照すると、出力バッ
ファ１２６（図７）は、媒体から受信されたデータの待
ち行列を含む受信ＦＩＦＯ１７５、および媒体へ供給さ
れるべきデータの待ち行列を各々含む少なくとも１つ
の、しかし好ましくは４つの伝送ＦＩＦＯ１７７を有す
るように構成される。図７において示される４つの待ち
行列は１つの同期待ち行列およびＦＤＤＩ仕様書に従っ
た３つの異なった割り当てられた優先順位を有するデー
タを含む待ち行列を表わす。出力バッファ１２６は、そ
れは好ましくはスタティックランダムアクセスメモリ
（ＳＲＡＭ）であるが、ファームウェアによって、異な
った優先度のデータ待ち行列を各々含む４つのＦＩＦＯ
を有するようにプログラム化され、具体的には各ＦＩＦ
Ｏは後に詳細に記述されるように「ディスクリプタ」を
使用してシステムメモリ内のバッファ領域と定義され
る。

【００５０】媒体から受信されたデータはネットワーク
ＤＭＡコントローラ１２４によってリンクリスト待ち行
列１７８を通りシステムメモリに供給されかつ同様に、
データは同期のものおよび３つの非同期優先順位に一致
するリンクリスト待ち行列１８０を介してシステムメモ
リから媒体に伝送される。

【００５１】出力バッファ１２６に関するいかなる動作
の前に、ノードプロセッサはすべての待ち行列の終了ア
ドレスをバッファの中にロードしなければならない。待
ち行列ポインタは図７において示される順序にあり、す
なわちポインタはまず特殊なフレーム領域の終了を、そ
れから受信待ち行列を、次に同期待ち行列に３つの優先
順位を有する非同期待ち行列が続くという順序で伝送待
ち行列を規定する。ノードプロセッサによってまたプロ
グラムされるのは、すべての使用される待ち行列の読出
／書込ポインタであり、それは図７の右側の行において
示されており、終了アドレスポインタは図の左側の行に
おいて示されている。

【００５２】より具体的には、図７において示されてい
るＦＩＦＯの各待ち行列は、プレフィックス「ＥＡ」を
有する「アドレスの終了」ポインタによって特徴づけら
れる。たとえば、ＳＰＥＣＩＡＬＦＲＡＭＥＡＲＥ
Ａを無視せよ。同期データを含むＳＹＮＣ待ち行列はア
ドレスの終了ポインタ「ＥＡＳ」によって特徴づけら
れ、３つの非同期待ち時間はアドレスの終了ポインタ
「ＥＡＡ０−ＥＡＡ２」によって特徴づけられる。さら
に各待ち行列はＲＥＡＤ、ＷＲＩＴＥポインタによって
規定され、それらは従来の態様でそこからデータが読出
れるおよびそこへデータが書込まれるロケーションを指
す。ＲＥＡＤとＷＲＩＴＥポインタの間の差は待ち行列
にストアされているデータの量を表わす。たとえば、図
７においてＲＰＲおよびＲＰＸＡ０−ＲＰＸＡ２は同期
のおよび３つの順位の非同期のデータ行列に対するＦＤ
ＤＩ規格に従ったＲＥＡＤポインタを表わす。これらの
ＲＥＡＤポインタのすべてはそれぞれの待ち行列の首位
にある。ポインタＷＰＸＳおよびＷＰＸＡ０−ＷＰＸＡ
２は同期のおよび３つの非同期のデータに対するＷＲＩ
ＴＥポインタを表わし、それぞれの待ち行列の末尾にあ
る。

【００５３】ＳＨＡＤＯＷＷＲＩＴＥポインタ（ＳＷ
Ｐ）は待ち行列に最も最近ストアされたフレームの終了
を指す。ＳＨＡＤＯＷＷＲＩＴＥポインタ（ＳＷＰ）
の機能および図７において示されている他のポインタに
対するその関係は引用より援用される同時係属出願
（２）に、詳細において論じられている。

【００５４】ネットワークアクセスおよびネットワーク
ＤＭＡコントローラ１２０、１２４がバッファメモリ１
２６とともに図示されている様々なバス上でネットワー
クインタフェース動作を実施するためにどのように共動
するかはこれ以降記述されるであろう。さしあたり、イ
ンタフェースの主たる構成要素、すなわちネットワーク
ＤＭＡコントローラ１２４、媒体アクセスコントローラ
１２０および出力バッファ１２６のより詳細な説明が次
に与えられるであろう。

【００５５】

【ネットワークＤＭＡコントローラ１２４】ネットワー
クＤＭＡコントローラ１２４は、図８において詳細に示
されているが、媒体アクセスコントローラ１２０とネッ
トワークＤＭＡコントローラ１２４との間に接続されて
いるインタフェース回路１５０を含む。インタフェース
１５０は少なくとも１つの、かつ好ましくは４つのＦＩ
ＦＯ１５２を含む伝送セクション、ＦＩＦＯを含む受信
セクション１５４、およびパケットバッファ管理回路１
５６と通信する。インタフェース１５０はデータをバッ
ファ１２６から受信セクション１５４に伝送するのと同
様、伝送セクション１５２においてストアされているデ
ータをバッファメモリ１２６に転送する。バッファ１２
６から受信セクション１５４へのデータの転送は、ネッ
トワーク上のデータがシステムに対して利用可能であり
かつバッファにおいて少なくとも予め定められた量の受
信データの受信を含む他の条件が満たされたとき、媒体
アクセスコントローラ１２０によってコマンドでなされ
る。伝送セクション１５２からのデータの転送は、伝送
セクションにおいてシステムメモリからのデータが利用
可能であり、そこでのデータ待ち行列がアンロックさ
れ、かつ同時係属出願（２）において記述されているバ
ッファおいてストアされる完全なフレームかまたは少な
くとも予め定められた量の伝送データかの少なくともど
ちらかを含む他の条件が満たされたとき実施される。

【００５６】パケットバッファ管理回路１５６は媒体ア
クセスコントローラ１２０にどの型のデータが伝送セク
ションに存在するかを示し、そのためＦＩＦＯ仕様書に
従ってデータの優先度に依存して適当な待ち行列にバッ
ファメモリをロードする。もし待ち行列がいっぱいにな
れば、インタフェース１５０はパケットバッファ管理回
路１５６に現在のＦＩＦＯを空にすること終えるために
かつその待ち行列をロックし、かつその待ち行列をロッ
クするように信号を送る。もし転送が不完全であれば、
回路１５６は、インタフェース１５０が待ち行列がアン
ロックされたという信号を送るまで他の未済の移転を続
ける。そのときにはいずれの中断された移転も続けられ
る。もし伝送および受信データが同時にセクション１５
２および１５４におけるＦＩＦＯから要求されれば、イ
ンタフェース１５０は予め定められた伝送および受信優
先度順序に従って事象のシーケンスに基づきこれらの転
送を優先順位付ける。

【００５７】パケットバッファ管理回路１５６はコマン
ド語コードをデコードし、伝送し、明らかな誤りコマン
ドを要求し、かつシステムメモリインタフェース１６０
と伝送セクション１５２に適当な情報を送る。パケット
バッファ管理回路１５６はコマンド要求、ＦＩＦＯ１５
２からの伝送要求、かつＦＩＦＯ１５４からの受信要求
を優先順位付ける。それから管理回路１５６は伝送また
は受信のどちらかを許可するかまたはコマンドのうちの
１つを処理するためにコマンドをシステムメモリインタ
フェース１６０に出し、かつＣＰＵインタフェース１６
１を介してシステムに対してインタフェースされる。

【００５８】伝送セクション１５２はすべての伝送待ち
行列を維持しかつ予め定められた優先度で動作を優先順
位付ける。ＦＩＦＯ１５２はバイト順序付けおよびデー
タ収集を実施し、かつ媒体アクセスコントローラ１２０
によって処理されるためにＦＩＦＯ指向のパケットにデ
ータをフォーマットする。伝送セクション１５２におけ
る様々な伝送待ち行列は制御され、そのためバッファメ
モリ１２６が待ち行列を満たしたとき、待ち行列切換え
が実施される。ロックされた待ち行列のためのすべての
必要な情報はストアされ、そのため動作は待ち行列がア
ンロックされたとき再開され得る。伝送セクション１５
２において含まれるＦＩＦＯはまたシステムメモリイン
タフェース１６０およびネットワークアクセス制御イン
タフェース１５０の間のデータバッファリングおよび速
度適合のためにも使用される。バッファリングはネット
ワークＤＭＡコントローラ１３８において必要とされ、
なぜならシステムメモリバス上およびネットワーク上の
データ移転速度が独立しているからである。

【００５９】受信セクション１５４は出力バッファメモ
リ１２６からＦＩＦＯ指向のフレームを受信し、かつそ
れらをシステムメモリ内の受信バッファの中に分散す
る。受信バッファはディスクリプタ・リングによって指
される。セクション１５４はさらに、伝送ＦＩＦＯ１５
２と同じ態様でネットワークとシステムメモリとの間の
速度適合を与えるためにＦＩＦＯを含む。

【００６０】システムメモリインタフェース（ＳＭＩ）
１６０はシステムメモリに対する高速プログラマブルバ
スインタフェース、アドレス生成回路および記憶装置を
含む。インタフェース１６０はまたシステムメモリにお
けるバッファ管理のためのリングの端部検出回路、およ
びシステムメモリインタフェースのための一次制御状態
機械もまた含む。

【００６１】線１６３においてシステムメモリインタフ
ェース１６０からシステムに供給される信号はシステム
クロックＳＣＬＫ（図示せず）と同期である。これらの
信号は外部のアービター（図示せず）からの１つのシス
テムメモリのアクセスを要求する。別の信号はネットワ
ークＤＭＡコントローラ１２４にシステムメモリにアク
セスする権利を与える。ＳＭＩ１６０の出力におけるア
ドレスバスはすべてのシステムメモリアクセスをアドレ
スし、かつシステムメモリ読出し／書込線は、データが
システムメモリからコントローラ１２４に、またはコン
トローラからシステムメモリに、転送されているのかど
うかを示す。ＳＭＩ１６０の出力における他の信号はシ
ステムメモリの状態を示し、エラーを示し、かつシステ
ムメモリに対する読出と書込との間のバスコンテンショ
ンを防ぐために外部のデータバッファを能動化または不
能化する。別のＳＭＩ信号はＳＭＩにおけるラッチを、
書込動作のために、システムメモリにデータをラッチす
るように活性化する。

【００６２】ＣＰＵインタフェース１６１における信号
線は、ネットワークＤＭＡコントローラ１２４がメモリ
からのコマンドを読出さなければならないということを
示しかつコントローラにメモリアクセスを実施するよう
指示する信号を含む。別の線はＣＰＵにネットワークＤ
ＭＡコントローラがメモリにおいて新しい状態語を書込
んだことを信号で送り、かつ別のものは割り込みをデア
サート（ｄｅａｓｓｅｒｔ）する。

【００６３】インタフェース１５０の出力においては、
媒体アクセスコントローラ１２０を介してバッファメモ
リ１２６にアクセスするコード化された要求を含むホス
ト要求バスがある。ホスト要求バス上で搬送されるコー
ドに依存して、バッファメモリ１２６は４つの伝送待ち
行列のいずれかにおいてデータを読出すかまたはデータ
を書込むためにアクセスされる。読出要求はバッファ１
２６から受信パケットを検索し、かつそれらをシステム
メモリにおいてストアする。書込要求は伝送のためバッ
ファメモリの中にパケットを転送する。インタフェース
１５０の出力においてはまた、ネットワークＤＭＡコン
トローラ１２４の現在の書込または読出要求が媒体アク
セスコントローラ１２０によって許可されていることを
示す信号を搬送するホスト肯定応答線がある。この信号
とともに、バッファメモリ１２６は能動化され、かつデ
ータは、これ以降に記述される（図１５）データバス、
データパリティバスおよびデータタグバス上に存在す
る。インタフェースはまた、媒体アクセスコントローラ
１２０がバッファメモリ１２６からＤＭＡコントローラ
の中にデータを読出すときネットワークＤＭＡコントロ
ーラ１２４の中にデータをラッチするために読出出力を
与える。受信データ線は、受信データがバッファ１２６
に存在し、かつシステムメモリに転送される用意ができ
ていることを示す。これ以降に記述される他の線は、バ
ッファ１２６における現在アクセスされている伝送待ち
行列の状態を示す。

【００６４】この発明の１つの局面に従って、ネットワ
ークＤＭＡコントローラ１２４によって制御されるシス
テムメモリは第１および第２のメモリ１２５（ａ）、１
２５（ｂ）を含み、それらは好ましい実施例では図４に
おいて示されるノードプロセッサおよびホストバス１４
３（ａ）、１４３（ｂ）上に存するノードプロセッサお
よびホストバスである。ノードプロセッサおよびホスト
バス１４３（ａ）、１４３（ｂ）はシステムバス１４７
を介してネットワークＤＭＡコントローラ１２４に結合
され、それは共有されるデータバス１４４および制御バ
ス１４６、１４８を含む。ドライバ１４９（ａ）、１４
９（ｂ）はシステムバス１４７に対してＮＰバス１４３
（ａ）またはホストバス１４３（ｂ）のどちらかを相互
接続するためにネットワークＤＭＡコントローラ１２４
によって制御される。図１６（ａ）および１６（ｂ）を
参照して、コントローラ１２４とメモリとの間でハンド
シェイクプロトコルを使用して、およびドライバ１４９
（ａ）、１４９（ｂ）を介して、２つのバス１４３
（ａ）、１４３（ｂ）上のＮＰおよびホストメモリ１２
５（ａ）、１２５（ｂ）の一方または他方にデータが書
込まれるか、または、一方または他方から読出される。

【００６５】図１６（ａ）および１６（ｂ）のアーキテ
クチャは、別個のノードプロセッサおよびホストメモリ
１２５（ａ）、１２５（ｂ）を有し、有利であり、なぜ
ならそれは伝送フレームがネットワークへの伝送のため
２つの物理メモリから収集されることを可能にするから
である。これは、ノードプロセッサがプロトコル処理を
達成し、一方ホストプロセッサがデータを供給する状態
で、ディスクリプタを使用したデータ操作が能率的に実
施されることを可能にする。たとえば、図１６（ｂ）に
おいては、これ以降に詳細に説明される発明の１つの局
面に従って、ヘッダ情報はノードプロセッサ（ＮＰ）メ
モリ１２５（ａ）から読まれてもよく、かつデータの付
加的な複写を避けるためにデータはホストメモリ１２５
（ｂ）から読まれてもよい。ネットワークＤＭＡコント
ローラ１２４は２つのメモリが要求／許可信号の２つの
組を使用する状態で、「ハンドシェイク」によってこの
機能を達成する。

【００６６】図１６（ｂ）では、ヘッダ要求−許可（Ｈ
ＢＲＥＱ／ＨＢＧＲＴ）対がＮＰメモリ１２５（ａ）に
アクセスするために使用され、かつデータ要求−許可
（ＤＢＲＥＱ／ＤＢＧＲＴ）対はホストメモリ１２５
（ｂ）にアクセスする。この例においては、ヘッダデー
タは、ディスクリプタ・リングとともに、ノードプロセ
ッサメモリ１２５（ａ）にストアされ、データだけがホ
ストメモリ１２５（ｂ）にストアされる。２つのメモリ
のヘッダおよびデータはＮＰメモリ１２５（ａ）におい
てストアされているディスクリプタ・リングＤＲによっ
て規定されたバッファにある。

【００６７】同様に、ネットワークＤＭＡコントローラ
１２４は２つの別個のディスクリプタ・リングによって
規定されたバッファにおいて受信データフレームをスト
アすることができる。これは余分の複写の必要なしで受
信されたデータの２つの物理ロケーションの中への直接
転送を可能にする。たとえば、受信データフレームのた
めのヘッダおよびディスクリプタはＮＰメモリ１２５
（ａ）でストアされてもよく、受信データはホストメモ
リ１２５（ｂ）でストアされてもよい。

【００６８】ＮＰメモリ１２５（ａ）にアクセスするた
めに、ネットワークＤＭＡコントローラは要求信号ＨＢ
ＲＥＱをシステムバス１４７に付与する。要求ＨＢＲＥ
Ｑはドライバ１４９（ａ）および１４９（ｂ）を介して
ノードプロセッサおよびホストメモリ１２５（ａ）およ
び１２５（ｂ）の両方に付与される。ＮＰバス１４３
（ａ）、ドライバ１４３（ａ）およびシステムバス１４
７から成る径路に沿ってメモリに対するアクセスを能動
化するために、ＮＰメモリ１２５（ａ）だけが許可信号
ＨＢＧＮＴで応答するであろう。メモリ１２５（ｂ）は
要求信号ＨＢＲＥＱに応答しないので、メモリ１２５
（ｂ）は許可信号を発生しないだろうし、かつアクセス
はホストメモリに対して能動化されないであろう。

【００６９】他方では、アクセスがホストメモリ１２５
（ｂ）に対して要求されたとき、ネットワークＤＭＡコ
ントローラ１２４は要求信号ＤＢＲＥＱをシステムバス
１４７に付与する。要求ＤＢＲＥＱはドライバ１４９
（ａ）、１４９（ｂ）を介してノードプロセッサメモリ
１２５（ａ）およびホストプロセッサメモリ１２５
（ｂ）の両方に付与される。ホストプロセッサメモリ１
２５（ｂ）だけがホストバス１４３（ｂ）、ドライバ１
４９（ｂ）およびシステムバス１４７から成る径路に沿
ってコントローラ１２４によって受信されるように許可
信号ＤＢＧＮＴを発生するであろう。アクセスは今ホス
トメモリ１２５（ｂ）とネットワークＤＭＡコントロー
ラ１２４との間に確立される。

【００７０】図１６（ｂ）においてＤＲで表わされる型
のディスクリプタ・リングはデータをストアするための
メモリの指定された領域におけるバッファを表わすため
のよく知られた技術の実現化例である。図２０に示され
ているディスクリプタは２つのロングワードＬＷ１およ
びＬＷ２を含む。ワードＬＷ１はメモリにおいて規定さ
れるバッファの状態および長さを含み、ワードＬＷ２は
バッファの開始アドレスを指すポインタである。伝送お
よび受信ディスクリプタの構造は互いに類似している。

【００７１】各ディスクリプタの状態部分はバッファに
おいてストアされているデータのパケットの状態と同様
にデータバッファの状態を反映する。もし受信パケット
が１つのバッファより多くを必要とすれば、パケットの
状態はそのパケットの最後のバッファディスクリプタに
おいてのみ考慮される。

【００７２】バッファ状態ビットは、このエントリがＤ
ＭＡコントローラ１２４が使用するための有効なエント
リであること、およびＤＭＡコントローラがディスクリ
プタを「所有する」ことを表わすホストプロセッサによ
って設定されたＯＷＮビットを含む。ネットワークＤＭ
Ａコントローラ１２４がデータの指定されたバッファへ
の転送を完了したとき、それはＯＷＮビットをリセット
し、かつそのバッファの所有権をホストプロセッサに放
つ。このビットはすべてのディスクリプタについて有効
である。

【００７３】設定されたときパケットの終了（ＥＯＰ）
ビットはパケットの最後のバッファを示す。もしパケッ
トが１つのバッファだけに存すれば、このビットはその
ディスクリプタに対して設定されねばならない。もしビ
ットがローであれば、パケットは次のバッファに続く。

【００７４】ＡＢＯＲＴビットは、もし設定されれば、
このパケットは完全なパケットでないことを示す。伝送
ディスクリプタのＥＯＰビットはプロセッサによっての
み制御され、かつすべてのディスクリプタについて有効
である。受信されたディスクリプタのＥＯＰビットはＥ
ＯＰビットが１に設定された状態でバッファ１２６につ
いてのみ有効であり、かつネットワークＤＭＡコントロ
ーラ１２４によって制御される。

【００７５】バッファの他の特徴を記述するために実現
されてもよい他の状態ビットは簡潔さのために省かれ
る。

【００７６】一連のバッファは図１６のディスクリプタ
・リングＤＲによって記述され、図２１においてより詳
細に示される。この例では、バッファＢはシステムメモ
リにおいてアドレスＡ_nで始まり、かつ長さＡ_mを有し
アドレスＡ_{n + m}に及ぶ。バッファＢの場所はディスク
リプタＤＲと同じ物理メモリの中であってもよいが必ず
しもそうではない。伝送においては、ディスクリプタＤ
Ｒはホストおよびノードプロセッサメモリ１２５
（ａ）、１２５（ｂ）に独立して存することができる。
受信においてはディスクリプタおよび対応するバッファ
は同じメモリに存する。

【００７７】伝送データはどちらかのメモリに存しても
よいディスクリプタ・リングＤＲによって規定されたバ
ッファにおいて２つの物理メモリ１２５（ａ）、１２５
（ｂ）において分布されたバッファから収集される。図
２２を参照して、ネットワークに伝送される２つの連続
的なデータのフレームがフレームａおよびフレームｂで
あると仮定せよ。フレームａはバッファａにおいてヘッ
ダを、かつバッファ１ａおよび２ａにおいて分布された
データを、含み、フレームｂはヘッダをバッファ１ｂに
かつデータをバッファ１ｂだけに含む。ディスクリプタ
・リングＤＲは、示されているように、ネットワークへ
のデータの伝送のためにフレームａおよびフレームｂデ
ータに連続してアクセスする。２つのフレームに含まれ
るデータは両方の物理メモリ１２５（ａ）、１２５
（ｂ）において分布されてもよい。

【００７８】たとえば、１０００バイトのデータがネッ
トワークへ伝送されるべきであると仮定せよ。ＦＤＤＩ
ネットワークではフレームごとに４５００バイトしか各
回に伝送することができない。４５００バイトの各フレ
ームはヘッダを必要とするであろう。優先順位「０」ま
たはより高い優先度を有する同期データがネットワーク
に伝送されるべきであると仮定せよ。リングにおける第
１のディスクリプタは伝送ヘッダを含むバッファ１ａを
指し、かつ第２のディスクリプタは伝送データをストア
する第１のバッファ１ａを指す。第３のディスクリプタ
は伝送データ２ａを含む第３のバッファを指す。したが
って最初の３つのディスクリプタはネットワークへ伝送
されるデータの第１のフレームを収集する。第４のディ
スクリプタはフレームｂの伝送ヘッダ１ｂを含む第４の
バッファを指し、かつ第５のディスクリプタは伝送デー
タ１ｂを含む別のバッファを指し、フレームｂを完成す
る。もしフレームｂがフレームａとおなじヘッダデータ
を含めば、第４のディスクリプタは第２のフレームを完
成するためにデータ１ｂと結合させるため第１のヘッダ
を指すであろう。

【００７９】伝送に対する要求のときに、ホストプロセ
ッサは伝送ディスクリプタを設立し、かつディスクリプ
タの状態フィールドにＯＷＮビットを設定する。プロセ
ッサはそれからネットワークＤＭＡコントローラ１２４
に伝送するための命令を供給する。コントローラ１２４
はディスクリプタを取出し、対応するバッファを見つ
け、データを内部のＦＩＦＯに読出し、かつデータをバ
ッファメモリ１２６に転送する。このプロセスは、コン
トローラ１２４がパケットの終了に到達したことを示す
設定されたＥＯＰビットを有するディスクリプタに到達
するまで続く。このとき、コントローラ１２４は、図１
１において示されているように、パケットの最後の語上
にかつバッファメモリにおいてパケットに続く状態語に
タグビットを設定する。

【００８０】ネットワークＤＭＡコントローラ１２４は
ディスクリプタのＯＷＮビットがリセットされるまで、
リングからディスクリプタを読出し続けるであろう。そ
のとき、コントローラ１２４はホストプロセッサによっ
て新しい伝送のための命令が与えられるまでリングから
の読出を止めるであろう。ネットワークへの伝送のため
データが２つの物理メモリ１２５（ａ）、１２５（ｂ）
から収集されると、ＲＥＱ／ＧＮＴ信号対によってメモ
リとネットワークＤＭＡコントローラ１２４との間のハ
ンドシェイクは、前に記述されたように、適切なメモリ
にアクセスする。

【００８１】データの各優先度に対して別個のディスク
リプタ・リングがある。この例では、４つの別個のディ
スクリプタ・リングが利用され、１つは同期のためであ
りかつ３つは非同期の優先度０−２のためである。しか
しながらあり得るディスクリプタ・リングの数は任意で
ある。伝送データバッファの２つの物理メモリにおける
場所はまた任意であり、それ自身は２つのメモリのうち
のどちらか１つでストアされ得るディスクリプタ・リン
グの制御下で収集される。これはストアされたデータを
実際複写および移動することなくフレームの任意のアセ
ンブリを可能にする。２つのメモリの一方または他方に
ある各バッファの場所は各ディスクリプタの状態ビット
ととしてコード化される。したがって、ネットワークＤ
ＭＡコントローラ１２４は２つの物理メモリの、すなわ
ちノードプロセッサメモリまたはホストメモリのどちら
がバッファを含むか決定することができる。

【００８２】受信バッファの確立された場所はより複雑
である。伝送パケットの長さは共通でかつ知られてお
り、かつメモリにおけるそれらの場所もまた知られてい
るが、受信パケットは長さにおいて可変であり得、かつ
場所は受信パケットがネットワークから到着したとき動
的に規定されねばならない。ネットワークＤＭＡ制御１
２４は、ディスクリプタ・リングを使用して、システム
メモリ全体にわたり自由なバッファのプールを確立す
る。パケットが受信されたとき、コントローラは受信さ
れたデータをストアするために自由なバッファを見つけ
かつ配列し、かつ各パケットに相関するディスクリプタ
に従ってパケットをバッファに指定する。

【００８３】システムメモリにおける空のバッファは、
データが到着しかつ媒体アクセスコントローラ１２０に
よって受入れられたとき受信データで満たすことを始め
る。バッファが満たされると、ネットワークＤＭＡコン
トローラ１２４はパケットの終了がそのＥＯＰビットに
よって検出されるまで次のバッファなどの場所を示すた
めにディスクリプタ・リングにアクセスする。新しいパ
ケットは到着したとき、自由なバッファプールにおける
対応するディスクリプタ・リングによって指定された自
由なバッファは満たすことを始める。

【００８４】受信されたパケットを別個のディスクリプ
タ・リングを使用して異なったバッファにストアするこ
とはいくつかの状況下で有利である。たとえば、受信さ
れたデータの第１および第２の部分はこの発明によって
２つの別個のディスクリプタ・リングに分散され得る。
第１のディスクリプタ・リングはフレームの第１の部分
を受信し、それは通常少なくともヘッダの一部分を含む
であろうし、かつフレームの残りは第２のディスクリプ
タに付与されるであろう。フレームのヘッダおよびデー
タ部分を分離することはヘッダが異なったデータ間で便
利に共有されることを可能にする。

【００８５】好ましくは、第１のディスクリプタ・リン
グの各ディスクリプタは第２のリングのディスクリプタ
によって規定されるものよりも著しく小さいバッファ長
を規定するであろう。好ましい実施例では、第１のリン
グによって規定される各バッファの長さは受信されるこ
とを予期される最も大きいヘッダの長さに等しいかわず
かに大きくされるであろう。

【００８６】共通のフレームの対応する部分は各バッフ
ァに同じフレームに属するデータまたはヘッダを含むバ
ッファの識別としてビットの番号を割り当てることによ
って互いに「同期化」される。

【００８７】プロセッサがヘッダ／データ分割を実施す
るようにプログラムされているとき、２つの受信ディス
クリプタ・リングは対として動作する。図２３を参照し
て、もし入来データがディスクリプタ・リング１に付与
されるべきであり、かつヘッダ／データ分割が実施され
るべきであれば、ディスクリプタ・リング１によって指
名された第１の受信バッファは受信パケットで満たされ
る。もしバッファが満たされ、しかしパケットが終了し
ていなければ、コントローラ１２４は第２のディスクリ
プタ・リングに切換えかつそのリングによって規定され
たバッファにパケットの残りをストアする。第１のディ
スクリプタは各フレームの第１のバッファを規定し、一
方第２のリングはフレームの残りをストアするバッファ
を規定する。一方、２つの物理メモリ１２５（ａ）、１
２５（ｂ）に対するヘッダおよびデータのアクセスは、
図１６（ｂ）によって示されているようにコントローラ
１２４でハンドシェイクを使用して実施される。

【００８８】同じフレームのヘッダおよびデータ部分は
受信ディスクリプタの状態フィールドにおけるフレーム
識別ビットによって互いに相関する。フレーム番号ビッ
トは好ましくは第１および第２の受信リングにおいて各
受信されたパケットに対してモジュロ８番号を表わす。
連続するパケットは連続する番号を有し、かつ１つのパ
ケットのすべてのディスクリプタは同じ番号を有し、す
なわち第１の受信リングにおけるヘッドバッファおよび
第２の受信リングにおけるデータバッファはすべて同じ
フレーム番号を有する。これは２つの受信リングにおい
て同じフレームのヘッダおよびデータを含むディスクリ
プタの相関関係を単純化する。

【００８９】この発明の別の局面に従って、受信パケッ
トは各パケットの特徴に基づきシステムメモリ内の特定
のディスクリプタ・リングに分散される。ＦＤＤＩにお
いては、パケット特徴は図２において示されているＦＣ
フィールドにおけるデータによって規定されてもよい。
図２５を参照して、もし入来パケットのＦＣフィールド
が第１のディスクリプタ・リングの特徴に整合すれば、
パケットはそのリングの第１のディスクリプタによって
指されたバッファにストアされる。もしパケットが第１
のバッファの容量を越えれば、それは同じリングの第２
のディスクリプタによって指された第２のバッファを満
たすことを始める。

【００９０】次のパケット（パケット２）がディスクリ
プタ・リング２に整合するＦＣフィールドを有し、かつ
パケットのサイズが第１のバッファの容量よりわずかに
小さいと仮定せよ。パケット２は図２５に示されている
ようにリング２の第１のバッファを部分的に満たす。受
信データの第３のパケットはディスクリプタ・リング１
に対応するＦＣフィールドを有し、かつディスクリプタ
・リング１におけるディスクリプタ３によって指された
次の利用可能なバッファにストアされる。第４の受信パ
ケットはディスクリプタ・リング２に対応するＦＣフィ
ールドを含み、かつ示されているように第２のリングに
よって指された次の利用可能なバッファにストアされ
る。フレームの型に基づいた受信されたパケットの記憶
は図２６においてより詳細に示されている。ディスクリ
プタおよび受信データの記憶のための物理メモリの選択
は、以前に記述されたように、コントローラ１２４との
ハンドシェイクによって実施される。

【００９１】ある状況下では、パケットが向けられた受
信リングがブロックされるようになるかもしれない。１
つの例は、リングがいっぱいでかつ対応するバッファに
記憶のために付加的なデータを受信することができない
ときである。別の例はそのディスクリプタに対してパリ
ティエラーが存在するときである。いずれの場合におい
ても、ネットワークＤＭＡコントローラ１２４の動作の
「正規」モードでは、受信径路にあるすべての次のパケ
ットはブロックの原因が取り除かれるまでブロックされ
るであろう。この動作のモードは、ブロックされたリン
グがクリアされるまで受信待ち行列にあるパケットを受
信するための大きいバッファメモリが累積され得ること
仮定する。この発明の別の局面に従って、「ブロックさ
れた受信における放棄」（“ｄｉｓｃａｒｄｏｎｂ
ｌｏｃｋｅｄｒｅｃｅｉｖｅ”）モードがあり、そこ
ではブロックされた受信リングに付与されるべきパケッ
トは放棄されるであろうし、かつ次のパケットはそれら
のそれぞれの受信待ち行列に流れることを許容される。
このモードはネットワークＤＭＡコントローラにおいて
小さいバッファメモリ（ＦＩＦＯ）が使用されていると
き有用である。

【００９２】「ブロックされた受信における放棄」
（“ｄｉｓｃａｒｄｏｒｂｌｏｃｋｅｄｒｅｃｅ
ｉｖｅ”）モードは図２７で示されている。受信ＦＩＦ
Ｏ１５４（図８もまたみよ）は受信パケットのための単
一の流れ径路を、各パケットのＦＣフィールドに基づく
４つのディスクリプタ・リングに供給するために確立す
る。その代わりに、コントローラ１２４の動作のヘッダ
／データ分割モードでは、パケットは最初の２つのディ
スクリプタ・リングＤＲ１およびＤＲ２だけに分割され
てもよい。スイッチ１３３は、これは好ましくはネット
ワークＤＭＡコントローラ１２４においてファームウェ
アによって実現されるが、パケットを受信するディスク
リプタ・リングのうちの１つがブロックされてしまった
ことを示すコントローラ１２４によって発生された信号
に応答する。応答して、スイッチ１３３は、示されてい
るように、入来パケットを、ディスクリプタ・リングＤ
Ｒ１ないしＤＲ４の予定された１つに供給するよりもむ
しろ放棄されるように再径路付ける。

【００９３】ネットワークＤＭＡコントローラ１２４の
動作の正規モードでは、ブロックされたディスクリプタ
・リングのコントローラによる検出のときには、入来パ
ケットはＦＩＦＯ１２４に累積し続けるであろう。前述
のように、累積はＦＩＦＯ１５４が比較的大きい場合だ
け容認できる。コントローラ１２４の動作の正規モード
はもし大きいＦＩＦＯ１５４が利用可能であれば、受信
データが失われないであろうから有利である。

【００９４】他方では、図２７において示されている動
作のブロックされた受信上における放棄モードは、もし
比較的小さいＦＩＦＯがシステムで実現されれば、ＦＩ
ＦＯ１５４は決してブロックされないので有利である。
これは入来パケットがブロックされていないディスクリ
プタ・リングに付与され続けることを可能にする。

【００９５】

【媒体アクセスコントローラ１２０】媒体アクセスコン
トローラ１２０は、図５においてより詳細に示され、Ｆ
ＤＤＩＭＡＣプロトコルを取り扱うためにコア媒体ア
クセス制御（ＭＡＣ）１６２を含む。ＭＡＣ１６２のデ
ータＩ／Ｏポートは伝送および受信ＦＩＦＯ１６４およ
び１６６に接続される。ネットワークから受信されたデ
ータは受信ＦＩＦＯ１６６によって外部のバッファメモ
リ１２６に供給され、外部のバッファからネットワーク
へ供給されるべきデータは伝送ＦＩＦＯ１６４にストア
される。ＦＩＦＯ制御回路１６８はメモリアービター１
７０によってなされるメモリアービトレーション決定に
基づき伝送および受信ＦＩＦＯ１６４および１６６のロ
ーディングおよびアンローディングを調整する。

【００９６】アドレス生成器１７２は、ネットワークか
またはノードプロセッサのどちらがバッファメモリにア
クセスできるかを決定するアービターのアクセス決定に
基づいてアドレスバス１３６に要求される外部のバッフ
ァメモリアドレスを供給する。ノードプロセッサインタ
フェース１７４は、そのデータ入力がゲート１７３を介
してアドレス生成器１７７によって制御されているが、
ノードプロセッサからの命令をデコードし、チップ状態
を収集し、かつコントローラ１２４全体にわたり制御情
報を分布する。

【００９７】伝送および受信ＦＩＦＯ１６４および１６
６は、媒体アクセスコントローラ１２０とオンチップで
ネットワークＤＭＡコントローラ１２４の伝送および受
信セクション１５２および１５４に類似する態様で、シ
ステムバスのレーテンシーおよびバースト長に主に依存
して多数のデータパケットをストアする。

【００９８】

【バッファメモリ１２６】出力バッファメモリ１２６
は、図６に包括的にかつ図７でより詳細に示され、ネッ
トワークから受信されたデータの待ち行列を含む受信Ｆ
ＩＦＯ１７５およびネットワークへ供給されるデータの
待ち行列を各々含む少なくとも１つの、しかし好ましく
は４つの伝送ＦＩＦＯ１７７を有するように構成されて
いる。４つの待ち行列は図７で示され、前述されてお
り、１つの同期待ち行列およびＦＤＤＩ仕様書に従って
データの３つの非同期優先順位を含む待ち行列を表わ
す。どのようにデータ優先度が互いに相関しかつネット
ワークに供給されるかは上記の引用によりここに援用さ
れる同時係属出願（３）および（４）に詳しく述べられ
ている。

【００９９】伝送フレームのフォーマットは、図９にお
いて示され、ビット位置０ないし３１におけるデータお
よびタグビットから成り、ディスクリプタ語が続く。デ
ィスクリプタ語と同様に各フレームの最後の語はフレー
ムの終了を画定する「１」に設定されたタグビットを有
する。伝送されるべきパケットはホストまたはノードプ
ロセッサによってシステムメモリにおいて設立される。
ＲＥＡＤ、ＳＨＡＤＯＷＷＲＩＴＥ、ＷＲＩＴＥおよ
びＥＮＤＯＦＡＤＤＲＥＳＳポインタは示されて
いるように位置決めされる。

【０１００】

【バッファメモリにおける伝送フレームのローディン
グ】伝送手順は図１０において外観で示されている。ス
テップ１８２でのシステムメモリにおけるデータの設立
に続き、上記の同時係属出願（４）に従って、もし出力
バッファ１２６における現在の伝送待ち行列が「ほとん
どいっぱい」でないと判断されれば、ネットワークＤＭ
Ａコントローラ１２４は図８で示されるようにシステム
メモリからその内部の伝送ＦＩＦＯ１５２にデータを転
送する（ステップ１８４）。データは次に伝送ＦＩＦＯ
１５２から（外部の）出力バッファメモリ１２６に転送
される（ステップ１８６）。

【０１０１】より具体的には、図９において示されてい
る伝送フレームは媒体アクセスコントローラ１２０の制
御下でホストおよびネットワークＤＭＡコントローラ１
２４によってバッファメモリ１２６にロードされる。こ
れは、特定の要求されている待ち行列に基づいてコード
化された、ネットワークＤＭＡコントローラ１２４によ
るバッファ１２６にデータを書込む要求に応答して実施
される。パケットは好ましくは、バッファがネットワー
クへの伝送のためアンロードされているのと同時にバッ
ファ１２６にロードされ、そのためバス利用能率を最大
にしかつレーテンシーを最小にし、かつオーバーランま
たはアンダーラン状態を避けるが、このことは以下で図
１０に関連して述べられる。

【０１０２】

【バッファメモリからの伝送フレームのアンローディン
グ】フレームがバッファメモリ１２６にロードされた
後、媒体アクセスコントローラ１２０によって全部のフ
レームがロードされたことかまたはメモリの中に書込ま
れたフレームの語の数が伝送しきい値を越えることのど
ちらかが確認されたとき、フレームはネットワークへの
伝送に対しての用意ができている。

【０１０３】ネットワークへの伝送がシステムにとって
利用可能であるとき、すなわちＦＤＤＩネットワーク上
のトークンが待ち行列を伝送するためにつかまえられ、
かつその待ち行列のための伝送条件が満たされたとき、
伝送は始まり、かつフレームは論理「１」タグ−ビット
によって特徴付けられるフレームの終了に遭遇するまで
媒体アクセスコントローラ１２０によって読出される。
このとき、データのフレームはバッファが空になる前に
次の伝送のためにバッファの中にすでに読出されてい
る。すなわち、伝送が進行中の間およびフレームの完全
な伝送の後、もし完全なフレームがバッファにあれば、
またはもしバッファの内容が伝送しきい値を越えれば、
媒体アクセスコントローラ１２０はより多くのデータを
伝送のためＦＩＦＯの選択された待ち行列からそのオン
チップの伝送ＦＩＦＯ１６４に取出す。もしどちらの条
件も満たされなければ、媒体アクセスコントローラ１２
０は伝送のため優先順位で他の待ち行列をチェックす
る。

【０１０４】待ち行列からの伝送は待ち行列が空にされ
たとき完了する。しかしながら、もし伝送ＦＩＦＯ１６
４がフレームの途中で空になれは、アンダーラン状態が
伴い、かつ現在のフレームは打ち切られる。

【０１０５】少なくとも１つの完全なフレームまたは少
なくとも予め定められた量の伝送データがバッファ１２
６にあるとき、システムからネットワークへのデータの
伝送がどのように実施されるかは同時係属出願（２）に
おいてより詳細に説明されている。

【０１０６】バッファメモリにおいてストアされている
伝送データの待ち行列は図１１で示されているフォーマ
ットを有し、そこにおいて各フレームはタグビット
「０」によって特徴付けられたロングワードおよびタグ
ビット「１」によって特徴付けられた最後のロングワー
ドを含む。パケットの最後の語に続くのはタグビット
「１」によってまた特徴付けられる状態語である。状態
語は、多数個の予め定められたビット、データの最後の
語がどのバイト境界で終わるかを規定するビット、ネッ
トワークＤＭＡコントローラがシステムメモリから得た
状態から複写されたビット、およびパケットがエラーを
含みかつ打ち切られるべきかどうかを示すビットを含む
パケットの状態と同様にデータバッファの状態を反映す
る。

【０１０７】

【バッファメモリにおける受信パケットのローディン
グ】フレームされたパケットの受信は、図１２において
外観でしめされ、外部のバッファメモリ１２６における
記憶のため媒体アクセスコントローラ１２０によるデー
タパケットの受信（ステップ１９０）、およびネットワ
ークＤＭＡコントローラ１２４の内部の受信ＦＩＦＯ１
５４へのバッファからのパケットデータの転送（ステッ
プ１９２）を必要とする。バッファメモリ１２６におい
てストアされた受信フレームのフォーマットは図１３に
おいて示されている。

【０１０８】ネットワークから受信され媒体アクセスコ
ントローラ１２０によってバッファメモリ１２６にスト
アされているパケットは図１４で示されている態様でメ
モリ内に配列されている。バッファメモリ内の受信パケ
ットは切れ目なく連続してストアされ、バッファメモリ
受信領域が円形の待ち行列の形状を有することを引き起
こす。各パケットの終りには、媒体アクセスコントロー
ラ１２０がパケットの状態をストアする。タグビットは
データに対しては０に設定されかつ状態語を識別するた
めに１に設定される。

【０１０９】

【バッファメモリからの受信フレームのアンローディン
グ】バッファ１２６にストアされたデータの量が受信し
きい値を越えたとき、ネットワークＤＭＡコントローラ
１２４はパケットデータをホストまたはノードプロセッ
サによって処理されるために内部の受信ＦＩＦＯ１５４
からシステムメモリへ転送する。これは、ネットワーク
ＤＭＡコントローラ１２４にデータをバッファメモリ１
２６からシステムメモリに転送するよう命令する媒体ア
クセスコントローラ１２０によって制御される。これは
バッファメモリ内の語の数がプログラム化された受信し
きい値を越えたとき起こる。フレーム受信の間の受信バ
ッファ待ち行列のいかなるオーバフロー状態も状態語に
よって、フレームが追い出されるべきであることを示さ
れる。

【０１１０】少なくとも予め定められた量の受信データ
がバッファ１２６の受信ＦＩＦＯにあるときシステムに
よってどのようにデータの受信が実施されるかは同時係
属出願（２）において、今、より詳細に説明されてい
る。

【０１１１】

【ネットワークアクセスおよびＤＭＡコントローライン
タフェーシング】図１５は媒体アクセスコントローラ１
２０、ネットワークＤＭＡコントローラ１２４およびバ
ッファメモリ１２６間の信号流れ径路を示す。媒体アク
セスコントローラ１２０とネットワークＤＭＡコントロ
ーラ１２４との間およびバッファ１２６に接続されてい
るバッファデータバスＢＤＡＴＡは好ましくは３２ビッ
トバスであり、かつ付加的な線ＢＴＡＧはＢＤバスがフ
レームのインにおいてフレームデータかまたはフレーム
状態のどちらを含んでいるかを規定するタグビットを保
持する。バスＢＤＰはＢＤバスおよびＢＤＴＡＧバスに
対してバッファメモリデータパリティビットを搬送す
る。すべての３つのこれらのバス、すなわちＢＤＡＴ
Ａ、ＢＴＡＧおよびＢＤＰはバッファメモリ１２６に付
与される。バッファメモリ１２６にまた付与されるのは
媒体アクセスコントローラ１２０によって付与されるア
ドレスを搬送するアドレスバスＢＡＤＤＲであり、それ
は好ましくは１６ビットアドレスである。

【０１１２】ネットワークへの伝送のために要求される
信号は、上の同時係属出願（３）において記述されてい
るように、制御バスＱＣＮＴＲＬ上のデータによって決
定される優先度に依存する多数の異なった待ち行列のう
ちのいずれにおいても供給される。制御バスＱＣＮＴＲ
ＬはまたネットワークＤＭＡコントローラ１２４に以前
いっぱいであった待ち行列が今は付加的なデータを受け
入れる準備ができていることを示す。

【０１１３】ＱＣＮＴＲＬバスによってまた搬送される
ものは待ち行列のどれに対しても、すなわち同期待ち行
列および３つの順位の非同期待ち行列に対するデータの
転送状態を、データを媒体に転送するために示すデータ
を含む。媒体アクセスコントローラ１２０によって与え
られた転送状態はネットワークＤＭＡコントローラ１２
４に、コントローラ１２０がトークンを有し、現在バッ
ファメモリ１２６から媒体にその特定の待ち行列を伝送
していることを通知する。

【０１１４】バスＨＳＡＣＫ（ホスト肯定応答）は、現
在のネットワークＤＭＡコントローラ書込または読出要
求が媒体アクセスコントローラ１２０によって許可され
ていることを示す信号を搬送する。この信号とともに、
バッファメモリ１２６は能動化され、かつデータはＢＤ
（バスデータ）、ＢＤＰ（バスデータ優先度）およびＢ
ＤＴＡＧバス上に存在する。

【０１１５】媒体アクセスコントローラ１２０がネット
ワークＤＭＡコントローラ１２４によってシステムメモ
リに転送されるべきネットワークから受信されたデータ
をバッファメモリにストアしたときＲＤＡＴＡはアサー
トされる。応答して、ネットワークＤＭＡコントローラ
はバスに対してアクセスを要求し、それは媒体アクセス
コントローラ１２０によって応答される。媒体アクセス
コントローラ１２０はＢＡＤＤＲバス上のデータによっ
て特定されたアドレスにバッファメモリ１２６内にネッ
トワークデータをストアし、かつバッファにストアされ
たデータはその後バッファのＲＥＡＤ端子の媒体アクセ
スコントローラ１２０によるアサートに応答してネット
ワークＤＭＡコントローラ１２４に転送される。

【０１１６】ネットワークＤＭＡコントローラ１２４と
媒体アクセスコントローラ１２０との間のハンドシェイ
クはホスト要求バスＨＳＲＥＱ上で実施され、図１５お
よび図１７ないし図１９のタイミング図において示され
る。図１５および図１７を参照して、ネットワークアク
セスコントローラ１２０、ネットワークＤＭＡコントロ
ーラ１２４およびバッファ１２６をインタフェースする
バス上の信号のタイミングはそこで示されいてるバッフ
ァメモリクロックＢＭＣＬＫ信号に同期化され、かつＲ
ＤＡＴＡはバッファメモリ１２６における受信データが
ネットワークＤＭＡコントローラ１２４によって読出さ
れる用意ができていることを示すためにアサートされ
る。ＲＤＡＴＡに応答して、ネットワークＤＭＡコント
ローラ１２４はホスト要求バスＨＳＲＥＱ上のホスト要
求を適切なコードでネットワークアクセスコントローラ
１２０にネットワークからのデータフレームを読出すよ
うに要求するために実施する。ネットワークアクセスコ
ントローラ１２０はバッファメモリ１２６のバスをアー
ビトレートし、かつＨＳＡＣＫ上に肯定応答を与える。
ネットワークアクセスコントローラはまたデータが存す
る場所を指しバッファメモリ１２６にアドレスし、バッ
ファに読出コマンドをアサートしかつデータをバッファ
からＢＤＡＴＡ上、メモリＤＭＡコントローラ１２４へ
ラッチする。

【０１１７】こうして、ネットワークアクセスコントロ
ーラ１２０はバッファメモリ１２６に、フレームにおけ
るネットワークデータをストアし、かつデータの量がそ
こで受信しきい値ＲＴＨＲを越えたとき、コントローラ
１２０はネットワークＤＭＡコントローラ１２４がシス
テムメモリ内のどこにネットワークデータがストアされ
るべきかを決定するためにシステムメモリからディスク
リプタを取出すことを引き起こすようにＲＤＡＴＡをア
サートする。ディスクリプタによって指されたシステム
メモリ内のバッファが利用可能になったとき、ＤＭＡコ
ントローラ１２４はネットワークアクセスコントローラ
１２０にホスト肯定応答ＨＳＡＣＫを供給する。ネット
ワークアクセスコントローラ１２０は、応答して、アー
ビトレートし、なぜならそれがデータをネットワークへ
伝送することによってまたは他の機能を実施することに
よってすでに占められているかもしれないからである。
もしネットワークアクセスコントローラ１２０が利用可
能であれば、それはＤＭＡコントローラ１２４に肯定応
答（ＨＳＡＣＫ）を供給し戻し、かつそれから記憶アド
レスを読出コマンドが続いてバッファ１２６に出力す
る。バッファ１２６にアドレスされたデータはＢＤＡＴ
Ａに書込まれかつネットワークＤＭＡコントローラ１２
４にシステムメモリ内の指定されたバッファに供給され
るためにラッチされ、ネットワークからデータを受信す
るために必要なハンドシェイクを完成する。

【０１１８】図１８を参照して、ネットワークへのフレ
ームの伝送の間のバス上の信号のタイミングは、伝送デ
ータの完全なフレームがあるからかまたはバッファ内の
データの量が伝送しきい値ＸＴＨを越えるからかのどち
らかで、ネットワークへ伝送されるようにシステムメモ
リ内のディスクリプタによって指されたバッファにネッ
トワークＤＭＡコントローラ１２４がすでにアクセスし
たことを仮定する。現在伝送されるべきデータは図８の
オンチップＦＩＦＯ１５２にストアされており、かつバ
ッファメモリ１２６内の論理的ＦＩＦＯにそのデータを
転送する用意ができている。ネットワークへデータを伝
送するホスト要求に応答して、ネットワークＤＭＡコン
トローラはホストがネットワークへの書込みを要求する
ことを示すホスト要求信号ＨＳＲＥＱをネットワークア
クセスコントローラ１２０に供給する。ホストが書込む
であろう特定の待ち行列はＨＳＲＥＱバス上のコードに
よって決定される。この例では、ホストは同期待ち行列
に書込れることを要求すると仮定し、そのため同期フレ
ームのデータがネットワークに供給される。応答して、
ネットワークアクセスコントローラ１２０はアービトレ
ートし、かつ時間が利用可能なとき、それはホストに対
して肯定応答信号（ＨＳＡＣＫ）で応答する。ネットワ
ークアクセスコントローラ１２０はまたバッファメモリ
１２６に、ネットワークへ伝送されるべきデータのフレ
ームが一時的にストアされているアドレスを供給し、か
つバッファに書込パルスを与える。ＢＤＡＴＡバス上に
ネットワークＴＭＡコントローラ１２４によって適宜に
供給されたデータは、ネットワークアクセスコントロー
ラ１２０によってＢＤＡＤＤＲ上で特定された場所にお
いてバッファメモリ１２６内に形成された論理的ＦＩＦ
Ｏの中に書込まれる。

【０１１９】もしもうこれ以上のデータがネットワーク
に伝送されるべきでないなら、ネットワークＤＭＡコン
トローラ１２４はＨＳＲＥＱ上にネットワークアクセス
コントローラ１２０に対してさらに他の要求を与えな
い。他方では、もし付加的なデータがネットワークへ伝
送されるべきであれば、ＨＳＲＥＱバスはアサートされ
たままであり、かつネットワークアクセスコントローラ
１２０が時間が利用可能になることをアービトレートし
たとき、それはＨＳＡＣＫ上でコントローラ１２４へ応
答した後付加的なアドレスおよび書込パルスをバッファ
１２６に与える。

【０１２０】図１９はバックツーバック読出および書込
動作の間のバス上のデータのタイミング関係を示す。示
された例では、ネットワークアクセスコントローラ１２
０は最初は書込を実施するのに忙しく、それから読出動
作を実施し、かつそれから書込動作に戻る。関係する様
々なバスに与えられる信号は図１７および図１８におい
て示されているそれらに連続して一致する。

【０１２１】

【結び】この発明はいくつかの点においてネットワーク
インタフェースでのデータの能率的な管理を提供する。
この発明の第１の局面に従って、データはＤＭＡコント
ローラによって別個のバス上の２つまたはそれ以上の物
理メモリのいずれかからでも収集され得る。２つのメモ
リは、ノードプロセッサがプロトコル処理を実施し、一
方ホストがデータを供給するシステムアーキテクチャに
おけるホストおよびノードプロセッサメモリであっても
よい。伝送フレームはＲＥＱＵＥＳＴ／ＧＲＡＮＴ信号
の２つの組のハンドシェイクプロトコルを実現すること
によって２つのメモリから選択的に収集される。各フレ
ームをストアする第１のバッファとともにディスクリプ
タ・リングがメモリのうちの１つにある（たとえばノー
ドプロセッサメモリ）。フレームに対するどの残りのバ
ッファも他のメモリ（たとえばホスト）にある。第１の
バッファはフレームのヘッダ部分だけをストアするよう
に合わせて作られる。

【０１２２】受信フレームは２つのメモリ内の多重のデ
ィスクリプタ・リングの中にストアされることができ
る。受信フレームのディスクリプタおよびヘッダ部分は
１つのメモリにストアされ得、一方データ部分およびデ
ィスクリプタは他方にストアされる。

【０１２３】ハンドシェイクプロトコルはＤＭＡコント
ローラによる別個のバス上に存する一方のメモリまたは
他方に対するアクセスを可能にする。各フレームのヘッ
ダおよびデータ部分をストアするバッファはヘッダおよ
びデータディスクリプタによって保持される共通フレー
ム番号によって互いに同期化される。

【０１２４】各受信フレームはＦＤＤＩプロトコルにお
けるＦＣフィールドのような識別フィールドを含む。フ
レームがストアされるディスクリプタ・リングは識別フ
ィールドの内容をリングに相関する対応する識別子と整
合することによって識別される。

【０１２５】もし満たされたリングまたはパリティエラ
ーのときに発生するかもしれないブロックされたディス
クリプタ・リングがあれば、この発明の別の局面はブロ
ックされていないリングへの行き先を有するフレームが
受信され続けることを可能にするため受信径路のブロッ
クを防ぐ。この発明のこの局面に従って、動作の放棄モ
ードでは、かつブロックされたリングに応答して、ＤＭ
Ａコントローラはブロックされたリングに入来する次の
フレームを放棄する。コントローラの動作の正規モード
では、ブロックされたディスクリプタ・リングに入来す
るフレームは受信径路内の制限された容量のＦＩＦＯメ
モリにストアされる。

【０１２６】この開示ではこの発明の好ましい実施例だ
けが示され記述されており、しかし前述のように、この
発明は様々な他の組合せおよび環境における使用が可能
であり、かつここで表現されたこの発明の概念の範囲内
の変化または修正が可能であることが理解されるべきで
ある。たとえば、この発明はＦＤＤＩの環境において記
述されているが、そのように制限されるべきではない。

【図面の簡単な説明】

【図１】先行技術において知られた型のＦＤＤＩネット
ワークの典型的な実現化例のブロック図である。

【図２】ＦＤＤＩパケットのフォーマットを示す図であ
る。

【図３】ＦＤＤＩ仕様書におけるＭＡＣ副層の動作を示
す図である。

【図４】ネットワークインタフェース（別個のノードプ
ロセッサおよびホストでの）の実現化例のブロック図で
ある。

【図５】図４において示されている媒体アクセスコント
ローラのより詳細な図である。

【図６】ネットワークインタフェースの要素間で実施さ
れるデータフローを示す図である。

【図７】ネットワークインタフェースにおいて実現され
た待ち行列におけるバッファメモリの構成を示す図であ
る。

【図８】図４においてしめされたネットワークインタフ
ェースアーキテクチャにおけるネットワークＤＭＡコン
トローラのより詳細な図である。

【図９】バッファメモリ伝送待ち行列を示す図である。

【図１０】ネットワーク上で伝送されるべきデータがど
のようにシステムメモリから移動されるかを示す一般化
されたフローチャートである。

【図１１】バッファメモリにおいて待ち行列にされた伝
送パケットの図である。

【図１２】ネットワークから受信されたデータがどのよ
うにシステムメモリに移動されるかを示す一般化された
フローチャートである。

【図１３】バッファメモリ受信待ち行列の構造を示す図
である。

【図１４】バッファメモリ内にストアされている受信パ
ケットのフォーマットを示す。

【図１５】媒体アクセスコントローラ、ネットワークＤ
ＭＡコントローラおよびバッファメモリ間の信号の流れ
を示す図である。

【図１６】（ａ）は別個のノードおよびホストプロセッ
サバス上のノードおよびホストプロセッサメモリを示す
ブロック図であり、（ｂ）はヘッダ／データ分割を実施
するためのノードおよびホストプロセッサメモリとネッ
トワークＤＭＡコントローラとの間のハンドシェイクを
示す図である。

【図１７】バッファメモリによる受信フレームのアンロ
ーディングを示す信号タイミング図である。

【図１８】バッファメモリ内の伝送フレームをローディ
ングすることを示す信号タイミング図である。

【図１９】バッファメモリによるバックツーバック読出
および書込を示すタイミング図である。

【図２０】受信および伝送ディスクリプタの包括的な構
造を示す図である。

【図２１】ディスクリプタ・リングの図である。

【図２２】ディスクリプタを使用した伝送フレームの連
結を示す図である。

【図２３】ヘッダ／データ分割に基づいてパケットを受
信するシステムメモリ内の多重受信リングを示す図であ
る。

【図２４】ヘッダ／データ分割に基づいた異なった物理
メモリに径路付けられた受信フレームの図である。

【図２５】ＦＣフィールドに基づいてパケットを受信す
るシステムメモリ内の多重受信リングを示す。

【図２６】ＦＣフィールドに基づいて異なったディスク
リプタ・リングに径路付けられた受信フレームの図であ
る。

【図２７】ネットワークＤＭＡコントローラの動作の
「ブロックされた受信上の放棄」モードを示す図であ
る。

【符号の説明】

１２０媒体アクセスコントローラ１２６バッファメモリ１２４ネットワークＤＭＡコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者フィルツィン・フィルーツマンアメリカ合衆国、カリフォルニア州、クパーティノ、ポータル・プラザ、 19872 (56)参考文献特開昭62−98444（ＪＰ，Ａ) 特開昭60−181862（ＪＰ，Ａ) 特開昭61−290539（ＪＰ，Ａ) 特開昭58−78238（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/42

Claims

(57)【特許請求の範囲】

【請求項１】複数個のプロセッサおよびフレームに配
列された受信データをバッファにストアするための少な
くとも第１および第２のメモリを含むネットワークのた
めのネットワークコントローラであって、前記第１および第２のメモリ内の任意のロケーションに
おいて複数個のバッファをストアするための手段を含
み、前記第１および第２のメモリ内のバッファはそれぞ
れ第１および第２の長さを有し、さらに前記第１のメモ
リに、前記第１および第２のメモリのうちのいずれか１
つにおける受信データの各フレームの最初に受信された
部分をストアするためのバッファを指す第１のディスク
リプタ・リングを形成する隣接するロケーションに第１
のディスクリプタをストアする手段と、前記第２のメモリに、前記第１および第２のメモリのう
ちのいずれか１つにおける各受信フレームのその後受信
された部分を含むバッファを指す第２のディスクリプタ
・リングを形成する隣接するロケーションに第２のデー
タディスクリプタをストアする手段とを含む、ネットワ
ークコントローラ。
【請求項２】各ディスクリプタ・リングとその関連の
バッファとは同じメモリ内にある、請求項１に記載のネ
ットワークコントローラ。
【請求項３】異なるディスクリプタ・リングに適用さ
れた共通フレームのデータを相関連させる手段を含む、
請求項１に記載のネットワークコントローラ。
【請求項４】前記相関させる手段は前記受信データの
各フレーム内のフレーム番号を含む、請求項３に記載の
ネットワークコントローラ。
【請求項５】前記ディスクリプタ・リングは前記第１
および第２のメモリのどちらか１つにおける受信データ
のヘッダを含むバッファを指すヘッダディスクリプタか
らなるヘッダディスクリプションリングを含む、請求項
１に記載のネットワークコントローラ。
【請求項６】前記第２のディスクリプタ・リングは前
記第１および第２のメモリのうちのいずれか１つにおけ
る受信データ部分を含むバッファを指すデータディスク
リプタからなるデータディスクリプタ・リングを含む、
請求項５に記載のネットワークコントローラ。
【請求項７】受信データ部分がそれぞれのヘッダに続
く、請求項６に記載のネットワークコントローラ。
【請求項８】関連のヘッダとデータ部分とを相関させ
る手段をさらに含む、請求項６に記載のネットワークコ
ントローラ。
【請求項９】前記相関させる手段が受信データの各フ
レーム内のフレーム番号を含む、請求項７に記載のネッ
トワークコントローラ。
【請求項１０】前記ネットワークがファイバ分散型デ
ジタルインターフェイスネットワーク（ＦＤＤＩ）を含
む、請求項１に記載のネットワークコントローラ。