JPH04261245A - ネットワークアダプタのためのネットワークコントローラ - Google Patents
ネットワークアダプタのためのネットワークコントローラInfo
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- JPH04261245A JPH04261245A JP3126285A JP12628591A JPH04261245A JP H04261245 A JPH04261245 A JP H04261245A JP 3126285 A JP3126285 A JP 3126285A JP 12628591 A JP12628591 A JP 12628591A JP H04261245 A JPH04261245 A JP H04261245A
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
- H04L47/62—Queue scheduling characterised by scheduling criteria
- H04L47/625—Queue scheduling characterised by scheduling criteria for service slots or service orders
- H04L47/6255—Queue scheduling characterised by scheduling criteria for service slots or service orders queue load conditions, e.g. longest queue first
-
- H—ELECTRICITY
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- H04L47/52—Queue scheduling by attributing bandwidth to queues
- H04L47/521—Static queue service slot or fixed bandwidth allocation
-
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- H04L47/62—Queue scheduling characterised by scheduling criteria
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-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
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- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
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- H04L49/00—Packet switching elements
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-
- H—ELECTRICITY
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S370/00—Multiplex communications
- Y10S370/901—Wide area network
- Y10S370/902—Packet switching
- Y10S370/903—Osi compliant network
- Y10S370/906—Fiber data distribution interface, FDDI
Landscapes
- Engineering & Computer Science (AREA)
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- Computer And Data Communications (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Glass Compositions (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【関連のある出願に対する相互参照】この出願は、この
発明の譲受人によって所有され、かつ同一の日付で出願
された以下の同時係属出願に関連する。
発明の譲受人によって所有され、かつ同一の日付で出願
された以下の同時係属出願に関連する。
【０００２】
１） フィルーツマン（Ｆｉｒｏｏｚｍａｎｄ）の連
続番号第０７／５２９，３６４号「融通性のあるバッフ
ァ管理を有するＦＤＤＩコントローラ（ＦＤＤＩＣＯＮ
ＴＲＯＬＬＥＲ ＨＡＶＩＮＧ ＦＬＥＸＩＢＬＥ
ＢＵＦＦＥＲ ＭＡＮＡＧＥＭＥＮＴ）」、２）
フィルーツマンの連続番号第０７／５２８，３６３
号「パケットデータの伝送および受信のための論理的Ｆ
ＩＦＯとしてのＳＲＡＭの形状（Ｃｏｎｆｉｇｕｒａｔ
ｉｏｎ ｏｆ ＳＲＡＭｓ ａｓ Ｌｏｇｉｃ
ａｌ ＦＩＦＯ ｆｏｒＴｒａｎｓｍｉｔ ａｎ
ｄ Ｒｅｃｅｉｖｅ ｏｆ Ｐａｃｋｅｔ Ｄ
ａｔａ）」、３） フィルーツマン、他の連続番号第
０７／５２９，３６５号「ＦＤＤＩネットワークにおけ
る多重非同期優先順位を実現するための方法およびシス
テム（ＭＥＴＨＯＤ ＯＦ ＡＮＤ ＳＹＳＴＥ
Ｍ ＦＯＲ ＩＭＰＬＥＭＥＮＩＴＩＮＧ ＭＵ
ＬＴＩＰＬＥ ＬＥＶＥＬＳ ＯＦ ＡＳＹＮＣ
ＨＲＯＮＯＵＳ ＰＲＩＯＲＩＴＹ ＩＮ ＦＤ
ＤＩ ＮＥＴＷＯＲＫＳ）」４） フィルーツマン
の連続番号第０７／５２９，３６６号「単一の物理的Ｆ
ＩＦＯを使用して多重優先順位待ち行列を多重論理的Ｆ
ＩＦＯに転送するための方法およびシステム（ＭＥＴＨ
ＯＤ ＯＦ ＡＮＤ ＳＹＳＴＥＭ ＦＯＲ
ＴＲＡＮＳＦＥＲＲＩＮＧ ＭＵＬＴＩＰＬＥ
ＰＲＩＯＲＩＴＹ ＱＵＥＵＥＳＩＮＴＯ ＭＵＬ
ＴＩＰＬＥ ＬＯＧＩＣＡＬ ＦＩＦＯｓ ＵＳ
ＩＮＧ ＡＳＩＮＧＬＥ ＰＨＹＳＩＣＡＬ Ｆ
ＩＦＯ）」
続番号第０７／５２９，３６４号「融通性のあるバッフ
ァ管理を有するＦＤＤＩコントローラ（ＦＤＤＩＣＯＮ
ＴＲＯＬＬＥＲ ＨＡＶＩＮＧ ＦＬＥＸＩＢＬＥ
ＢＵＦＦＥＲ ＭＡＮＡＧＥＭＥＮＴ）」、２）
フィルーツマンの連続番号第０７／５２８，３６３
号「パケットデータの伝送および受信のための論理的Ｆ
ＩＦＯとしてのＳＲＡＭの形状（Ｃｏｎｆｉｇｕｒａｔ
ｉｏｎ ｏｆ ＳＲＡＭｓ ａｓ Ｌｏｇｉｃ
ａｌ ＦＩＦＯ ｆｏｒＴｒａｎｓｍｉｔ ａｎ
ｄ Ｒｅｃｅｉｖｅ ｏｆ Ｐａｃｋｅｔ Ｄ
ａｔａ）」、３） フィルーツマン、他の連続番号第
０７／５２９，３６５号「ＦＤＤＩネットワークにおけ
る多重非同期優先順位を実現するための方法およびシス
テム（ＭＥＴＨＯＤ ＯＦ ＡＮＤ ＳＹＳＴＥ
Ｍ ＦＯＲ ＩＭＰＬＥＭＥＮＩＴＩＮＧ ＭＵ
ＬＴＩＰＬＥ ＬＥＶＥＬＳ ＯＦ ＡＳＹＮＣ
ＨＲＯＮＯＵＳ ＰＲＩＯＲＩＴＹ ＩＮ ＦＤ
ＤＩ ＮＥＴＷＯＲＫＳ）」４） フィルーツマン
の連続番号第０７／５２９，３６６号「単一の物理的Ｆ
ＩＦＯを使用して多重優先順位待ち行列を多重論理的Ｆ
ＩＦＯに転送するための方法およびシステム（ＭＥＴＨ
ＯＤ ＯＦ ＡＮＤ ＳＹＳＴＥＭ ＦＯＲ
ＴＲＡＮＳＦＥＲＲＩＮＧ ＭＵＬＴＩＰＬＥ
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ＴＩＰＬＥ ＬＯＧＩＣＡＬ ＦＩＦＯｓ ＵＳ
ＩＮＧ ＡＳＩＮＧＬＥ ＰＨＹＳＩＣＡＬ Ｆ
ＩＦＯ）」
【０００３】
【技術分野】この発明は包括的に局部的かつ広い領域の
ネットワークにおけるデータ操作に関するものであり、
より特定的にはノードおよびホストプロセッサメモリの
ようなネットワーク内の多重メモリにおけるフレームさ
れたデータの記憶および多重メモリからのフレームされ
たデータの検索を管理する方法およびシステムに関する
ものである。この発明の１つの利用はファイバ分布され
たデータインタフェース（Ｆｉｂｅｒ Ｄｉｓｔｒｉ
ｂｕｔｅｄ Ｄａｔａ Ｉｎｔｅｒｆａｃｅ）（Ｆ
ＤＤＩ）においてである。
ネットワークにおけるデータ操作に関するものであり、
より特定的にはノードおよびホストプロセッサメモリの
ようなネットワーク内の多重メモリにおけるフレームさ
れたデータの記憶および多重メモリからのフレームされ
たデータの検索を管理する方法およびシステムに関する
ものである。この発明の１つの利用はファイバ分布され
たデータインタフェース（Ｆｉｂｅｒ Ｄｉｓｔｒｉ
ｂｕｔｅｄ Ｄａｔａ Ｉｎｔｅｒｆａｃｅ）（Ｆ
ＤＤＩ）においてである。
【０００４】
【０００５】
【序論】いかなるメモリ管理システムのデータスループ
ットの速度は、プロセッサのネットワーク上にあっても
よいデータバス上に存するシステムメモリにおける、お
よび、からのデータを複写するステップの数によって制
限される。この発明の１つの局面は、少なくとも２つの
区別できるメモリを含むシステムメモリのデータ処理能
率を最適化する伝送および受信ディスクリプタを実現す
る。優先順位の異なったレベルまたは他の特徴を有する
データはメモリにおいてストアされるためにバスから受
信されるか、または伝送されるためにメモリから収集さ
れる。システムメモリは局部的または広い領域のネット
ワークのノードおよびホストメモリを含んでもよい。
ットの速度は、プロセッサのネットワーク上にあっても
よいデータバス上に存するシステムメモリにおける、お
よび、からのデータを複写するステップの数によって制
限される。この発明の１つの局面は、少なくとも２つの
区別できるメモリを含むシステムメモリのデータ処理能
率を最適化する伝送および受信ディスクリプタを実現す
る。優先順位の異なったレベルまたは他の特徴を有する
データはメモリにおいてストアされるためにバスから受
信されるか、または伝送されるためにメモリから収集さ
れる。システムメモリは局部的または広い領域のネット
ワークのノードおよびホストメモリを含んでもよい。
【０００６】例として、この発明は、上で示された同時
係属出願において記述されているファイバ分布されたデ
ータインタフェース（ＦＤＤＩ）の環境内で教示される
であろうが、しかしながらここで教示された原理はメモ
リ管理システムに広くより適用できるので、この発明は
上で述べられた環境に制限されるべきではない。
係属出願において記述されているファイバ分布されたデ
ータインタフェース（ＦＤＤＩ）の環境内で教示される
であろうが、しかしながらここで教示された原理はメモ
リ管理システムに広くより適用できるので、この発明は
上で述べられた環境に制限されるべきではない。
【０００７】
【検討】フレームにおいて配列されたデータのパケット
を取り扱うデータ操作システムにおいては（あるフレー
ミングまたは「ハウスキーピング」ビットを含むデータ
のパケットまたはバーストは「フレーム」と定義され、
フレームの形状で送られるデータは「フレームされたデ
ータ」と呼ばれる）、データのフレームをネットワーク
上の１つのロケーションにあるシステムと別のロケーシ
ョンにあるシステムとの間に転送する必要がしばしばあ
る。データのフレームは同じまたは異なった優先順位を
表わす待ち行列において配列されてもよい。「ネットワ
ークコントローラ」と呼ばれる局部的システムおよびネ
ットワークの間に存するインタフェース回路はシステム
とネットワークとの間のデータフローを管理する。これ
はシステムとネットワークとの間のタイミング矛盾を補
償するためにデータをバッファリングすること、いかな
る必要なプロトコル変換をも与えることおよび、コント
ローラを通過するデータにビットを加えることまたはそ
れからビットをはぎ取ることにより「ハウスキーピング
」を実施することを含む。ネットワークコントローラア
ーキテクチャの様々な型は用いられるネットワーク動作
システムおよび他の考慮に基づいて実現される。
を取り扱うデータ操作システムにおいては（あるフレー
ミングまたは「ハウスキーピング」ビットを含むデータ
のパケットまたはバーストは「フレーム」と定義され、
フレームの形状で送られるデータは「フレームされたデ
ータ」と呼ばれる）、データのフレームをネットワーク
上の１つのロケーションにあるシステムと別のロケーシ
ョンにあるシステムとの間に転送する必要がしばしばあ
る。データのフレームは同じまたは異なった優先順位を
表わす待ち行列において配列されてもよい。「ネットワ
ークコントローラ」と呼ばれる局部的システムおよびネ
ットワークの間に存するインタフェース回路はシステム
とネットワークとの間のデータフローを管理する。これ
はシステムとネットワークとの間のタイミング矛盾を補
償するためにデータをバッファリングすること、いかな
る必要なプロトコル変換をも与えることおよび、コント
ローラを通過するデータにビットを加えることまたはそ
れからビットをはぎ取ることにより「ハウスキーピング
」を実施することを含む。ネットワークコントローラア
ーキテクチャの様々な型は用いられるネットワーク動作
システムおよび他の考慮に基づいて実現される。
【０００８】たとえば、上記のここに引用により援用さ
れる「融通性のあるバッファ管理を有するＦＤＤＩコン
トローラ」のための同時係属出願（１）において記述さ
れている型のネットワークにおいては、バスマスタアー
キテクチャを含むネットワークコントローラがあり、フ
レームされたデータの待ち行列はネットワークへの伝送
のためシステムメモリにおいて確立されたバッファから
出力バッファにおける論理的ＦＩＦＯによって形成され
た対応する領域に転送される。システムメモリと出力バ
ッファとの間には、出力バッファへの途中で一次的にフ
レームされたデータをストアするための、たとえば３２
バイトの予め定められた記憶容量を有する物理的ＦＩＦ
Ｏがある。物理的ＦＩＦＯの１つの目的はシステムおよ
びネットワーククロックのクロック速度における差の結
果として必要とされるデータのバッファリングを与える
ことである。「パケットデータの伝送および受信のため
の論理的ＦＩＦＯとしてのＳＲＡＭの形状」のための同
時係属出願（２）においては、ネットワークへの伝送に
対する要求に応答して、ネットワーク上での「トークン
」の受信のときに、かつデータが伝送のために利用可能
であることを仮定して、データは伝送ＦＩＦＯにシステ
ムメモリから１回につき１パケット転送され、かつそれ
から伝送ＦＩＦＯからネットワークへ転送され、その間
データはなおネットワークから入来している。これはＦ
ＩＦＯが完全なフレームを受信する前にネットワークへ
伝送することを可能にする。それによって伝送されたデ
ータのフレームは出力バッファにおいて構成される論理
的ＦＩＦＯによって形成される対応する待ち行列にスト
アされる。
れる「融通性のあるバッファ管理を有するＦＤＤＩコン
トローラ」のための同時係属出願（１）において記述さ
れている型のネットワークにおいては、バスマスタアー
キテクチャを含むネットワークコントローラがあり、フ
レームされたデータの待ち行列はネットワークへの伝送
のためシステムメモリにおいて確立されたバッファから
出力バッファにおける論理的ＦＩＦＯによって形成され
た対応する領域に転送される。システムメモリと出力バ
ッファとの間には、出力バッファへの途中で一次的にフ
レームされたデータをストアするための、たとえば３２
バイトの予め定められた記憶容量を有する物理的ＦＩＦ
Ｏがある。物理的ＦＩＦＯの１つの目的はシステムおよ
びネットワーククロックのクロック速度における差の結
果として必要とされるデータのバッファリングを与える
ことである。「パケットデータの伝送および受信のため
の論理的ＦＩＦＯとしてのＳＲＡＭの形状」のための同
時係属出願（２）においては、ネットワークへの伝送に
対する要求に応答して、ネットワーク上での「トークン
」の受信のときに、かつデータが伝送のために利用可能
であることを仮定して、データは伝送ＦＩＦＯにシステ
ムメモリから１回につき１パケット転送され、かつそれ
から伝送ＦＩＦＯからネットワークへ転送され、その間
データはなおネットワークから入来している。これはＦ
ＩＦＯが完全なフレームを受信する前にネットワークへ
伝送することを可能にする。それによって伝送されたデ
ータのフレームは出力バッファにおいて構成される論理
的ＦＩＦＯによって形成される対応する待ち行列にスト
アされる。
【０００９】データは、最も高いものから始まる優先度
の順序で、同じ優先度を有する伝送ために利用可能であ
る付加的なデータがなくなるまでまたはトークンの受信
の間の未終了のトークン保持時間（ＴＨＴ）がその優先
度に対してしきい値より少なくなるまで伝送される。こ
のプロトコルについての詳細は「ＦＤＤＩネットワーク
における多重非同期優先順位の実現のための方法および
システム」に対する上記の引用により援用される同時係
属手段（３）において与えられる。
の順序で、同じ優先度を有する伝送ために利用可能であ
る付加的なデータがなくなるまでまたはトークンの受信
の間の未終了のトークン保持時間（ＴＨＴ）がその優先
度に対してしきい値より少なくなるまで伝送される。こ
のプロトコルについての詳細は「ＦＤＤＩネットワーク
における多重非同期優先順位の実現のための方法および
システム」に対する上記の引用により援用される同時係
属手段（３）において与えられる。
【００１０】物理的ＦＩＦＯを通る出力バッファへのシ
ステムメモリからのフレームされたデータの各転送に続
き、同じ優先度を有するさらなるデータを物理的ＦＩＦ
Ｏに転送し、その後同じ出力バッファ待ち行列に転送す
るか、またはもしなんらかのさらなるデータが利用可能
であれば異なった優先度を有するデータを、物理的ＦＩ
ＦＯを通り別の出力バッファ待ち行列に転送するかのど
ちらかの決定がなされる。「単一の物理的ＦＩＦＯを使
用して多重優先度待ち行列を多重論理的ＦＩＦＯに移転
するための方法およびシステム」に対するここに引用に
より援用される同時係属出願（４）は、ＦＩＦＯの「ロ
ックアップ」を防ぐための１つの手段を記述する。ロッ
クアップは、書込まれなければならない特定の待ち行列
を含む論理的ＦＩＦＯにおいて利用可能のままである記
憶の量が物理的ＦＩＦＯの記憶容量より少ないときに起
こる。この状態下では物理的ＦＩＦＯはバッファにおけ
る論理的ＦＩＦＯにアンロードにできない。
ステムメモリからのフレームされたデータの各転送に続
き、同じ優先度を有するさらなるデータを物理的ＦＩＦ
Ｏに転送し、その後同じ出力バッファ待ち行列に転送す
るか、またはもしなんらかのさらなるデータが利用可能
であれば異なった優先度を有するデータを、物理的ＦＩ
ＦＯを通り別の出力バッファ待ち行列に転送するかのど
ちらかの決定がなされる。「単一の物理的ＦＩＦＯを使
用して多重優先度待ち行列を多重論理的ＦＩＦＯに移転
するための方法およびシステム」に対するここに引用に
より援用される同時係属出願（４）は、ＦＩＦＯの「ロ
ックアップ」を防ぐための１つの手段を記述する。ロッ
クアップは、書込まれなければならない特定の待ち行列
を含む論理的ＦＩＦＯにおいて利用可能のままである記
憶の量が物理的ＦＩＦＯの記憶容量より少ないときに起
こる。この状態下では物理的ＦＩＦＯはバッファにおけ
る論理的ＦＩＦＯにアンロードにできない。
【００１１】この発明の局面が特に適用できる型のシス
テムはホストプロセッサだけでなくノードプロセッサも
また組込み、各々はそれ自身の相関するメモリを有する
。このアーキテクチャは、ノードプロセッサがプロトコ
ルパケット伝送においてかかわる通信タスクからホスト
プロセッサを自由にするであろうから有利である。たと
えば、プロトコルヘッダはノードプロセッサメモリにお
いて処理されてもよく、一方データは出力バッファへお
よびから直接渡され、かつその後伝送のためパケットに
取付けられる。データスループットの速度は各メモリ転
送のためにデータを複写する２つのステップを実施する
必要を除去することによって増加される。
テムはホストプロセッサだけでなくノードプロセッサも
また組込み、各々はそれ自身の相関するメモリを有する
。このアーキテクチャは、ノードプロセッサがプロトコ
ルパケット伝送においてかかわる通信タスクからホスト
プロセッサを自由にするであろうから有利である。たと
えば、プロトコルヘッダはノードプロセッサメモリにお
いて処理されてもよく、一方データは出力バッファへお
よびから直接渡され、かつその後伝送のためパケットに
取付けられる。データスループットの速度は各メモリ転
送のためにデータを複写する２つのステップを実施する
必要を除去することによって増加される。
【００１２】同時係属出願はいわゆる伝送および受信「
ディスクリプタ」を利用し、それはシステムメモリ内に
おいて構成されるバッファ領域の各々の状態、長さおよ
びアドレスポインタを規定する情報のビットを含む。 先入れ先出し（ＦＩＦＯ）メモリでは、ＦＩＦＯの最後
の記憶位置に続く記憶が最初のものに再循環し、ディス
クリプタはリングの形状をとる。これゆえ、この型のデ
ィスクリプタは「ディスクリプタ・リング」と呼ばれる
。この発明は多重システムメモリを組み込みかつデータ
のフレームまたはパケットが多重ディスクリプタ・リン
グによって指されたバッファ領域においてストアされる
システム内の能率的なバッファ管理に向けられている。
ディスクリプタ」を利用し、それはシステムメモリ内に
おいて構成されるバッファ領域の各々の状態、長さおよ
びアドレスポインタを規定する情報のビットを含む。 先入れ先出し（ＦＩＦＯ）メモリでは、ＦＩＦＯの最後
の記憶位置に続く記憶が最初のものに再循環し、ディス
クリプタはリングの形状をとる。これゆえ、この型のデ
ィスクリプタは「ディスクリプタ・リング」と呼ばれる
。この発明は多重システムメモリを組み込みかつデータ
のフレームまたはパケットが多重ディスクリプタ・リン
グによって指されたバッファ領域においてストアされる
システム内の能率的なバッファ管理に向けられている。
【００１３】この発明に従ってディスクリプタ・リング
はデータ部分と同様にヘッダによって特徴付けられたパ
ケットまたはフレームされたデータを管理する。通常、
フレームのヘッダおよびデータ部分は都合よく互いから
分離されることはできず、なぜなら２つの部分はバッフ
ァの間で互いに相関しなくなるかまたは「同期化を失う
」であろうからである。この発明の別の局面は、データ
のフレームとそれらの対応するヘッダの間で同期化を維
持しながらヘッダおよびデータ部分を有するフレームさ
れたデータの記憶を最適化する。
はデータ部分と同様にヘッダによって特徴付けられたパ
ケットまたはフレームされたデータを管理する。通常、
フレームのヘッダおよびデータ部分は都合よく互いから
分離されることはできず、なぜなら２つの部分はバッフ
ァの間で互いに相関しなくなるかまたは「同期化を失う
」であろうからである。この発明の別の局面は、データ
のフレームとそれらの対応するヘッダの間で同期化を維
持しながらヘッダおよびデータ部分を有するフレームさ
れたデータの記憶を最適化する。
【００１４】記述された型のネットワークコントローラ
においては、単一の物理的ＦＩＦＯメモリを通ってシス
テムメモリに入来する受信データ径路はある状況下でブ
ロックされる傾向がある。たとえば、もし受信ディスク
リプタ・リングがいっぱいかまたはパリティ・エラーが
存在すれば、ＦＩＦＯを通る受信径路内のいかなるディ
スクリプタ・リングに予定された次のパケットはブロッ
クされるであろう。ブロックの理由が取り除かれるまで
次のパケットは出力バッファ内の受信待ち行列にストア
されるであろうけれども、バッファが制限された記憶容
量を有するのでリングは再びブロックされるであろう。 この発明の特徴はブロックされたリング上の受信データ
径路のブロックを避け、かつブロックの間受信データの
待ち行列をストアするために利用可能であるバッファメ
モリの量から独立している。
においては、単一の物理的ＦＩＦＯメモリを通ってシス
テムメモリに入来する受信データ径路はある状況下でブ
ロックされる傾向がある。たとえば、もし受信ディスク
リプタ・リングがいっぱいかまたはパリティ・エラーが
存在すれば、ＦＩＦＯを通る受信径路内のいかなるディ
スクリプタ・リングに予定された次のパケットはブロッ
クされるであろう。ブロックの理由が取り除かれるまで
次のパケットは出力バッファ内の受信待ち行列にストア
されるであろうけれども、バッファが制限された記憶容
量を有するのでリングは再びブロックされるであろう。 この発明の特徴はブロックされたリング上の受信データ
径路のブロックを避け、かつブロックの間受信データの
待ち行列をストアするために利用可能であるバッファメ
モリの量から独立している。
【００１５】
【発明の開示】この発明の目的はバッファ記憶システム
における改良されたデータ管理を実施することである。
における改良されたデータ管理を実施することである。
【００１６】この発明の別の目的は複数のシステムメモ
リを実現するネットワークにおける能率的なデータ管理
を実施することである。
リを実現するネットワークにおける能率的なデータ管理
を実施することである。
【００１７】別の目的はホストおよびノードプロセッサ
アーキテクチャを有するシステム内のＦＤＤＩネットワ
ークコントローラにおける能率的なデータ記憶およびア
クセスである。
アーキテクチャを有するシステム内のＦＤＤＩネットワ
ークコントローラにおける能率的なデータ記憶およびア
クセスである。
【００１８】別の目的は受信データの共通のフレームに
対応するバッファがシステムの複数の区別できるメモリ
内において確立されるバッファメモリシステムにおける
データ記憶および転送の能率を最大にすることである。
対応するバッファがシステムの複数の区別できるメモリ
内において確立されるバッファメモリシステムにおける
データ記憶および転送の能率を最大にすることである。
【００１９】さらに他の目的はシステムの第１および第
２の区別できるメモリにおいてそれぞれ形状されたバッ
ファ内のフレームされた受信データのヘッダおよびデー
タ部分を別個にストアすることである。
２の区別できるメモリにおいてそれぞれ形状されたバッ
ファ内のフレームされた受信データのヘッダおよびデー
タ部分を別個にストアすることである。
【００２０】この発明のなお別の目的はフレームされた
データの特徴に基づく新規の多重ディスクリプタ・リン
グシステムの特定のディスクリプタ・リングにフレーム
された受信データを分散することである。
データの特徴に基づく新規の多重ディスクリプタ・リン
グシステムの特定のディスクリプタ・リングにフレーム
された受信データを分散することである。
【００２１】別の目的はブロックされたディスクリプタ
・リングの結果として受信ＦＩＦＯの受信径路をブロッ
クすることを防ぐことである。
・リングの結果として受信ＦＩＦＯの受信径路をブロッ
クすることを防ぐことである。
【００２２】この発明のさらに他の目的はファイバ分布
されたデータインタフェース（ＦＤＤＩ）システムにお
いて上の目的を実施することである。
されたデータインタフェース（ＦＤＤＩ）システムにお
いて上の目的を実施することである。
【００２３】上のおよび他の目的はこの発明の１つの局
面に従ってパケットにおいて配列されたデータのシステ
ムメモリからネットワークへのフローを制御するネット
ワークアダプタによって満足する。ネットワークは複数
個のプロセッサおよびバッファにおいて配列されたデー
タをストアするための少なくとも第１および第２のメモ
リを含む。第１および第２のメモリは第３のバスに共通
に順に接続される第１および第２のバス上にそれぞれあ
る。ネットワークコントローラは、第１および第２のメ
モリの選択されたものにアクセスするために第１のメモ
リ要求信号および第２のメモリ要求信号の一方または他
方をそこで送るための第３のバス上のネットワークＤＭ
Ａコントローラを含む。制御インタフェースは第１のバ
スに結合され、かつＤＭＡコントローラに第１のメモリ
肯定応答信号を送るための第１のメモリ要求信号にのみ
応答する。制御インタフェースはまた第２のバスに結合
され、かつ第２のメモリ肯定応答信号をＤＭＡコントロ
ーラに送るための第２のメモリ要求信号にのみ応答する
。ネットワークＤＭＡコントローラはさらに、第１およ
び第２のメモリの選択されたものにだけアクセスするた
めの第１および第２の肯定応答信号に応答する。これゆ
え、この発明のこの局面に従ってアダプタは、ネットワ
ーク内の共通のバス上のシステムプロセッサが共通のバ
スに接続される別個のバス上の第１および第２のメモリ
のどちらかにアクセスすることをハンドシェイクプロト
コルを実施することによって可能にする。
面に従ってパケットにおいて配列されたデータのシステ
ムメモリからネットワークへのフローを制御するネット
ワークアダプタによって満足する。ネットワークは複数
個のプロセッサおよびバッファにおいて配列されたデー
タをストアするための少なくとも第１および第２のメモ
リを含む。第１および第２のメモリは第３のバスに共通
に順に接続される第１および第２のバス上にそれぞれあ
る。ネットワークコントローラは、第１および第２のメ
モリの選択されたものにアクセスするために第１のメモ
リ要求信号および第２のメモリ要求信号の一方または他
方をそこで送るための第３のバス上のネットワークＤＭ
Ａコントローラを含む。制御インタフェースは第１のバ
スに結合され、かつＤＭＡコントローラに第１のメモリ
肯定応答信号を送るための第１のメモリ要求信号にのみ
応答する。制御インタフェースはまた第２のバスに結合
され、かつ第２のメモリ肯定応答信号をＤＭＡコントロ
ーラに送るための第２のメモリ要求信号にのみ応答する
。ネットワークＤＭＡコントローラはさらに、第１およ
び第２のメモリの選択されたものにだけアクセスするた
めの第１および第２の肯定応答信号に応答する。これゆ
え、この発明のこの局面に従ってアダプタは、ネットワ
ーク内の共通のバス上のシステムプロセッサが共通のバ
スに接続される別個のバス上の第１および第２のメモリ
のどちらかにアクセスすることをハンドシェイクプロト
コルを実施することによって可能にする。
【００２４】好ましい実施例に従って第１および第２の
メモリはそれぞれホストおよびノードプロセッサメモリ
を含む。制御インタフェースはノードプロセッサメモリ
からのヘッダ情報にアクセスし、かつホストプロセッサ
メモリからのデータにアクセスする。受信フレームはホ
ストおよびノードプロセッサメモリ内のロケーションへ
の選択的な転送のために別個のディスクリプタ・リング
に付与される。好ましくは、ヘッダおよび伝送ディスク
リプタはノードプロセッサメモリにストアされ、伝送お
よび受信データならびにディスクリプタはホストメモリ
にストアされる。
メモリはそれぞれホストおよびノードプロセッサメモリ
を含む。制御インタフェースはノードプロセッサメモリ
からのヘッダ情報にアクセスし、かつホストプロセッサ
メモリからのデータにアクセスする。受信フレームはホ
ストおよびノードプロセッサメモリ内のロケーションへ
の選択的な転送のために別個のディスクリプタ・リング
に付与される。好ましくは、ヘッダおよび伝送ディスク
リプタはノードプロセッサメモリにストアされ、伝送お
よび受信データならびにディスクリプタはホストメモリ
にストアされる。
【００２５】この発明の別の局面に従って、そこにおい
てはネットワークアダプタは複数個のプロセッサおよび
フレームにおいて配列された受信データをバッファ内に
ストアするための少なくとも第１および第２のメモリを
含み、受信フレームを処理する方法はそれぞれ第１およ
び第２の長さを有する第１および第２のバッファを第１
および第２のメモリの任意のロケーションに、第１の長
さが第２の長さより短く、ストアすることを含む。第１
のディスクリプタは、第１および第２のメモリのどちら
かの１つにおいて受信データの各フレームの第１に受信
された部分をストアするためのバッファを指す第１のメ
モリ内の第１のディスクリプタ・リングを形成するため
に隣接するメモリロケーションに確立される。第２のデ
ータディスクリプタは第１および第２のメモリのどらら
かの１つにおいて各受信フレームの次に受信された部分
を含むバッファを指す第２のメモリにおける第２のディ
スクリプタ・リングを形成するために隣接するロケーシ
ョンに確立される。
てはネットワークアダプタは複数個のプロセッサおよび
フレームにおいて配列された受信データをバッファ内に
ストアするための少なくとも第１および第２のメモリを
含み、受信フレームを処理する方法はそれぞれ第１およ
び第２の長さを有する第１および第２のバッファを第１
および第２のメモリの任意のロケーションに、第１の長
さが第２の長さより短く、ストアすることを含む。第１
のディスクリプタは、第１および第２のメモリのどちら
かの１つにおいて受信データの各フレームの第１に受信
された部分をストアするためのバッファを指す第１のメ
モリ内の第１のディスクリプタ・リングを形成するため
に隣接するメモリロケーションに確立される。第２のデ
ータディスクリプタは第１および第２のメモリのどらら
かの１つにおいて各受信フレームの次に受信された部分
を含むバッファを指す第２のメモリにおける第２のディ
スクリプタ・リングを形成するために隣接するロケーシ
ョンに確立される。
【００２６】この発明のこの局面に従うアダプタは受信
フレームが多重ディスクリプタ・リングによって指され
る多重バッファにおいてストアされることを可能にする
。同じフレームの分散された構成要素は共通のフレーム
番号によって互いに相関する。
フレームが多重ディスクリプタ・リングによって指され
る多重バッファにおいてストアされることを可能にする
。同じフレームの分散された構成要素は共通のフレーム
番号によって互いに相関する。
【００２７】好ましい実施例は別個のバッファにフレー
ムのヘッダおよびデータ部分をストアするこの発明のこ
の局面を実現する。複数個のバッファが第１および第２
のメモリ内の任意のロケーションに確立される。ヘッダ
ディスクリプタは、前記第１および第２のメモリのうち
のどちらか１つにおいて受信データのヘッダを含むバッ
ファを指す第１のメモリ内のヘッダディスクリプタ・リ
ングを形成するために隣接するロケーションに確立され
る。データディスクリプタは第１および第２のメモリの
どちからの１つにおいて受信データを含むバッファを指
す第２のメモリ内のデータディスクリプタ・リングを形
成するために隣接するロケーションに確立される。
ムのヘッダおよびデータ部分をストアするこの発明のこ
の局面を実現する。複数個のバッファが第１および第２
のメモリ内の任意のロケーションに確立される。ヘッダ
ディスクリプタは、前記第１および第２のメモリのうち
のどちらか１つにおいて受信データのヘッダを含むバッ
ファを指す第１のメモリ内のヘッダディスクリプタ・リ
ングを形成するために隣接するロケーションに確立され
る。データディスクリプタは第１および第２のメモリの
どちからの１つにおいて受信データを含むバッファを指
す第２のメモリ内のデータディスクリプタ・リングを形
成するために隣接するロケーションに確立される。
【００２８】受信フレームは好ましくは関連するヘッダ
およびデータ対に相関するまたは「同期化する」フレー
ム番号を含む。
およびデータ対に相関するまたは「同期化する」フレー
ム番号を含む。
【００２９】この発明のさらに他の局面に従って、複数
個のバッファは第１および第２のメモリ内の任意のロケ
ーションに確立される。同様に第１および第２のメモリ
の隣接するロケーションに任意に確立されるのはバッフ
ァを指す複数個のディスクリプタ・リングを形成するデ
ィスクリプタである。各リングの各ディスクリプタは第
１および第２のメモリの一方または他方を指す印を有す
る。受信データの入来フレームのフィールドにおける識
別ビットは検出され、かつ特定のディスクリプタ・リン
グに相関する。受信データの各入来フレームはそのディ
スクリプタによって指されたバッファにおいてストアさ
れる。
個のバッファは第１および第２のメモリ内の任意のロケ
ーションに確立される。同様に第１および第２のメモリ
の隣接するロケーションに任意に確立されるのはバッフ
ァを指す複数個のディスクリプタ・リングを形成するデ
ィスクリプタである。各リングの各ディスクリプタは第
１および第２のメモリの一方または他方を指す印を有す
る。受信データの入来フレームのフィールドにおける識
別ビットは検出され、かつ特定のディスクリプタ・リン
グに相関する。受信データの各入来フレームはそのディ
スクリプタによって指されたバッファにおいてストアさ
れる。
【００３０】この発明のこの局面は異なった受信データ
の多重待ち行列を管理するための多重ディスクリプタ・
リングシステムを実現する。この発明は異なった優先度
または別の特徴を有する入来データが対応するバッファ
の複数のグループを指す多重ディスクリプタ・リングに
付与されることを可能にする。各入来フレームを受信す
るためのディスクリプタ・リングは識別フィールドのビ
ットを各リングに割り当てられたビットに整合すること
によって決定される。ＦＤＤＩにおいてはフレーム制御
フィールドＦＣは識別フィールドとして実現される。
の多重待ち行列を管理するための多重ディスクリプタ・
リングシステムを実現する。この発明は異なった優先度
または別の特徴を有する入来データが対応するバッファ
の複数のグループを指す多重ディスクリプタ・リングに
付与されることを可能にする。各入来フレームを受信す
るためのディスクリプタ・リングは識別フィールドのビ
ットを各リングに割り当てられたビットに整合すること
によって決定される。ＦＤＤＩにおいてはフレーム制御
フィールドＦＣは識別フィールドとして実現される。
【００３１】この発明のなお別の局面に従って、受信デ
ータ径路はブロックされたディスクリプタ・リングの発
生のとき、ブロックされたリングが検出されたとき入来
受信パケットまたはフレームを放棄することによってク
リアされる。より具体的には、この発明のこの局面を実
現するネットワークアダプタは複数個のプロセッサおよ
びフレームに配列されかつフレームの特徴を識別する情
報を含む受信データのパケットをストアするためのメモ
リ手段を含む。さらにアダプタは、ＦＩＦＯメモリと、
ＦＩＦＯメモリを通るメモリ手段への受信データフロー
径路と、メモリにおける任意のロケーションに複数個の
受信バッファを確立するための手段と、受信バッファを
指すディスクリプタ・リングを形成するディスクリプタ
をメモリ手段内の隣接するロケーションに確立するため
の手段と、フレームの特徴に一致するディスクリプタ・
リングに受信データ径路上に入来する受信フレームを供
給するための手段とを含む。受信データフロー径路にお
けるブロックされたディスクリプタ・リングは検出され
、かつ応答して、ブロックされたディスクリプタ・リン
グに入来する次のフレームは放棄される。放棄されたフ
レームされたものの内容は取り戻されないであろうけれ
ども、データフロー径路は決してブロックされず、他の
ディスクリプタ・リングに指定された受信データがそれ
に対して供給されることを可能にする。
ータ径路はブロックされたディスクリプタ・リングの発
生のとき、ブロックされたリングが検出されたとき入来
受信パケットまたはフレームを放棄することによってク
リアされる。より具体的には、この発明のこの局面を実
現するネットワークアダプタは複数個のプロセッサおよ
びフレームに配列されかつフレームの特徴を識別する情
報を含む受信データのパケットをストアするためのメモ
リ手段を含む。さらにアダプタは、ＦＩＦＯメモリと、
ＦＩＦＯメモリを通るメモリ手段への受信データフロー
径路と、メモリにおける任意のロケーションに複数個の
受信バッファを確立するための手段と、受信バッファを
指すディスクリプタ・リングを形成するディスクリプタ
をメモリ手段内の隣接するロケーションに確立するため
の手段と、フレームの特徴に一致するディスクリプタ・
リングに受信データ径路上に入来する受信フレームを供
給するための手段とを含む。受信データフロー径路にお
けるブロックされたディスクリプタ・リングは検出され
、かつ応答して、ブロックされたディスクリプタ・リン
グに入来する次のフレームは放棄される。放棄されたフ
レームされたものの内容は取り戻されないであろうけれ
ども、データフロー径路は決してブロックされず、他の
ディスクリプタ・リングに指定された受信データがそれ
に対して供給されることを可能にする。
【００３２】好ましくはネットワークアダプタは正規の
および放棄のモードにおいて選択的に動作する。検出さ
れたブロックされたリングに対して応答して、およびア
ダプタの動作の正規モードにおいて、アダプタに入来す
る次のパケットはバッファメモリにおいてストアされる
。検出されたブロックされたリングに対して応答してお
よび動作の放棄モードにおいては、前記アダプタに入来
する次のパケットは放棄される。
および放棄のモードにおいて選択的に動作する。検出さ
れたブロックされたリングに対して応答して、およびア
ダプタの動作の正規モードにおいて、アダプタに入来す
る次のパケットはバッファメモリにおいてストアされる
。検出されたブロックされたリングに対して応答してお
よび動作の放棄モードにおいては、前記アダプタに入来
する次のパケットは放棄される。
【００３３】この発明の方法および装置は、ここで教示
された原理はより一般的にバッファメモリ管理に対する
応用を有するけれども、ＦＤＤＩネットワークインタフ
ェースに有利に適用される。
された原理はより一般的にバッファメモリ管理に対する
応用を有するけれども、ＦＤＤＩネットワークインタフ
ェースに有利に適用される。
【００３４】この発明のなお他の目的および利点は以下
の詳細な説明から当業者には容易に明らかになるであろ
うし、そこにおいてはこの発明を実施する熟考された最
良のモードの単に例示としてこの発明の好ましい実施例
のみが示されかつ記述される。実現されるであろうよう
に、この発明は他のおよび異なった実施例が可能であり
、かつそのいくつかの詳細はこの発明からすべて逸脱す
ることなく様々な明らかな点における修正が可能である
。したがって図面および説明は事実上例示として見られ
、制限として見られるべきではない。
の詳細な説明から当業者には容易に明らかになるであろ
うし、そこにおいてはこの発明を実施する熟考された最
良のモードの単に例示としてこの発明の好ましい実施例
のみが示されかつ記述される。実現されるであろうよう
に、この発明は他のおよび異なった実施例が可能であり
、かつそのいくつかの詳細はこの発明からすべて逸脱す
ることなく様々な明らかな点における修正が可能である
。したがって図面および説明は事実上例示として見られ
、制限として見られるべきではない。
【００３５】
この発明の特定の利用はＦＤＤＩネットワークであるが
、この発明はフレームまたはパケットデータ操作の分野
において一般的な適用性を有する。したがって、この発
明の開示はＦＤＤＩの分野においてなされるであろうが
、発明の局面はそれに制限されるべきではないというこ
とは理解されるべきである。
、この発明はフレームまたはパケットデータ操作の分野
において一般的な適用性を有する。したがって、この発
明の開示はＦＤＤＩの分野においてなされるであろうが
、発明の局面はそれに制限されるべきではないというこ
とは理解されるべきである。
【００３６】
【ＦＤＤＩ、一般】ＦＤＤＩに関する、その環境内のこ
の発明の理解を得るのに役に立ついくつかの背景情報が
今与えられる。
の発明の理解を得るのに役に立ついくつかの背景情報が
今与えられる。
【００３７】「ファイバ分布されたデータインタフェー
ス」（ＦＤＤＩ）は、光ファイバ構成要素およびシステ
ムに基づき、かつ米国規格協会（ＡＮＳＩ）（Ａｍｅｒ
ｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄ
Ｉｎｓｔｉｔｕｔｅ）Ｘ３Ｔ９ ．５委員会により開
発され、二重の反回転物理的リングを実現する毎秒ごと
に１００メガビットの時間決めされたトークンプロトコ
ルを規定する。図１は様々な局型からなるＦＤＤＩリン
グの単純化されたブロック図である。クラスＡ局は、時
には「二重取付け局」と呼ばれるが、ネットワークの１
次のおよび２次のリングの両方に接続される。矢で示さ
れているようにデータは２つのリング上に反対方向で流
れる。クラスＡ局はワイヤリングコンセントレータとし
て作用し、いくつかの単一の取付け、またはクラスＢ局
をリングに接続するのに役立つことができる。図１にお
いて局２は局３、４および５のためのワイヤリングコン
セントレータであり、コンセントレータはネットワーク
アドミニストレイターに多数の局のための単一の保守点
を与える。局の間を転送されるデータはフレームされた
パケットの形状である。
ス」（ＦＤＤＩ）は、光ファイバ構成要素およびシステ
ムに基づき、かつ米国規格協会（ＡＮＳＩ）（Ａｍｅｒ
ｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄ
Ｉｎｓｔｉｔｕｔｅ）Ｘ３Ｔ９ ．５委員会により開
発され、二重の反回転物理的リングを実現する毎秒ごと
に１００メガビットの時間決めされたトークンプロトコ
ルを規定する。図１は様々な局型からなるＦＤＤＩリン
グの単純化されたブロック図である。クラスＡ局は、時
には「二重取付け局」と呼ばれるが、ネットワークの１
次のおよび２次のリングの両方に接続される。矢で示さ
れているようにデータは２つのリング上に反対方向で流
れる。クラスＡ局はワイヤリングコンセントレータとし
て作用し、いくつかの単一の取付け、またはクラスＢ局
をリングに接続するのに役立つことができる。図１にお
いて局２は局３、４および５のためのワイヤリングコン
セントレータであり、コンセントレータはネットワーク
アドミニストレイターに多数の局のための単一の保守点
を与える。局の間を転送されるデータはフレームされた
パケットの形状である。
【００３８】ＦＤＤＩパケットのフォーマットは図２に
おいて示される。パケットは最小の１６アイドル制御記
号（プリアンブル）によって先行される。パケットは技
術においてよく知られた４Ｂ／５ＢコードのＪおよびＫ
制御記号からなる開始区切り記号（ＳＤ）で始まる。こ
れにはパケットの型を表わす２つのデータ記号フレーム
制御（ＦＣ）フィールドが続く。行き先アドレス（ＤＡ
）はパケットの意図された受領者を表わす。同様に、出
所アドレス（ＳＡ）はパケットの送り主を表わす。アド
レスは長さにおいて２６かまたは４８のビットのどちら
かになり得る。ＤＡフィールドはリング上の単一の局、
局のグループ、またはすべての局を指し得る。
おいて示される。パケットは最小の１６アイドル制御記
号（プリアンブル）によって先行される。パケットは技
術においてよく知られた４Ｂ／５ＢコードのＪおよびＫ
制御記号からなる開始区切り記号（ＳＤ）で始まる。こ
れにはパケットの型を表わす２つのデータ記号フレーム
制御（ＦＣ）フィールドが続く。行き先アドレス（ＤＡ
）はパケットの意図された受領者を表わす。同様に、出
所アドレス（ＳＡ）はパケットの送り主を表わす。アド
レスは長さにおいて２６かまたは４８のビットのどちら
かになり得る。ＤＡフィールドはリング上の単一の局、
局のグループ、またはすべての局を指し得る。
【００３９】ＳＡに続いて可変長情報フィールドがくる
。フレーム検査シーケンス（ＦＣＳ）フィールドは４バ
イトのデータを含む。これらのデータは３２ビットオー
トディン（Ａｕｔｏｄｉｎ）ＩＩ巡回冗長検査多項式の
結果である。ＦＣＳはＦＣ、ＤＡ、ＳＡ、ＩＮＦＯおよ
びＰＣＳフィールドのデータ完全性を確実にする。
。フレーム検査シーケンス（ＦＣＳ）フィールドは４バ
イトのデータを含む。これらのデータは３２ビットオー
トディン（Ａｕｔｏｄｉｎ）ＩＩ巡回冗長検査多項式の
結果である。ＦＣＳはＦＣ、ＤＡ、ＳＡ、ＩＮＦＯおよ
びＰＣＳフィールドのデータ完全性を確実にする。
【００４０】ＦＣＳフィールドに続き、Ｔ記号で形成さ
れた終了区切り記号（ＥＤ）が伝送される。フレーム状
態（ＦＳ）フィールドはパケットがエラーを有して受信
されたかどうか、アドレスが認識されたかどうか、また
はパケットが複写されたかどうかを決定する記号のため
に使用される。
れた終了区切り記号（ＥＤ）が伝送される。フレーム状
態（ＦＳ）フィールドはパケットがエラーを有して受信
されたかどうか、アドレスが認識されたかどうか、また
はパケットが複写されたかどうかを決定する記号のため
に使用される。
【００４１】パケットは最初の局によってＦＤＤＩから
取り除かれる。「ストリッピング」と呼ばれかつ図３（
ａ）および３（ｂ）において示されるこのプロセスでは
、媒体アクセスコントローラ（ＭＡＣ）２０はリング上
の伝送のためＩＤＬＥ制御記号の源を選択する。開始区
切り記号が到着したとき、コントローラは繰返し径路に
切換える。パケットはモニタされ、もし必要ならば複写
されかつ同時に繰返される。媒体アクセスコントローラ
２０はまたそれ自身のパケットをソース動作に切換える
かまたはトークンを出すかすることができる。
取り除かれる。「ストリッピング」と呼ばれかつ図３（
ａ）および３（ｂ）において示されるこのプロセスでは
、媒体アクセスコントローラ（ＭＡＣ）２０はリング上
の伝送のためＩＤＬＥ制御記号の源を選択する。開始区
切り記号が到着したとき、コントローラは繰返し径路に
切換える。パケットはモニタされ、もし必要ならば複写
されかつ同時に繰返される。媒体アクセスコントローラ
２０はまたそれ自身のパケットをソース動作に切換える
かまたはトークンを出すかすることができる。
【００４２】トークンパッシングにおいては局はそれを
受け取った局に伝送する権利を渡す特殊ビットパターン
である「トークン」を循環することによって媒体上を伝
送する権利を分配し、伝送したいと思う局はそれがトー
クンパッシング順序で前の局からトークンを受け取るま
で待機する。局がトークンを受け取ったとき、それはそ
のデータを伝送し、それからトークンを次の局に渡す。
受け取った局に伝送する権利を渡す特殊ビットパターン
である「トークン」を循環することによって媒体上を伝
送する権利を分配し、伝送したいと思う局はそれがトー
クンパッシング順序で前の局からトークンを受け取るま
で待機する。局がトークンを受け取ったとき、それはそ
のデータを伝送し、それからトークンを次の局に渡す。
【００４３】伝送するために待機しているＦＤＤＩ局は
まずストリッピング動作を達成することによってトーク
ンを「つかまえ」なければならない。トークンＳＤフィ
ールドだけがリング上で繰返される。一旦トークンがつ
かまえられると、局はパケットを伝送し始めることがで
きる。最後のパケットが送られたとき、局は新しいトー
クンを出すことによってすぐに続かなければならない。
まずストリッピング動作を達成することによってトーク
ンを「つかまえ」なければならない。トークンＳＤフィ
ールドだけがリング上で繰返される。一旦トークンがつ
かまえられると、局はパケットを伝送し始めることがで
きる。最後のパケットが送られたとき、局は新しいトー
クンを出すことによってすぐに続かなければならない。
【００４４】トークンをつかまえるための規則およびデ
ータ伝送のために割り当てられた時間の量は、ＦＤＤＩ
仕様書において規定された「時間決めされたトークンプ
ロトコル」によって支配され、かつそれは上記の引用に
より援用される同時係属出願（３）において要約される
。プロトコルは初期設定上のクレームプロセスの間の局
間の送信権要求プロセスにおいて決定された最大トーク
ン回転時間（ＴＲＴ）を保証するように設計される。 送信権要求プロセスはトークンの到着の間の最も早い時
間を必要とする局がリングに対する目標トークン回転時
間（ＴＴＲＴ）を規定することを許容する。
ータ伝送のために割り当てられた時間の量は、ＦＤＤＩ
仕様書において規定された「時間決めされたトークンプ
ロトコル」によって支配され、かつそれは上記の引用に
より援用される同時係属出願（３）において要約される
。プロトコルは初期設定上のクレームプロセスの間の局
間の送信権要求プロセスにおいて決定された最大トーク
ン回転時間（ＴＲＴ）を保証するように設計される。 送信権要求プロセスはトークンの到着の間の最も早い時
間を必要とする局がリングに対する目標トークン回転時
間（ＴＴＲＴ）を規定することを許容する。
【００４５】時間決めされたトークンプロトコルは２つ
の型の伝送サービス、すなわち同期サービスおよび非同
期サービスを提供する。局は同期サービスでは各トーク
ン回転上に伝送帯域の予め定められた量を与えられ、残
りのリング帯域は非同期サービスを使用して局間で共有
される。局はトークンサービスが予期されていたよりも
早く到着したとき非同期伝送を送ることを許容される。 非同期伝送のために割り当てられた時間の量はトークン
による実際の到着の時間と予期されたトークンの到着時
間との間の差に制限される。非同期伝送のための帯域の
割当は動的であり、同期伝送のためのいかなる使用され
ない帯域もトークン回転上の非同期伝送のために自動的
に再割当される。
の型の伝送サービス、すなわち同期サービスおよび非同
期サービスを提供する。局は同期サービスでは各トーク
ン回転上に伝送帯域の予め定められた量を与えられ、残
りのリング帯域は非同期サービスを使用して局間で共有
される。局はトークンサービスが予期されていたよりも
早く到着したとき非同期伝送を送ることを許容される。 非同期伝送のために割り当てられた時間の量はトークン
による実際の到着の時間と予期されたトークンの到着時
間との間の差に制限される。非同期伝送のための帯域の
割当は動的であり、同期伝送のためのいかなる使用され
ない帯域もトークン回転上の非同期伝送のために自動的
に再割当される。
【００４６】
【ＦＤＤＩ、インタフェース回路実現化例】図４を参照
すると、この発明の好ましい実施例に従ってＦＤＤＩイ
ンタフェースにおいて１１６として包括的に示されてい
るマスタバスアーキテクチャが光ファイバ媒体の形状で
システムまたは使用者、バスとネットワークとの間に設
けられる。バスマスタアーキテクチャ１１６の主な構成
要素は、コントローラ１２０からデータフレームを受信
しかつデータを並列から直列のフォーマットに変換する
前にフレームの適当なコード化を達成するエンコーダ／
デコーダ（ＥＮＤＥＣ）１３２を通り媒体にアクセスす
るための、かつＦＤＤＩ要求を満足させるために他の「
ハウスキーピング」機能を実施するための媒体アクセス
コントローラ（ＭＡＣ）１２０を含む。ネットワークＤ
ＭＡ（ダイレクトメモリアクセス）コントローラ１２４
は、システムバス上のホストおよびノードプロセッサメ
モリ（図示せず）と、ネットワークＤＭＡコントローラ
と媒体アクセスコントローラとの間に接続される少なく
とも１つのＦＩＦＯ（先入れ先出し）メモリを有するよ
うに構成される出力バッファ１２６との間のデータの転
送を制御する。媒体アクセスコントローラ１２０は、フ
レームストリッピング、誤り検査およびバスアービトレ
ーションのようなどのような必要とされるハウスキーピ
ング機能をも実施しながらフレームのデータを受信しか
つ伝送し、適切なネットワークアクセスプロトコルを実
現する。ネットワークＤＭＡコントローラ１２４はフロ
ントエンドバスマスターとして動作し、システムメモリ
およびバッファから、および、間にデータを分散かつ収
集するためにホストまたはノードプロセッサと通信し、
一方メモリにおけるデータの移動を最小にする。
すると、この発明の好ましい実施例に従ってＦＤＤＩイ
ンタフェースにおいて１１６として包括的に示されてい
るマスタバスアーキテクチャが光ファイバ媒体の形状で
システムまたは使用者、バスとネットワークとの間に設
けられる。バスマスタアーキテクチャ１１６の主な構成
要素は、コントローラ１２０からデータフレームを受信
しかつデータを並列から直列のフォーマットに変換する
前にフレームの適当なコード化を達成するエンコーダ／
デコーダ（ＥＮＤＥＣ）１３２を通り媒体にアクセスす
るための、かつＦＤＤＩ要求を満足させるために他の「
ハウスキーピング」機能を実施するための媒体アクセス
コントローラ（ＭＡＣ）１２０を含む。ネットワークＤ
ＭＡ（ダイレクトメモリアクセス）コントローラ１２４
は、システムバス上のホストおよびノードプロセッサメ
モリ（図示せず）と、ネットワークＤＭＡコントローラ
と媒体アクセスコントローラとの間に接続される少なく
とも１つのＦＩＦＯ（先入れ先出し）メモリを有するよ
うに構成される出力バッファ１２６との間のデータの転
送を制御する。媒体アクセスコントローラ１２０は、フ
レームストリッピング、誤り検査およびバスアービトレ
ーションのようなどのような必要とされるハウスキーピ
ング機能をも実施しながらフレームのデータを受信しか
つ伝送し、適切なネットワークアクセスプロトコルを実
現する。ネットワークＤＭＡコントローラ１２４はフロ
ントエンドバスマスターとして動作し、システムメモリ
およびバッファから、および、間にデータを分散かつ収
集するためにホストまたはノードプロセッサと通信し、
一方メモリにおけるデータの移動を最小にする。
【００４７】媒体アクセスコントローラ１２０はデータ
バス１３４およびアドレスバス１３６を通りバッファメ
モリ１２６に、かつデータバス１３４を通りネットワー
クＤＭＡコントローラ１２４にインタフェースされる。 ハンドシェイクは媒体へおよびからのデータの移動を制
御するためにバス１４０上でコントローラ１２４および
１２０の間で実施される。コントローラ１２０は、図５
において示されるが、これ以降詳細に説明される 。
バス１３４およびアドレスバス１３６を通りバッファメ
モリ１２６に、かつデータバス１３４を通りネットワー
クＤＭＡコントローラ１２４にインタフェースされる。 ハンドシェイクは媒体へおよびからのデータの移動を制
御するためにバス１４０上でコントローラ１２４および
１２０の間で実施される。コントローラ１２０は、図５
において示されるが、これ以降詳細に説明される 。
【００４８】ネットワークＤＭＡコントローラ１２４は
共有されるデータバス１４４ならびにアドレスおよび制
御バス１４６、１４８を含むホストバス１４２上に存す
る。ネットワークＤＭＡコントローラ１２４に対する制
御信号はバス要求および肯定応答線１５０ａ、ｂ上でホ
ストおよびノードバス１４３ａ、ｂにインタフェースさ
れる。媒体アクセスおよびネットワークＤＭＡコントロ
ーラ１２０および１２４は、出力バッファメモリ１２６
とともに、図示されいてる様々なバス上でネットワーク
インタフェース動作を実施するために共働し、それは上
記の同時係属出願（１）においてより詳細に説明され、
それはここに引用により援用される。
共有されるデータバス１４４ならびにアドレスおよび制
御バス１４６、１４８を含むホストバス１４２上に存す
る。ネットワークＤＭＡコントローラ１２４に対する制
御信号はバス要求および肯定応答線１５０ａ、ｂ上でホ
ストおよびノードバス１４３ａ、ｂにインタフェースさ
れる。媒体アクセスおよびネットワークＤＭＡコントロ
ーラ１２０および１２４は、出力バッファメモリ１２６
とともに、図示されいてる様々なバス上でネットワーク
インタフェース動作を実施するために共働し、それは上
記の同時係属出願（１）においてより詳細に説明され、
それはここに引用により援用される。
【００４９】図６のブロック図を参照すると、出力バッ
ファ１２６（図７）は、媒体から受信されたデータの待
ち行列を含む受信ＦＩＦＯ１７５、および媒体へ供給さ
れるべきデータの待ち行列を各々含む少なくとも１つの
、しかし好ましくは４つの伝送ＦＩＦＯ１７７を有する
ように構成される。図７において示される４つの待ち行
列は１つの同期待ち行列およびＦＤＤＩ仕様書に従った
３つの異なった割り当てられた優先順位を有するデータ
を含む待ち行列を表わす。出力バッファ１２６は、それ
は好ましくはスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）であるが、ファームウェアによって、異なった
優先度のデータ待ち行列を各々含む４つのＦＩＦＯを有
するようにプログラム化され、具体的には各ＦＩＦＯは
後に詳細に記述されるように「ディスクリプタ」を使用
してシステムメモリ内のバッファ領域と定義される。
ファ１２６（図７）は、媒体から受信されたデータの待
ち行列を含む受信ＦＩＦＯ１７５、および媒体へ供給さ
れるべきデータの待ち行列を各々含む少なくとも１つの
、しかし好ましくは４つの伝送ＦＩＦＯ１７７を有する
ように構成される。図７において示される４つの待ち行
列は１つの同期待ち行列およびＦＤＤＩ仕様書に従った
３つの異なった割り当てられた優先順位を有するデータ
を含む待ち行列を表わす。出力バッファ１２６は、それ
は好ましくはスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）であるが、ファームウェアによって、異なった
優先度のデータ待ち行列を各々含む４つのＦＩＦＯを有
するようにプログラム化され、具体的には各ＦＩＦＯは
後に詳細に記述されるように「ディスクリプタ」を使用
してシステムメモリ内のバッファ領域と定義される。
【００５０】媒体から受信されたデータはネットワーク
ＤＭＡコントローラ１２４によってリンクリスト待ち行
列１７８を通りシステムメモリに供給されかつ同様に、
データは同期のものおよび３つの非同期優先順位に一致
するリンクリスト待ち行列１８０を介してシステムメモ
リから媒体に伝送される。
ＤＭＡコントローラ１２４によってリンクリスト待ち行
列１７８を通りシステムメモリに供給されかつ同様に、
データは同期のものおよび３つの非同期優先順位に一致
するリンクリスト待ち行列１８０を介してシステムメモ
リから媒体に伝送される。
【００５１】出力バッファ１２６に関するいかなる動作
の前に、ノードプロセッサはすべての待ち行列の終了ア
ドレスをバッファの中にロードしなければならない。待
ち行列ポインタは図７において示される順序にあり、す
なわちポインタはまず特殊なフレーム領域の終了を、そ
れから受信待ち行列を、次に同期待ち行列に３つの優先
順位を有する非同期待ち行列が続くという順序で伝送待
ち行列を規定する。ノードプロセッサによってまたプロ
グラムされるのは、すべての使用される待ち行列の読出
／書込ポインタであり、それは図７の右側の行において
示されており、終了アドレスポインタは図の左側の行に
おいて示されている。
の前に、ノードプロセッサはすべての待ち行列の終了ア
ドレスをバッファの中にロードしなければならない。待
ち行列ポインタは図７において示される順序にあり、す
なわちポインタはまず特殊なフレーム領域の終了を、そ
れから受信待ち行列を、次に同期待ち行列に３つの優先
順位を有する非同期待ち行列が続くという順序で伝送待
ち行列を規定する。ノードプロセッサによってまたプロ
グラムされるのは、すべての使用される待ち行列の読出
／書込ポインタであり、それは図７の右側の行において
示されており、終了アドレスポインタは図の左側の行に
おいて示されている。
【００５２】より具体的には、図７において示されてい
るＦＩＦＯの各待ち行列は、プレフィックス「ＥＡ」を
有する「アドレスの終了」ポインタによって特徴づけら
れる。たとえば、ＳＰＥＣＩＡＬ ＦＲＡＭＥ Ａ
ＲＥＡを無視せよ。同期データを含むＳＹＮＣ待ち行列
はアドレスの終了ポインタ「ＥＡＳ」によって特徴づけ
られ、３つの非同期待ち時間はアドレスの終了ポインタ
「ＥＡＡ０−ＥＡＡ２」によって特徴づけられる。さら
に各待ち行列はＲＥＡＤ、ＷＲＩＴＥポインタによって
規定され、それらは従来の態様でそこからデータが読出
れるおよびそこへデータが書込まれるロケーションを指
す。ＲＥＡＤとＷＲＩＴＥポインタの間の差は待ち行列
にストアされているデータの量を表わす。たとえば、図
７においてＲＰＲおよびＲＰＸＡ０−ＲＰＸＡ２は同期
のおよび３つの順位の非同期のデータ行列に対するＦＤ
ＤＩ規格に従ったＲＥＡＤポインタを表わす。これらの
ＲＥＡＤポインタのすべてはそれぞれの待ち行列の首位
にある。ポインタＷＰＸＳおよびＷＰＸＡ０−ＷＰＸＡ
２は同期のおよび３つの非同期のデータに対するＷＲＩ
ＴＥポインタを表わし、それぞれの待ち行列の末尾にあ
る。
るＦＩＦＯの各待ち行列は、プレフィックス「ＥＡ」を
有する「アドレスの終了」ポインタによって特徴づけら
れる。たとえば、ＳＰＥＣＩＡＬ ＦＲＡＭＥ Ａ
ＲＥＡを無視せよ。同期データを含むＳＹＮＣ待ち行列
はアドレスの終了ポインタ「ＥＡＳ」によって特徴づけ
られ、３つの非同期待ち時間はアドレスの終了ポインタ
「ＥＡＡ０−ＥＡＡ２」によって特徴づけられる。さら
に各待ち行列はＲＥＡＤ、ＷＲＩＴＥポインタによって
規定され、それらは従来の態様でそこからデータが読出
れるおよびそこへデータが書込まれるロケーションを指
す。ＲＥＡＤとＷＲＩＴＥポインタの間の差は待ち行列
にストアされているデータの量を表わす。たとえば、図
７においてＲＰＲおよびＲＰＸＡ０−ＲＰＸＡ２は同期
のおよび３つの順位の非同期のデータ行列に対するＦＤ
ＤＩ規格に従ったＲＥＡＤポインタを表わす。これらの
ＲＥＡＤポインタのすべてはそれぞれの待ち行列の首位
にある。ポインタＷＰＸＳおよびＷＰＸＡ０−ＷＰＸＡ
２は同期のおよび３つの非同期のデータに対するＷＲＩ
ＴＥポインタを表わし、それぞれの待ち行列の末尾にあ
る。
【００５３】ＳＨＡＤＯＷ ＷＲＩＴＥポインタ（Ｓ
ＷＰ）は待ち行列に最も最近ストアされたフレームの終
了を指す。ＳＨＡＤＯＷ ＷＲＩＴＥポインタ（ＳＷ
Ｐ）の機能および図７において示されている他のポイン
タに対するその関係は引用より援用される同時係属出願
（２）に、詳細において論じられている。
ＷＰ）は待ち行列に最も最近ストアされたフレームの終
了を指す。ＳＨＡＤＯＷ ＷＲＩＴＥポインタ（ＳＷ
Ｐ）の機能および図７において示されている他のポイン
タに対するその関係は引用より援用される同時係属出願
（２）に、詳細において論じられている。
【００５４】ネットワークアクセスおよびネットワーク
ＤＭＡコントローラ１２０、１２４がバッファメモリ１
２６とともに図示されている様々なバス上でネットワー
クインタフェース動作を実施するためにどのように共動
するかはこれ以降記述されるであろう。さしあたり、イ
ンタフェースの主たる構成要素、すなわちネットワーク
ＤＭＡコントローラ１２４、媒体アクセスコントローラ
１２０および出力バッファ１２６のより詳細な説明が次
に与えられるであろう。
ＤＭＡコントローラ１２０、１２４がバッファメモリ１
２６とともに図示されている様々なバス上でネットワー
クインタフェース動作を実施するためにどのように共動
するかはこれ以降記述されるであろう。さしあたり、イ
ンタフェースの主たる構成要素、すなわちネットワーク
ＤＭＡコントローラ１２４、媒体アクセスコントローラ
１２０および出力バッファ１２６のより詳細な説明が次
に与えられるであろう。
【００５５】
【ネットワークＤＭＡコントローラ１２４】ネットワー
クＤＭＡコントローラ１２４は、図８において詳細に示
されているが、媒体アクセスコントローラ１２０とネッ
トワークＤＭＡコントローラ１２４との間に接続されて
いるインタフェース回路１５０を含む。インタフェース
１５０は少なくとも１つの、かつ好ましくは４つのＦＩ
ＦＯ１５２を含む伝送セクション、ＦＩＦＯを含む受信
セクション１５４、およびパケットバッファ管理回路１
５６と通信する。インタフェース１５０はデータをバッ
ファ１２６から受信セクション１５４に伝送するのと同
様、伝送セクション１５２においてストアされているデ
ータをバッファメモリ１２６に転送する。バッファ１２
６から受信セクション１５４へのデータの転送は、ネッ
トワーク上のデータがシステムに対して利用可能であり
かつバッファにおいて少なくとも予め定められた量の受
信データの受信を含む他の条件が満たされたとき、媒体
アクセスコントローラ１２０によってコマンドでなされ
る。伝送セクション１５２からのデータの転送は、伝送
セクションにおいてシステムメモリからのデータが利用
可能であり、そこでのデータ待ち行列がアンロックされ
、かつ同時係属出願（２）において記述されているバッ
ファおいてストアされる完全なフレームかまたは少なく
とも予め定められた量の伝送データかの少なくともどち
らかを含む他の条件が満たされたとき実施される。
クＤＭＡコントローラ１２４は、図８において詳細に示
されているが、媒体アクセスコントローラ１２０とネッ
トワークＤＭＡコントローラ１２４との間に接続されて
いるインタフェース回路１５０を含む。インタフェース
１５０は少なくとも１つの、かつ好ましくは４つのＦＩ
ＦＯ１５２を含む伝送セクション、ＦＩＦＯを含む受信
セクション１５４、およびパケットバッファ管理回路１
５６と通信する。インタフェース１５０はデータをバッ
ファ１２６から受信セクション１５４に伝送するのと同
様、伝送セクション１５２においてストアされているデ
ータをバッファメモリ１２６に転送する。バッファ１２
６から受信セクション１５４へのデータの転送は、ネッ
トワーク上のデータがシステムに対して利用可能であり
かつバッファにおいて少なくとも予め定められた量の受
信データの受信を含む他の条件が満たされたとき、媒体
アクセスコントローラ１２０によってコマンドでなされ
る。伝送セクション１５２からのデータの転送は、伝送
セクションにおいてシステムメモリからのデータが利用
可能であり、そこでのデータ待ち行列がアンロックされ
、かつ同時係属出願（２）において記述されているバッ
ファおいてストアされる完全なフレームかまたは少なく
とも予め定められた量の伝送データかの少なくともどち
らかを含む他の条件が満たされたとき実施される。
【００５６】パケットバッファ管理回路１５６は媒体ア
クセスコントローラ１２０にどの型のデータが伝送セク
ションに存在するかを示し、そのためＦＩＦＯ仕様書に
従ってデータの優先度に依存して適当な待ち行列にバッ
ファメモリをロードする。もし待ち行列がいっぱいにな
れば、インタフェース１５０はパケットバッファ管理回
路１５６に現在のＦＩＦＯを空にすること終えるために
かつその待ち行列をロックし、かつその待ち行列をロッ
クするように信号を送る。もし転送が不完全であれば、
回路１５６は、インタフェース１５０が待ち行列がアン
ロックされたという信号を送るまで他の未済の移転を続
ける。そのときにはいずれの中断された移転も続けられ
る。もし伝送および受信データが同時にセクション１５
２および１５４におけるＦＩＦＯから要求されれば、イ
ンタフェース１５０は予め定められた伝送および受信優
先度順序に従って事象のシーケンスに基づきこれらの転
送を優先順位付ける。
クセスコントローラ１２０にどの型のデータが伝送セク
ションに存在するかを示し、そのためＦＩＦＯ仕様書に
従ってデータの優先度に依存して適当な待ち行列にバッ
ファメモリをロードする。もし待ち行列がいっぱいにな
れば、インタフェース１５０はパケットバッファ管理回
路１５６に現在のＦＩＦＯを空にすること終えるために
かつその待ち行列をロックし、かつその待ち行列をロッ
クするように信号を送る。もし転送が不完全であれば、
回路１５６は、インタフェース１５０が待ち行列がアン
ロックされたという信号を送るまで他の未済の移転を続
ける。そのときにはいずれの中断された移転も続けられ
る。もし伝送および受信データが同時にセクション１５
２および１５４におけるＦＩＦＯから要求されれば、イ
ンタフェース１５０は予め定められた伝送および受信優
先度順序に従って事象のシーケンスに基づきこれらの転
送を優先順位付ける。
【００５７】パケットバッファ管理回路１５６はコマン
ド語コードをデコードし、伝送し、明らかな誤りコマン
ドを要求し、かつシステムメモリインタフェース１６０
と伝送セクション１５２に適当な情報を送る。パケット
バッファ管理回路１５６はコマンド要求、ＦＩＦＯ１５
２からの伝送要求、かつＦＩＦＯ１５４からの受信要求
を優先順位付ける。それから管理回路１５６は伝送また
は受信のどちらかを許可するかまたはコマンドのうちの
１つを処理するためにコマンドをシステムメモリインタ
フェース１６０に出し、かつＣＰＵインタフェース１６
１を介してシステムに対してインタフェースされる。
ド語コードをデコードし、伝送し、明らかな誤りコマン
ドを要求し、かつシステムメモリインタフェース１６０
と伝送セクション１５２に適当な情報を送る。パケット
バッファ管理回路１５６はコマンド要求、ＦＩＦＯ１５
２からの伝送要求、かつＦＩＦＯ１５４からの受信要求
を優先順位付ける。それから管理回路１５６は伝送また
は受信のどちらかを許可するかまたはコマンドのうちの
１つを処理するためにコマンドをシステムメモリインタ
フェース１６０に出し、かつＣＰＵインタフェース１６
１を介してシステムに対してインタフェースされる。
【００５８】伝送セクション１５２はすべての伝送待ち
行列を維持しかつ予め定められた優先度で動作を優先順
位付ける。ＦＩＦＯ１５２はバイト順序付けおよびデー
タ収集を実施し、かつ媒体アクセスコントローラ１２０
によって処理されるためにＦＩＦＯ指向のパケットにデ
ータをフォーマットする。伝送セクション１５２におけ
る様々な伝送待ち行列は制御され、そのためバッファメ
モリ１２６が待ち行列を満たしたとき、待ち行列切換え
が実施される。ロックされた待ち行列のためのすべての
必要な情報はストアされ、そのため動作は待ち行列がア
ンロックされたとき再開され得る。伝送セクション１５
２において含まれるＦＩＦＯはまたシステムメモリイン
タフェース１６０およびネットワークアクセス制御イン
タフェース１５０の間のデータバッファリングおよび速
度適合のためにも使用される。バッファリングはネット
ワークＤＭＡコントローラ１３８において必要とされ、
なぜならシステムメモリバス上およびネットワーク上の
データ移転速度が独立しているからである。
行列を維持しかつ予め定められた優先度で動作を優先順
位付ける。ＦＩＦＯ１５２はバイト順序付けおよびデー
タ収集を実施し、かつ媒体アクセスコントローラ１２０
によって処理されるためにＦＩＦＯ指向のパケットにデ
ータをフォーマットする。伝送セクション１５２におけ
る様々な伝送待ち行列は制御され、そのためバッファメ
モリ１２６が待ち行列を満たしたとき、待ち行列切換え
が実施される。ロックされた待ち行列のためのすべての
必要な情報はストアされ、そのため動作は待ち行列がア
ンロックされたとき再開され得る。伝送セクション１５
２において含まれるＦＩＦＯはまたシステムメモリイン
タフェース１６０およびネットワークアクセス制御イン
タフェース１５０の間のデータバッファリングおよび速
度適合のためにも使用される。バッファリングはネット
ワークＤＭＡコントローラ１３８において必要とされ、
なぜならシステムメモリバス上およびネットワーク上の
データ移転速度が独立しているからである。
【００５９】受信セクション１５４は出力バッファメモ
リ１２６からＦＩＦＯ指向のフレームを受信し、かつそ
れらをシステムメモリ内の受信バッファの中に分散する
。受信バッファはディスクリプタ・リングによって指さ
れる。セクション１５４はさらに、伝送ＦＩＦＯ１５２
と同じ態様でネットワークとシステムメモリとの間の速
度適合を与えるためにＦＩＦＯを含む。
リ１２６からＦＩＦＯ指向のフレームを受信し、かつそ
れらをシステムメモリ内の受信バッファの中に分散する
。受信バッファはディスクリプタ・リングによって指さ
れる。セクション１５４はさらに、伝送ＦＩＦＯ１５２
と同じ態様でネットワークとシステムメモリとの間の速
度適合を与えるためにＦＩＦＯを含む。
【００６０】システムメモリインタフェース（ＳＭＩ）
１６０はシステムメモリに対する高速プログラマブルバ
スインタフェース、アドレス生成回路および記憶装置を
含む。インタフェース１６０はまたシステムメモリにお
けるバッファ管理のためのリングの端部検出回路、およ
びシステムメモリインタフェースのための一次制御状態
機械もまた含む。
１６０はシステムメモリに対する高速プログラマブルバ
スインタフェース、アドレス生成回路および記憶装置を
含む。インタフェース１６０はまたシステムメモリにお
けるバッファ管理のためのリングの端部検出回路、およ
びシステムメモリインタフェースのための一次制御状態
機械もまた含む。
【００６１】線１６３においてシステムメモリインタフ
ェース１６０からシステムに供給される信号はシステム
クロックＳＣＬＫ（図示せず）と同期である。これらの
信号は外部のアービター（図示せず）からの１つのシス
テムメモリのアクセスを要求する。別の信号はネットワ
ークＤＭＡコントローラ１２４にシステムメモリにアク
セスする権利を与える。ＳＭＩ１６０の出力におけるア
ドレスバスはすべてのシステムメモリアクセスをアドレ
スし、かつシステムメモリ読出し／書込線は、データが
システムメモリからコントローラ１２４に、またはコン
トローラからシステムメモリに、転送されているのかど
うかを示す。ＳＭＩ１６０の出力における他の信号はシ
ステムメモリの状態を示し、エラーを示し、かつシステ
ムメモリに対する読出と書込との間のバスコンテンショ
ンを防ぐために外部のデータバッファを能動化または不
能化する。別のＳＭＩ信号はＳＭＩにおけるラッチを、
書込動作のために、システムメモリにデータをラッチす
るように活性化する。
ェース１６０からシステムに供給される信号はシステム
クロックＳＣＬＫ（図示せず）と同期である。これらの
信号は外部のアービター（図示せず）からの１つのシス
テムメモリのアクセスを要求する。別の信号はネットワ
ークＤＭＡコントローラ１２４にシステムメモリにアク
セスする権利を与える。ＳＭＩ１６０の出力におけるア
ドレスバスはすべてのシステムメモリアクセスをアドレ
スし、かつシステムメモリ読出し／書込線は、データが
システムメモリからコントローラ１２４に、またはコン
トローラからシステムメモリに、転送されているのかど
うかを示す。ＳＭＩ１６０の出力における他の信号はシ
ステムメモリの状態を示し、エラーを示し、かつシステ
ムメモリに対する読出と書込との間のバスコンテンショ
ンを防ぐために外部のデータバッファを能動化または不
能化する。別のＳＭＩ信号はＳＭＩにおけるラッチを、
書込動作のために、システムメモリにデータをラッチす
るように活性化する。
【００６２】ＣＰＵインタフェース１６１における信号
線は、ネットワークＤＭＡコントローラ１２４がメモリ
からのコマンドを読出さなければならないということを
示しかつコントローラにメモリアクセスを実施するよう
指示する信号を含む。別の線はＣＰＵにネットワークＤ
ＭＡコントローラがメモリにおいて新しい状態語を書込
んだことを信号で送り、かつ別のものは割り込みをデア
サート（ｄｅａｓｓｅｒｔ）する。
線は、ネットワークＤＭＡコントローラ１２４がメモリ
からのコマンドを読出さなければならないということを
示しかつコントローラにメモリアクセスを実施するよう
指示する信号を含む。別の線はＣＰＵにネットワークＤ
ＭＡコントローラがメモリにおいて新しい状態語を書込
んだことを信号で送り、かつ別のものは割り込みをデア
サート（ｄｅａｓｓｅｒｔ）する。
【００６３】インタフェース１５０の出力においては、
媒体アクセスコントローラ１２０を介してバッファメモ
リ１２６にアクセスするコード化された要求を含むホス
ト要求バスがある。ホスト要求バス上で搬送されるコー
ドに依存して、バッファメモリ１２６は４つの伝送待ち
行列のいずれかにおいてデータを読出すかまたはデータ
を書込むためにアクセスされる。読出要求はバッファ１
２６から受信パケットを検索し、かつそれらをシステム
メモリにおいてストアする。書込要求は伝送のためバッ
ファメモリの中にパケットを転送する。インタフェース
１５０の出力においてはまた、ネットワークＤＭＡコン
トローラ１２４の現在の書込または読出要求が媒体アク
セスコントローラ１２０によって許可されていることを
示す信号を搬送するホスト肯定応答線がある。この信号
とともに、バッファメモリ１２６は能動化され、かつデ
ータは、これ以降に記述される（図１５）データバス、
データパリティバスおよびデータタグバス上に存在する
。インタフェースはまた、媒体アクセスコントローラ１
２０がバッファメモリ１２６からＤＭＡコントローラの
中にデータを読出すときネットワークＤＭＡコントロー
ラ１２４の中にデータをラッチするために読出出力を与
える。受信データ線は、受信データがバッファ１２６に
存在し、かつシステムメモリに転送される用意ができて
いることを示す。これ以降に記述される他の線は、バッ
ファ１２６における現在アクセスされている伝送待ち行
列の状態を示す。
媒体アクセスコントローラ１２０を介してバッファメモ
リ１２６にアクセスするコード化された要求を含むホス
ト要求バスがある。ホスト要求バス上で搬送されるコー
ドに依存して、バッファメモリ１２６は４つの伝送待ち
行列のいずれかにおいてデータを読出すかまたはデータ
を書込むためにアクセスされる。読出要求はバッファ１
２６から受信パケットを検索し、かつそれらをシステム
メモリにおいてストアする。書込要求は伝送のためバッ
ファメモリの中にパケットを転送する。インタフェース
１５０の出力においてはまた、ネットワークＤＭＡコン
トローラ１２４の現在の書込または読出要求が媒体アク
セスコントローラ１２０によって許可されていることを
示す信号を搬送するホスト肯定応答線がある。この信号
とともに、バッファメモリ１２６は能動化され、かつデ
ータは、これ以降に記述される（図１５）データバス、
データパリティバスおよびデータタグバス上に存在する
。インタフェースはまた、媒体アクセスコントローラ１
２０がバッファメモリ１２６からＤＭＡコントローラの
中にデータを読出すときネットワークＤＭＡコントロー
ラ１２４の中にデータをラッチするために読出出力を与
える。受信データ線は、受信データがバッファ１２６に
存在し、かつシステムメモリに転送される用意ができて
いることを示す。これ以降に記述される他の線は、バッ
ファ１２６における現在アクセスされている伝送待ち行
列の状態を示す。
【００６４】この発明の１つの局面に従って、ネットワ
ークＤＭＡコントローラ１２４によって制御されるシス
テムメモリは第１および第２のメモリ１２５（ａ）、１
２５（ｂ）を含み、それらは好ましい実施例では図４に
おいて示されるノードプロセッサおよびホストバス１４
３（ａ）、１４３（ｂ）上に存するノードプロセッサお
よびホストバスである。ノードプロセッサおよびホスト
バス１４３（ａ）、１４３（ｂ）はシステムバス１４７
を介してネットワークＤＭＡコントローラ１２４に結合
され、それは共有されるデータバス１４４および制御バ
ス１４６、１４８を含む。ドライバ１４９（ａ）、１４
９（ｂ）はシステムバス１４７に対してＮＰバス１４３
（ａ）またはホストバス１４３（ｂ）のどちらかを相互
接続するためにネットワークＤＭＡコントローラ１２４
によって制御される。図１６（ａ）および１６（ｂ）を
参照して、コントローラ１２４とメモリとの間でハンド
シェイクプロトコルを使用して、およびドライバ１４９
（ａ）、１４９（ｂ）を介して、２つのバス１４３（ａ
）、１４３（ｂ）上のＮＰおよびホストメモリ１２５（
ａ）、１２５（ｂ）の一方または他方にデータが書込ま
れるか、または、一方または他方から読出される。
ークＤＭＡコントローラ１２４によって制御されるシス
テムメモリは第１および第２のメモリ１２５（ａ）、１
２５（ｂ）を含み、それらは好ましい実施例では図４に
おいて示されるノードプロセッサおよびホストバス１４
３（ａ）、１４３（ｂ）上に存するノードプロセッサお
よびホストバスである。ノードプロセッサおよびホスト
バス１４３（ａ）、１４３（ｂ）はシステムバス１４７
を介してネットワークＤＭＡコントローラ１２４に結合
され、それは共有されるデータバス１４４および制御バ
ス１４６、１４８を含む。ドライバ１４９（ａ）、１４
９（ｂ）はシステムバス１４７に対してＮＰバス１４３
（ａ）またはホストバス１４３（ｂ）のどちらかを相互
接続するためにネットワークＤＭＡコントローラ１２４
によって制御される。図１６（ａ）および１６（ｂ）を
参照して、コントローラ１２４とメモリとの間でハンド
シェイクプロトコルを使用して、およびドライバ１４９
（ａ）、１４９（ｂ）を介して、２つのバス１４３（ａ
）、１４３（ｂ）上のＮＰおよびホストメモリ１２５（
ａ）、１２５（ｂ）の一方または他方にデータが書込ま
れるか、または、一方または他方から読出される。
【００６５】図１６（ａ）および１６（ｂ）のアーキテ
クチャは、別個のノードプロセッサおよびホストメモリ
１２５（ａ）、１２５（ｂ）を有し、有利であり、なぜ
ならそれは伝送フレームがネットワークへの伝送のため
２つの物理メモリから収集されることを可能にするから
である。これは、ノードプロセッサがプロトコル処理を
達成し、一方ホストプロセッサがデータを供給する状態
で、ディスクリプタを使用したデータ操作が能率的に実
施されることを可能にする。たとえば、図１６（ｂ）に
おいては、これ以降に詳細に説明される発明の１つの局
面に従って、ヘッダ情報はノードプロセッサ（ＮＰ）メ
モリ１２５（ａ）から読まれてもよく、かつデータの付
加的な複写を避けるためにデータはホストメモリ１２５
（ｂ）から読まれてもよい。ネットワークＤＭＡコント
ローラ１２４は２つのメモリが要求／許可信号の２つの
組を使用する状態で、「ハンドシェイク」によってこの
機能を達成する。
クチャは、別個のノードプロセッサおよびホストメモリ
１２５（ａ）、１２５（ｂ）を有し、有利であり、なぜ
ならそれは伝送フレームがネットワークへの伝送のため
２つの物理メモリから収集されることを可能にするから
である。これは、ノードプロセッサがプロトコル処理を
達成し、一方ホストプロセッサがデータを供給する状態
で、ディスクリプタを使用したデータ操作が能率的に実
施されることを可能にする。たとえば、図１６（ｂ）に
おいては、これ以降に詳細に説明される発明の１つの局
面に従って、ヘッダ情報はノードプロセッサ（ＮＰ）メ
モリ１２５（ａ）から読まれてもよく、かつデータの付
加的な複写を避けるためにデータはホストメモリ１２５
（ｂ）から読まれてもよい。ネットワークＤＭＡコント
ローラ１２４は２つのメモリが要求／許可信号の２つの
組を使用する状態で、「ハンドシェイク」によってこの
機能を達成する。
【００６６】図１６（ｂ）では、ヘッダ要求−許可（Ｈ
ＢＲＥＱ／ＨＢＧＲＴ）対がＮＰメモリ１２５（ａ）に
アクセスするために使用され、かつデータ要求−許可（
ＤＢＲＥＱ／ＤＢＧＲＴ）対はホストメモリ１２５（ｂ
）にアクセスする。この例においては、ヘッダデータは
、ディスクリプタ・リングとともに、ノードプロセッサ
メモリ１２５（ａ）にストアされ、データだけがホスト
メモリ１２５（ｂ）にストアされる。２つのメモリのヘ
ッダおよびデータはＮＰメモリ１２５（ａ）においてス
トアされているディスクリプタ・リングＤＲによって規
定されたバッファにある。
ＢＲＥＱ／ＨＢＧＲＴ）対がＮＰメモリ１２５（ａ）に
アクセスするために使用され、かつデータ要求−許可（
ＤＢＲＥＱ／ＤＢＧＲＴ）対はホストメモリ１２５（ｂ
）にアクセスする。この例においては、ヘッダデータは
、ディスクリプタ・リングとともに、ノードプロセッサ
メモリ１２５（ａ）にストアされ、データだけがホスト
メモリ１２５（ｂ）にストアされる。２つのメモリのヘ
ッダおよびデータはＮＰメモリ１２５（ａ）においてス
トアされているディスクリプタ・リングＤＲによって規
定されたバッファにある。
【００６７】同様に、ネットワークＤＭＡコントローラ
１２４は２つの別個のディスクリプタ・リングによって
規定されたバッファにおいて受信データフレームをスト
アすることができる。これは余分の複写の必要なしで受
信されたデータの２つの物理ロケーションの中への直接
転送を可能にする。たとえば、受信データフレームのた
めのヘッダおよびディスクリプタはＮＰメモリ１２５（
ａ）でストアされてもよく、受信データはホストメモリ
１２５（ｂ）でストアされてもよい。
１２４は２つの別個のディスクリプタ・リングによって
規定されたバッファにおいて受信データフレームをスト
アすることができる。これは余分の複写の必要なしで受
信されたデータの２つの物理ロケーションの中への直接
転送を可能にする。たとえば、受信データフレームのた
めのヘッダおよびディスクリプタはＮＰメモリ１２５（
ａ）でストアされてもよく、受信データはホストメモリ
１２５（ｂ）でストアされてもよい。
【００６８】ＮＰメモリ１２５（ａ）にアクセスするた
めに、ネットワークＤＭＡコントローラは要求信号ＨＢ
ＲＥＱをシステムバス１４７に付与する。要求ＨＢＲＥ
Ｑはドライバ１４９（ａ）および１４９（ｂ）を介して
ノードプロセッサおよびホストメモリ１２５（ａ）およ
び１２５（ｂ）の両方に付与される。ＮＰバス１４３（
ａ）、ドライバ１４３（ａ）およびシステムバス１４７
から成る径路に沿ってメモリに対するアクセスを能動化
するために、ＮＰメモリ１２５（ａ）だけが許可信号Ｈ
ＢＧＮＴで応答するであろう。メモリ１２５（ｂ）は要
求信号ＨＢＲＥＱに応答しないので、メモリ１２５（ｂ
）は許可信号を発生しないだろうし、かつアクセスはホ
ストメモリに対して能動化されないであろう。
めに、ネットワークＤＭＡコントローラは要求信号ＨＢ
ＲＥＱをシステムバス１４７に付与する。要求ＨＢＲＥ
Ｑはドライバ１４９（ａ）および１４９（ｂ）を介して
ノードプロセッサおよびホストメモリ１２５（ａ）およ
び１２５（ｂ）の両方に付与される。ＮＰバス１４３（
ａ）、ドライバ１４３（ａ）およびシステムバス１４７
から成る径路に沿ってメモリに対するアクセスを能動化
するために、ＮＰメモリ１２５（ａ）だけが許可信号Ｈ
ＢＧＮＴで応答するであろう。メモリ１２５（ｂ）は要
求信号ＨＢＲＥＱに応答しないので、メモリ１２５（ｂ
）は許可信号を発生しないだろうし、かつアクセスはホ
ストメモリに対して能動化されないであろう。
【００６９】他方では、アクセスがホストメモリ１２５
（ｂ）に対して要求されたとき、ネットワークＤＭＡコ
ントローラ１２４は要求信号ＤＢＲＥＱをシステムバス
１４７に付与する。要求ＤＢＲＥＱはドライバ１４９（
ａ）、１４９（ｂ）を介してノードプロセッサメモリ１
２５（ａ）およびホストプロセッサメモリ１２５（ｂ）
の両方に付与される。ホストプロセッサメモリ１２５（
ｂ）だけがホストバス１４３（ｂ）、ドライバ１４９（
ｂ）およびシステムバス１４７から成る径路に沿ってコ
ントローラ１２４によって受信されるように許可信号Ｄ
ＢＧＮＴを発生するであろう。アクセスは今ホストメモ
リ１２５（ｂ）とネットワークＤＭＡコントローラ１２
４との間に確立される。
（ｂ）に対して要求されたとき、ネットワークＤＭＡコ
ントローラ１２４は要求信号ＤＢＲＥＱをシステムバス
１４７に付与する。要求ＤＢＲＥＱはドライバ１４９（
ａ）、１４９（ｂ）を介してノードプロセッサメモリ１
２５（ａ）およびホストプロセッサメモリ１２５（ｂ）
の両方に付与される。ホストプロセッサメモリ１２５（
ｂ）だけがホストバス１４３（ｂ）、ドライバ１４９（
ｂ）およびシステムバス１４７から成る径路に沿ってコ
ントローラ１２４によって受信されるように許可信号Ｄ
ＢＧＮＴを発生するであろう。アクセスは今ホストメモ
リ１２５（ｂ）とネットワークＤＭＡコントローラ１２
４との間に確立される。
【００７０】図１６（ｂ）においてＤＲで表わされる型
のディスクリプタ・リングはデータをストアするための
メモリの指定された領域におけるバッファを表わすため
のよく知られた技術の実現化例である。図２０に示され
ているディスクリプタは２つのロングワードＬＷ１およ
びＬＷ２を含む。ワードＬＷ１はメモリにおいて規定さ
れるバッファの状態および長さを含み、ワードＬＷ２は
バッファの開始アドレスを指すポインタである。伝送お
よび受信ディスクリプタの構造は互いに類似している。
のディスクリプタ・リングはデータをストアするための
メモリの指定された領域におけるバッファを表わすため
のよく知られた技術の実現化例である。図２０に示され
ているディスクリプタは２つのロングワードＬＷ１およ
びＬＷ２を含む。ワードＬＷ１はメモリにおいて規定さ
れるバッファの状態および長さを含み、ワードＬＷ２は
バッファの開始アドレスを指すポインタである。伝送お
よび受信ディスクリプタの構造は互いに類似している。
【００７１】各ディスクリプタの状態部分はバッファに
おいてストアされているデータのパケットの状態と同様
にデータバッファの状態を反映する。もし受信パケット
が１つのバッファより多くを必要とすれば、パケットの
状態はそのパケットの最後のバッファディスクリプタに
おいてのみ考慮される。
おいてストアされているデータのパケットの状態と同様
にデータバッファの状態を反映する。もし受信パケット
が１つのバッファより多くを必要とすれば、パケットの
状態はそのパケットの最後のバッファディスクリプタに
おいてのみ考慮される。
【００７２】バッファ状態ビットは、このエントリがＤ
ＭＡコントローラ１２４が使用するための有効なエント
リであること、およびＤＭＡコントローラがディスクリ
プタを「所有する」ことを表わすホストプロセッサによ
って設定されたＯＷＮビットを含む。ネットワークＤＭ
Ａコントローラ１２４がデータの指定されたバッファへ
の転送を完了したとき、それはＯＷＮビットをリセット
し、かつそのバッファの所有権をホストプロセッサに放
つ。このビットはすべてのディスクリプタについて有効
である。
ＭＡコントローラ１２４が使用するための有効なエント
リであること、およびＤＭＡコントローラがディスクリ
プタを「所有する」ことを表わすホストプロセッサによ
って設定されたＯＷＮビットを含む。ネットワークＤＭ
Ａコントローラ１２４がデータの指定されたバッファへ
の転送を完了したとき、それはＯＷＮビットをリセット
し、かつそのバッファの所有権をホストプロセッサに放
つ。このビットはすべてのディスクリプタについて有効
である。
【００７３】設定されたときパケットの終了（ＥＯＰ）
ビットはパケットの最後のバッファを示す。もしパケッ
トが１つのバッファだけに存すれば、このビットはその
ディスクリプタに対して設定されねばならない。もしビ
ットがローであれば、パケットは次のバッファに続く。
ビットはパケットの最後のバッファを示す。もしパケッ
トが１つのバッファだけに存すれば、このビットはその
ディスクリプタに対して設定されねばならない。もしビ
ットがローであれば、パケットは次のバッファに続く。
【００７４】ＡＢＯＲＴビットは、もし設定されれば、
このパケットは完全なパケットでないことを示す。伝送
ディスクリプタのＥＯＰビットはプロセッサによっての
み制御され、かつすべてのディスクリプタについて有効
である。受信されたディスクリプタのＥＯＰビットはＥ
ＯＰビットが１に設定された状態でバッファ１２６につ
いてのみ有効であり、かつネットワークＤＭＡコントロ
ーラ１２４によって制御される。
このパケットは完全なパケットでないことを示す。伝送
ディスクリプタのＥＯＰビットはプロセッサによっての
み制御され、かつすべてのディスクリプタについて有効
である。受信されたディスクリプタのＥＯＰビットはＥ
ＯＰビットが１に設定された状態でバッファ１２６につ
いてのみ有効であり、かつネットワークＤＭＡコントロ
ーラ１２４によって制御される。
【００７５】バッファの他の特徴を記述するために実現
されてもよい他の状態ビットは簡潔さのために省かれる
。
されてもよい他の状態ビットは簡潔さのために省かれる
。
【００７６】一連のバッファは図１６のディスクリプタ
・リングＤＲによって記述され、図２１においてより詳
細に示される。この例では、バッファＢはシステムメモ
リにおいてアドレスＡｎ で始まり、かつ長さＡｍ を
有しアドレスＡｎ ＋ ｍ に及ぶ。バッファＢの場所
はディスクリプタＤＲと同じ物理メモリの中であっても
よいが必ずしもそうではない。伝送においては、ディス
クリプタＤＲはホストおよびノードプロセッサメモリ１
２５（ａ）、１２５（ｂ）に独立して存することができ
る。 受信においてはディスクリプタおよび対応するバッファ
は同じメモリに存する。
・リングＤＲによって記述され、図２１においてより詳
細に示される。この例では、バッファＢはシステムメモ
リにおいてアドレスＡｎ で始まり、かつ長さＡｍ を
有しアドレスＡｎ ＋ ｍ に及ぶ。バッファＢの場所
はディスクリプタＤＲと同じ物理メモリの中であっても
よいが必ずしもそうではない。伝送においては、ディス
クリプタＤＲはホストおよびノードプロセッサメモリ１
２５（ａ）、１２５（ｂ）に独立して存することができ
る。 受信においてはディスクリプタおよび対応するバッファ
は同じメモリに存する。
【００７７】伝送データはどちらかのメモリに存しても
よいディスクリプタ・リングＤＲによって規定されたバ
ッファにおいて２つの物理メモリ１２５（ａ）、１２５
（ｂ）において分布されたバッファから収集される。図
２２を参照して、ネットワークに伝送される２つの連続
的なデータのフレームがフレームａおよびフレームｂで
あると仮定せよ。フレームａはバッファａにおいてヘッ
ダを、かつバッファ１ａおよび２ａにおいて分布された
データを、含み、フレームｂはヘッダをバッファ１ｂに
かつデータをバッファ１ｂだけに含む。ディスクリプタ
・リングＤＲは、示されているように、ネットワークへ
のデータの伝送のためにフレームａおよびフレームｂデ
ータに連続してアクセスする。２つのフレームに含まれ
るデータは両方の物理メモリ１２５（ａ）、１２５（ｂ
）において分布されてもよい。
よいディスクリプタ・リングＤＲによって規定されたバ
ッファにおいて２つの物理メモリ１２５（ａ）、１２５
（ｂ）において分布されたバッファから収集される。図
２２を参照して、ネットワークに伝送される２つの連続
的なデータのフレームがフレームａおよびフレームｂで
あると仮定せよ。フレームａはバッファａにおいてヘッ
ダを、かつバッファ１ａおよび２ａにおいて分布された
データを、含み、フレームｂはヘッダをバッファ１ｂに
かつデータをバッファ１ｂだけに含む。ディスクリプタ
・リングＤＲは、示されているように、ネットワークへ
のデータの伝送のためにフレームａおよびフレームｂデ
ータに連続してアクセスする。２つのフレームに含まれ
るデータは両方の物理メモリ１２５（ａ）、１２５（ｂ
）において分布されてもよい。
【００７８】たとえば、１０００バイトのデータがネッ
トワークへ伝送されるべきであると仮定せよ。ＦＤＤＩ
ネットワークではフレームごとに４５００バイトしか各
回に伝送することができない。４５００バイトの各フレ
ームはヘッダを必要とするであろう。優先順位「０」ま
たはより高い優先度を有する同期データがネットワーク
に伝送されるべきであると仮定せよ。リングにおける第
１のディスクリプタは伝送ヘッダを含むバッファ１ａを
指し、かつ第２のディスクリプタは伝送データをストア
する第１のバッファ１ａを指す。第３のディスクリプタ
は伝送データ２ａを含む第３のバッファを指す。したが
って最初の３つのディスクリプタはネットワークへ伝送
されるデータの第１のフレームを収集する。第４のディ
スクリプタはフレームｂの伝送ヘッダ１ｂを含む第４の
バッファを指し、かつ第５のディスクリプタは伝送デー
タ１ｂを含む別のバッファを指し、フレームｂを完成す
る。もしフレームｂがフレームａとおなじヘッダデータ
を含めば、第４のディスクリプタは第２のフレームを完
成するためにデータ１ｂと結合させるため第１のヘッダ
を指すであろう。
トワークへ伝送されるべきであると仮定せよ。ＦＤＤＩ
ネットワークではフレームごとに４５００バイトしか各
回に伝送することができない。４５００バイトの各フレ
ームはヘッダを必要とするであろう。優先順位「０」ま
たはより高い優先度を有する同期データがネットワーク
に伝送されるべきであると仮定せよ。リングにおける第
１のディスクリプタは伝送ヘッダを含むバッファ１ａを
指し、かつ第２のディスクリプタは伝送データをストア
する第１のバッファ１ａを指す。第３のディスクリプタ
は伝送データ２ａを含む第３のバッファを指す。したが
って最初の３つのディスクリプタはネットワークへ伝送
されるデータの第１のフレームを収集する。第４のディ
スクリプタはフレームｂの伝送ヘッダ１ｂを含む第４の
バッファを指し、かつ第５のディスクリプタは伝送デー
タ１ｂを含む別のバッファを指し、フレームｂを完成す
る。もしフレームｂがフレームａとおなじヘッダデータ
を含めば、第４のディスクリプタは第２のフレームを完
成するためにデータ１ｂと結合させるため第１のヘッダ
を指すであろう。
【００７９】伝送に対する要求のときに、ホストプロセ
ッサは伝送ディスクリプタを設立し、かつディスクリプ
タの状態フィールドにＯＷＮビットを設定する。プロセ
ッサはそれからネットワークＤＭＡコントローラ１２４
に伝送するための命令を供給する。コントローラ１２４
はディスクリプタを取出し、対応するバッファを見つけ
、データを内部のＦＩＦＯに読出し、かつデータをバッ
ファメモリ１２６に転送する。このプロセスは、コント
ローラ１２４がパケットの終了に到達したことを示す設
定されたＥＯＰビットを有するディスクリプタに到達す
るまで続く。このとき、コントローラ１２４は、図１１
において示されているように、パケットの最後の語上に
かつバッファメモリにおいてパケットに続く状態語にタ
グビットを設定する。
ッサは伝送ディスクリプタを設立し、かつディスクリプ
タの状態フィールドにＯＷＮビットを設定する。プロセ
ッサはそれからネットワークＤＭＡコントローラ１２４
に伝送するための命令を供給する。コントローラ１２４
はディスクリプタを取出し、対応するバッファを見つけ
、データを内部のＦＩＦＯに読出し、かつデータをバッ
ファメモリ１２６に転送する。このプロセスは、コント
ローラ１２４がパケットの終了に到達したことを示す設
定されたＥＯＰビットを有するディスクリプタに到達す
るまで続く。このとき、コントローラ１２４は、図１１
において示されているように、パケットの最後の語上に
かつバッファメモリにおいてパケットに続く状態語にタ
グビットを設定する。
【００８０】ネットワークＤＭＡコントローラ１２４は
ディスクリプタのＯＷＮビットがリセットされるまで、
リングからディスクリプタを読出し続けるであろう。そ
のとき、コントローラ１２４はホストプロセッサによっ
て新しい伝送のための命令が与えられるまでリングから
の読出を止めるであろう。ネットワークへの伝送のため
データが２つの物理メモリ１２５（ａ）、１２５（ｂ）
から収集されると、ＲＥＱ／ＧＮＴ信号対によってメモ
リとネットワークＤＭＡコントローラ１２４との間のハ
ンドシェイクは、前に記述されたように、適切なメモリ
にアクセスする。
ディスクリプタのＯＷＮビットがリセットされるまで、
リングからディスクリプタを読出し続けるであろう。そ
のとき、コントローラ１２４はホストプロセッサによっ
て新しい伝送のための命令が与えられるまでリングから
の読出を止めるであろう。ネットワークへの伝送のため
データが２つの物理メモリ１２５（ａ）、１２５（ｂ）
から収集されると、ＲＥＱ／ＧＮＴ信号対によってメモ
リとネットワークＤＭＡコントローラ１２４との間のハ
ンドシェイクは、前に記述されたように、適切なメモリ
にアクセスする。
【００８１】データの各優先度に対して別個のディスク
リプタ・リングがある。この例では、４つの別個のディ
スクリプタ・リングが利用され、１つは同期のためであ
りかつ３つは非同期の優先度０−２のためである。しか
しながらあり得るディスクリプタ・リングの数は任意で
ある。伝送データバッファの２つの物理メモリにおける
場所はまた任意であり、それ自身は２つのメモリのうち
のどちらか１つでストアされ得るディスクリプタ・リン
グの制御下で収集される。これはストアされたデータを
実際複写および移動することなくフレームの任意のアセ
ンブリを可能にする。２つのメモリの一方または他方に
ある各バッファの場所は各ディスクリプタの状態ビット
ととしてコード化される。したがって、ネットワークＤ
ＭＡコントローラ１２４は２つの物理メモリの、すなわ
ちノードプロセッサメモリまたはホストメモリのどちら
がバッファを含むか決定することができる。
リプタ・リングがある。この例では、４つの別個のディ
スクリプタ・リングが利用され、１つは同期のためであ
りかつ３つは非同期の優先度０−２のためである。しか
しながらあり得るディスクリプタ・リングの数は任意で
ある。伝送データバッファの２つの物理メモリにおける
場所はまた任意であり、それ自身は２つのメモリのうち
のどちらか１つでストアされ得るディスクリプタ・リン
グの制御下で収集される。これはストアされたデータを
実際複写および移動することなくフレームの任意のアセ
ンブリを可能にする。２つのメモリの一方または他方に
ある各バッファの場所は各ディスクリプタの状態ビット
ととしてコード化される。したがって、ネットワークＤ
ＭＡコントローラ１２４は２つの物理メモリの、すなわ
ちノードプロセッサメモリまたはホストメモリのどちら
がバッファを含むか決定することができる。
【００８２】受信バッファの確立された場所はより複雑
である。伝送パケットの長さは共通でかつ知られており
、かつメモリにおけるそれらの場所もまた知られている
が、受信パケットは長さにおいて可変であり得、かつ場
所は受信パケットがネットワークから到着したとき動的
に規定されねばならない。ネットワークＤＭＡ制御１２
４は、ディスクリプタ・リングを使用して、システムメ
モリ全体にわたり自由なバッファのプールを確立する。 パケットが受信されたとき、コントローラは受信された
データをストアするために自由なバッファを見つけかつ
配列し、かつ各パケットに相関するディスクリプタに従
ってパケットをバッファに指定する。
である。伝送パケットの長さは共通でかつ知られており
、かつメモリにおけるそれらの場所もまた知られている
が、受信パケットは長さにおいて可変であり得、かつ場
所は受信パケットがネットワークから到着したとき動的
に規定されねばならない。ネットワークＤＭＡ制御１２
４は、ディスクリプタ・リングを使用して、システムメ
モリ全体にわたり自由なバッファのプールを確立する。 パケットが受信されたとき、コントローラは受信された
データをストアするために自由なバッファを見つけかつ
配列し、かつ各パケットに相関するディスクリプタに従
ってパケットをバッファに指定する。
【００８３】システムメモリにおける空のバッファは、
データが到着しかつ媒体アクセスコントローラ１２０に
よって受入れられたとき受信データで満たすことを始め
る。バッファが満たされると、ネットワークＤＭＡコン
トローラ１２４はパケットの終了がそのＥＯＰビットに
よって検出されるまで次のバッファなどの場所を示すた
めにディスクリプタ・リングにアクセスする。新しいパ
ケットは到着したとき、自由なバッファプールにおける
対応するディスクリプタ・リングによって指定された自
由なバッファは満たすことを始める。
データが到着しかつ媒体アクセスコントローラ１２０に
よって受入れられたとき受信データで満たすことを始め
る。バッファが満たされると、ネットワークＤＭＡコン
トローラ１２４はパケットの終了がそのＥＯＰビットに
よって検出されるまで次のバッファなどの場所を示すた
めにディスクリプタ・リングにアクセスする。新しいパ
ケットは到着したとき、自由なバッファプールにおける
対応するディスクリプタ・リングによって指定された自
由なバッファは満たすことを始める。
【００８４】受信されたパケットを別個のディスクリプ
タ・リングを使用して異なったバッファにストアするこ
とはいくつかの状況下で有利である。たとえば、受信さ
れたデータの第１および第２の部分はこの発明によって
２つの別個のディスクリプタ・リングに分散され得る。 第１のディスクリプタ・リングはフレームの第１の部分
を受信し、それは通常少なくともヘッダの一部分を含む
であろうし、かつフレームの残りは第２のディスクリプ
タに付与されるであろう。フレームのヘッダおよびデー
タ部分を分離することはヘッダが異なったデータ間で便
利に共有されることを可能にする。
タ・リングを使用して異なったバッファにストアするこ
とはいくつかの状況下で有利である。たとえば、受信さ
れたデータの第１および第２の部分はこの発明によって
２つの別個のディスクリプタ・リングに分散され得る。 第１のディスクリプタ・リングはフレームの第１の部分
を受信し、それは通常少なくともヘッダの一部分を含む
であろうし、かつフレームの残りは第２のディスクリプ
タに付与されるであろう。フレームのヘッダおよびデー
タ部分を分離することはヘッダが異なったデータ間で便
利に共有されることを可能にする。
【００８５】好ましくは、第１のディスクリプタ・リン
グの各ディスクリプタは第２のリングのディスクリプタ
によって規定されるものよりも著しく小さいバッファ長
を規定するであろう。好ましい実施例では、第１のリン
グによって規定される各バッファの長さは受信されるこ
とを予期される最も大きいヘッダの長さに等しいかわず
かに大きくされるであろう。
グの各ディスクリプタは第２のリングのディスクリプタ
によって規定されるものよりも著しく小さいバッファ長
を規定するであろう。好ましい実施例では、第１のリン
グによって規定される各バッファの長さは受信されるこ
とを予期される最も大きいヘッダの長さに等しいかわず
かに大きくされるであろう。
【００８６】共通のフレームの対応する部分は各バッフ
ァに同じフレームに属するデータまたはヘッダを含むバ
ッファの識別としてビットの番号を割り当てることによ
って互いに「同期化」される。
ァに同じフレームに属するデータまたはヘッダを含むバ
ッファの識別としてビットの番号を割り当てることによ
って互いに「同期化」される。
【００８７】プロセッサがヘッダ／データ分割を実施す
るようにプログラムされているとき、２つの受信ディス
クリプタ・リングは対として動作する。図２３を参照し
て、もし入来データがディスクリプタ・リング１に付与
されるべきであり、かつヘッダ／データ分割が実施され
るべきであれば、ディスクリプタ・リング１によって指
名された第１の受信バッファは受信パケットで満たされ
る。もしバッファが満たされ、しかしパケットが終了し
ていなければ、コントローラ１２４は第２のディスクリ
プタ・リングに切換えかつそのリングによって規定され
たバッファにパケットの残りをストアする。第１のディ
スクリプタは各フレームの第１のバッファを規定し、一
方第２のリングはフレームの残りをストアするバッファ
を規定する。一方、２つの物理メモリ１２５（ａ）、１
２５（ｂ）に対するヘッダおよびデータのアクセスは、
図１６（ｂ）によって示されているようにコントローラ
１２４でハンドシェイクを使用して実施される。
るようにプログラムされているとき、２つの受信ディス
クリプタ・リングは対として動作する。図２３を参照し
て、もし入来データがディスクリプタ・リング１に付与
されるべきであり、かつヘッダ／データ分割が実施され
るべきであれば、ディスクリプタ・リング１によって指
名された第１の受信バッファは受信パケットで満たされ
る。もしバッファが満たされ、しかしパケットが終了し
ていなければ、コントローラ１２４は第２のディスクリ
プタ・リングに切換えかつそのリングによって規定され
たバッファにパケットの残りをストアする。第１のディ
スクリプタは各フレームの第１のバッファを規定し、一
方第２のリングはフレームの残りをストアするバッファ
を規定する。一方、２つの物理メモリ１２５（ａ）、１
２５（ｂ）に対するヘッダおよびデータのアクセスは、
図１６（ｂ）によって示されているようにコントローラ
１２４でハンドシェイクを使用して実施される。
【００８８】同じフレームのヘッダおよびデータ部分は
受信ディスクリプタの状態フィールドにおけるフレーム
識別ビットによって互いに相関する。フレーム番号ビッ
トは好ましくは第１および第２の受信リングにおいて各
受信されたパケットに対してモジュロ８番号を表わす。 連続するパケットは連続する番号を有し、かつ１つのパ
ケットのすべてのディスクリプタは同じ番号を有し、す
なわち第１の受信リングにおけるヘッドバッファおよび
第２の受信リングにおけるデータバッファはすべて同じ
フレーム番号を有する。これは２つの受信リングにおい
て同じフレームのヘッダおよびデータを含むディスクリ
プタの相関関係を単純化する。
受信ディスクリプタの状態フィールドにおけるフレーム
識別ビットによって互いに相関する。フレーム番号ビッ
トは好ましくは第１および第２の受信リングにおいて各
受信されたパケットに対してモジュロ８番号を表わす。 連続するパケットは連続する番号を有し、かつ１つのパ
ケットのすべてのディスクリプタは同じ番号を有し、す
なわち第１の受信リングにおけるヘッドバッファおよび
第２の受信リングにおけるデータバッファはすべて同じ
フレーム番号を有する。これは２つの受信リングにおい
て同じフレームのヘッダおよびデータを含むディスクリ
プタの相関関係を単純化する。
【００８９】この発明の別の局面に従って、受信パケッ
トは各パケットの特徴に基づきシステムメモリ内の特定
のディスクリプタ・リングに分散される。ＦＤＤＩにお
いては、パケット特徴は図２において示されているＦＣ
フィールドにおけるデータによって規定されてもよい。 図２５を参照して、もし入来パケットのＦＣフィールド
が第１のディスクリプタ・リングの特徴に整合すれば、
パケットはそのリングの第１のディスクリプタによって
指されたバッファにストアされる。もしパケットが第１
のバッファの容量を越えれば、それは同じリングの第２
のディスクリプタによって指された第２のバッファを満
たすことを始める。
トは各パケットの特徴に基づきシステムメモリ内の特定
のディスクリプタ・リングに分散される。ＦＤＤＩにお
いては、パケット特徴は図２において示されているＦＣ
フィールドにおけるデータによって規定されてもよい。 図２５を参照して、もし入来パケットのＦＣフィールド
が第１のディスクリプタ・リングの特徴に整合すれば、
パケットはそのリングの第１のディスクリプタによって
指されたバッファにストアされる。もしパケットが第１
のバッファの容量を越えれば、それは同じリングの第２
のディスクリプタによって指された第２のバッファを満
たすことを始める。
【００９０】次のパケット（パケット２）がディスクリ
プタ・リング２に整合するＦＣフィールドを有し、かつ
パケットのサイズが第１のバッファの容量よりわずかに
小さいと仮定せよ。パケット２は図２５に示されている
ようにリング２の第１のバッファを部分的に満たす。受
信データの第３のパケットはディスクリプタ・リング１
に対応するＦＣフィールドを有し、かつディスクリプタ
・リング１におけるディスクリプタ３によって指された
次の利用可能なバッファにストアされる。第４の受信パ
ケットはディスクリプタ・リング２に対応するＦＣフィ
ールドを含み、かつ示されているように第２のリングに
よって指された次の利用可能なバッファにストアされる
。フレームの型に基づいた受信されたパケットの記憶は
図２６においてより詳細に示されている。ディスクリプ
タおよび受信データの記憶のための物理メモリの選択は
、以前に記述されたように、コントローラ１２４とのハ
ンドシェイクによって実施される。
プタ・リング２に整合するＦＣフィールドを有し、かつ
パケットのサイズが第１のバッファの容量よりわずかに
小さいと仮定せよ。パケット２は図２５に示されている
ようにリング２の第１のバッファを部分的に満たす。受
信データの第３のパケットはディスクリプタ・リング１
に対応するＦＣフィールドを有し、かつディスクリプタ
・リング１におけるディスクリプタ３によって指された
次の利用可能なバッファにストアされる。第４の受信パ
ケットはディスクリプタ・リング２に対応するＦＣフィ
ールドを含み、かつ示されているように第２のリングに
よって指された次の利用可能なバッファにストアされる
。フレームの型に基づいた受信されたパケットの記憶は
図２６においてより詳細に示されている。ディスクリプ
タおよび受信データの記憶のための物理メモリの選択は
、以前に記述されたように、コントローラ１２４とのハ
ンドシェイクによって実施される。
【００９１】ある状況下では、パケットが向けられた受
信リングがブロックされるようになるかもしれない。１
つの例は、リングがいっぱいでかつ対応するバッファに
記憶のために付加的なデータを受信することができない
ときである。別の例はそのディスクリプタに対してパリ
ティエラーが存在するときである。いずれの場合におい
ても、ネットワークＤＭＡコントローラ１２４の動作の
「正規」モードでは、受信径路にあるすべての次のパケ
ットはブロックの原因が取り除かれるまでブロックされ
るであろう。この動作のモードは、ブロックされたリン
グがクリアされるまで受信待ち行列にあるパケットを受
信するための大きいバッファメモリが累積され得ること
仮定する。この発明の別の局面に従って、「ブロックさ
れた受信における放棄」（“ｄｉｓｃａｒｄ ｏｎ
ｂｌｏｃｋｅｄ ｒｅｃｅｉｖｅ”）モードがあり
、そこではブロックされた受信リングに付与されるべき
パケットは放棄されるであろうし、かつ次のパケットは
それらのそれぞれの受信待ち行列に流れることを許容さ
れる。 このモードはネットワークＤＭＡコントローラにおいて
小さいバッファメモリ（ＦＩＦＯ）が使用されていると
き有用である。
信リングがブロックされるようになるかもしれない。１
つの例は、リングがいっぱいでかつ対応するバッファに
記憶のために付加的なデータを受信することができない
ときである。別の例はそのディスクリプタに対してパリ
ティエラーが存在するときである。いずれの場合におい
ても、ネットワークＤＭＡコントローラ１２４の動作の
「正規」モードでは、受信径路にあるすべての次のパケ
ットはブロックの原因が取り除かれるまでブロックされ
るであろう。この動作のモードは、ブロックされたリン
グがクリアされるまで受信待ち行列にあるパケットを受
信するための大きいバッファメモリが累積され得ること
仮定する。この発明の別の局面に従って、「ブロックさ
れた受信における放棄」（“ｄｉｓｃａｒｄ ｏｎ
ｂｌｏｃｋｅｄ ｒｅｃｅｉｖｅ”）モードがあり
、そこではブロックされた受信リングに付与されるべき
パケットは放棄されるであろうし、かつ次のパケットは
それらのそれぞれの受信待ち行列に流れることを許容さ
れる。 このモードはネットワークＤＭＡコントローラにおいて
小さいバッファメモリ（ＦＩＦＯ）が使用されていると
き有用である。
【００９２】「ブロックされた受信における放棄」（“
ｄｉｓｃａｒｄ ｏｒ ｂｌｏｃｋｅｄ ｒｅｃ
ｅｉｖｅ”）モードは図２７で示されている。受信ＦＩ
ＦＯ１５４（図８もまたみよ）は受信パケットのための
単一の流れ径路を、各パケットのＦＣフィールドに基づ
く４つのディスクリプタ・リングに供給するために確立
する。その代わりに、コントローラ１２４の動作のヘッ
ダ／データ分割モードでは、パケットは最初の２つのデ
ィスクリプタ・リングＤＲ１およびＤＲ２だけに分割さ
れてもよい。スイッチ１３３は、これは好ましくはネッ
トワークＤＭＡコントローラ１２４においてファームウ
ェアによって実現されるが、パケットを受信するディス
クリプタ・リングのうちの１つがブロックされてしまっ
たことを示すコントローラ１２４によって発生された信
号に応答する。応答して、スイッチ１３３は、示されて
いるように、入来パケットを、ディスクリプタ・リング
ＤＲ１ないしＤＲ４の予定された１つに供給するよりも
むしろ放棄されるように再径路付ける。
ｄｉｓｃａｒｄ ｏｒ ｂｌｏｃｋｅｄ ｒｅｃ
ｅｉｖｅ”）モードは図２７で示されている。受信ＦＩ
ＦＯ１５４（図８もまたみよ）は受信パケットのための
単一の流れ径路を、各パケットのＦＣフィールドに基づ
く４つのディスクリプタ・リングに供給するために確立
する。その代わりに、コントローラ１２４の動作のヘッ
ダ／データ分割モードでは、パケットは最初の２つのデ
ィスクリプタ・リングＤＲ１およびＤＲ２だけに分割さ
れてもよい。スイッチ１３３は、これは好ましくはネッ
トワークＤＭＡコントローラ１２４においてファームウ
ェアによって実現されるが、パケットを受信するディス
クリプタ・リングのうちの１つがブロックされてしまっ
たことを示すコントローラ１２４によって発生された信
号に応答する。応答して、スイッチ１３３は、示されて
いるように、入来パケットを、ディスクリプタ・リング
ＤＲ１ないしＤＲ４の予定された１つに供給するよりも
むしろ放棄されるように再径路付ける。
【００９３】ネットワークＤＭＡコントローラ１２４の
動作の正規モードでは、ブロックされたディスクリプタ
・リングのコントローラによる検出のときには、入来パ
ケットはＦＩＦＯ１２４に累積し続けるであろう。前述
のように、累積はＦＩＦＯ１５４が比較的大きい場合だ
け容認できる。コントローラ１２４の動作の正規モード
はもし大きいＦＩＦＯ１５４が利用可能であれば、受信
データが失われないであろうから有利である。
動作の正規モードでは、ブロックされたディスクリプタ
・リングのコントローラによる検出のときには、入来パ
ケットはＦＩＦＯ１２４に累積し続けるであろう。前述
のように、累積はＦＩＦＯ１５４が比較的大きい場合だ
け容認できる。コントローラ１２４の動作の正規モード
はもし大きいＦＩＦＯ１５４が利用可能であれば、受信
データが失われないであろうから有利である。
【００９４】他方では、図２７において示されている動
作のブロックされた受信上における放棄モードは、もし
比較的小さいＦＩＦＯがシステムで実現されれば、ＦＩ
ＦＯ１５４は決してブロックされないので有利である。 これは入来パケットがブロックされていないディスクリ
プタ・リングに付与され続けることを可能にする。
作のブロックされた受信上における放棄モードは、もし
比較的小さいＦＩＦＯがシステムで実現されれば、ＦＩ
ＦＯ１５４は決してブロックされないので有利である。 これは入来パケットがブロックされていないディスクリ
プタ・リングに付与され続けることを可能にする。
【００９５】
【媒体アクセスコントローラ１２０】媒体アクセスコン
トローラ１２０は、図５においてより詳細に示され、Ｆ
ＤＤＩ ＭＡＣプロトコルを取り扱うためにコア媒体
アクセス制御（ＭＡＣ）１６２を含む。ＭＡＣ１６２の
データＩ／Ｏポートは伝送および受信ＦＩＦＯ１６４お
よび１６６に接続される。ネットワークから受信された
データは受信ＦＩＦＯ１６６によって外部のバッファメ
モリ１２６に供給され、外部のバッファからネットワー
クへ供給されるべきデータは伝送ＦＩＦＯ１６４にスト
アされる。ＦＩＦＯ制御回路１６８はメモリアービター
１７０によってなされるメモリアービトレーション決定
に基づき伝送および受信ＦＩＦＯ１６４および１６６の
ローディングおよびアンローディングを調整する。
トローラ１２０は、図５においてより詳細に示され、Ｆ
ＤＤＩ ＭＡＣプロトコルを取り扱うためにコア媒体
アクセス制御（ＭＡＣ）１６２を含む。ＭＡＣ１６２の
データＩ／Ｏポートは伝送および受信ＦＩＦＯ１６４お
よび１６６に接続される。ネットワークから受信された
データは受信ＦＩＦＯ１６６によって外部のバッファメ
モリ１２６に供給され、外部のバッファからネットワー
クへ供給されるべきデータは伝送ＦＩＦＯ１６４にスト
アされる。ＦＩＦＯ制御回路１６８はメモリアービター
１７０によってなされるメモリアービトレーション決定
に基づき伝送および受信ＦＩＦＯ１６４および１６６の
ローディングおよびアンローディングを調整する。
【００９６】アドレス生成器１７２は、ネットワークか
またはノードプロセッサのどちらがバッファメモリにア
クセスできるかを決定するアービターのアクセス決定に
基づいてアドレスバス１３６に要求される外部のバッフ
ァメモリアドレスを供給する。ノードプロセッサインタ
フェース１７４は、そのデータ入力がゲート１７３を介
してアドレス生成器１７７によって制御されているが、
ノードプロセッサからの命令をデコードし、チップ状態
を収集し、かつコントローラ１２４全体にわたり制御情
報を分布する。
またはノードプロセッサのどちらがバッファメモリにア
クセスできるかを決定するアービターのアクセス決定に
基づいてアドレスバス１３６に要求される外部のバッフ
ァメモリアドレスを供給する。ノードプロセッサインタ
フェース１７４は、そのデータ入力がゲート１７３を介
してアドレス生成器１７７によって制御されているが、
ノードプロセッサからの命令をデコードし、チップ状態
を収集し、かつコントローラ１２４全体にわたり制御情
報を分布する。
【００９７】伝送および受信ＦＩＦＯ１６４および１６
６は、媒体アクセスコントローラ１２０とオンチップで
ネットワークＤＭＡコントローラ１２４の伝送および受
信セクション１５２および１５４に類似する態様で、シ
ステムバスのレーテンシーおよびバースト長に主に依存
して多数のデータパケットをストアする。
６は、媒体アクセスコントローラ１２０とオンチップで
ネットワークＤＭＡコントローラ１２４の伝送および受
信セクション１５２および１５４に類似する態様で、シ
ステムバスのレーテンシーおよびバースト長に主に依存
して多数のデータパケットをストアする。
【００９８】
【バッファメモリ１２６】出力バッファメモリ１２６は
、図６に包括的にかつ図７でより詳細に示され、ネット
ワークから受信されたデータの待ち行列を含む受信ＦＩ
ＦＯ１７５およびネットワークへ供給されるデータの待
ち行列を各々含む少なくとも１つの、しかし好ましくは
４つの伝送ＦＩＦＯ１７７を有するように構成されてい
る。４つの待ち行列は図７で示され、前述されており、
１つの同期待ち行列およびＦＤＤＩ仕様書に従ってデー
タの３つの非同期優先順位を含む待ち行列を表わす。ど
のようにデータ優先度が互いに相関しかつネットワーク
に供給されるかは上記の引用によりここに援用される同
時係属出願（３）および（４）に詳しく述べられている
。
、図６に包括的にかつ図７でより詳細に示され、ネット
ワークから受信されたデータの待ち行列を含む受信ＦＩ
ＦＯ１７５およびネットワークへ供給されるデータの待
ち行列を各々含む少なくとも１つの、しかし好ましくは
４つの伝送ＦＩＦＯ１７７を有するように構成されてい
る。４つの待ち行列は図７で示され、前述されており、
１つの同期待ち行列およびＦＤＤＩ仕様書に従ってデー
タの３つの非同期優先順位を含む待ち行列を表わす。ど
のようにデータ優先度が互いに相関しかつネットワーク
に供給されるかは上記の引用によりここに援用される同
時係属出願（３）および（４）に詳しく述べられている
。
【００９９】伝送フレームのフォーマットは、図９にお
いて示され、ビット位置０ないし３１におけるデータお
よびタグビットから成り、ディスクリプタ語が続く。デ
ィスクリプタ語と同様に各フレームの最後の語はフレー
ムの終了を画定する「１」に設定されたタグビットを有
する。伝送されるべきパケットはホストまたはノードプ
ロセッサによってシステムメモリにおいて設立される。 ＲＥＡＤ、ＳＨＡＤＯＷ ＷＲＩＴＥ、ＷＲＩＴＥお
よびＥＮＤ ＯＦ ＡＤＤＲＥＳＳ ポインタは
示されているように位置決めされる。
いて示され、ビット位置０ないし３１におけるデータお
よびタグビットから成り、ディスクリプタ語が続く。デ
ィスクリプタ語と同様に各フレームの最後の語はフレー
ムの終了を画定する「１」に設定されたタグビットを有
する。伝送されるべきパケットはホストまたはノードプ
ロセッサによってシステムメモリにおいて設立される。 ＲＥＡＤ、ＳＨＡＤＯＷ ＷＲＩＴＥ、ＷＲＩＴＥお
よびＥＮＤ ＯＦ ＡＤＤＲＥＳＳ ポインタは
示されているように位置決めされる。
【０１００】
【バッファメモリにおける伝送フレームのローディング
】伝送手順は図１０において外観で示されている。ステ
ップ１８２でのシステムメモリにおけるデータの設立に
続き、上記の同時係属出願（４）に従って、もし出力バ
ッファ１２６における現在の伝送待ち行列が「ほとんど
いっぱい」でないと判断されれば、ネットワークＤＭＡ
コントローラ１２４は図８で示されるようにシステムメ
モリからその内部の伝送ＦＩＦＯ１５２にデータを転送
する（ステップ１８４）。データは次に伝送ＦＩＦＯ１
５２から（外部の）出力バッファメモリ１２６に転送さ
れる（ステップ１８６）。
】伝送手順は図１０において外観で示されている。ステ
ップ１８２でのシステムメモリにおけるデータの設立に
続き、上記の同時係属出願（４）に従って、もし出力バ
ッファ１２６における現在の伝送待ち行列が「ほとんど
いっぱい」でないと判断されれば、ネットワークＤＭＡ
コントローラ１２４は図８で示されるようにシステムメ
モリからその内部の伝送ＦＩＦＯ１５２にデータを転送
する（ステップ１８４）。データは次に伝送ＦＩＦＯ１
５２から（外部の）出力バッファメモリ１２６に転送さ
れる（ステップ１８６）。
【０１０１】より具体的には、図９において示されてい
る伝送フレームは媒体アクセスコントローラ１２０の制
御下でホストおよびネットワークＤＭＡコントローラ１
２４によってバッファメモリ１２６にロードされる。こ
れは、特定の要求されている待ち行列に基づいてコード
化された、ネットワークＤＭＡコントローラ１２４によ
るバッファ１２６にデータを書込む要求に応答して実施
される。パケットは好ましくは、バッファがネットワー
クへの伝送のためアンロードされているのと同時にバッ
ファ１２６にロードされ、そのためバス利用能率を最大
にしかつレーテンシーを最小にし、かつオーバーランま
たはアンダーラン状態を避けるが、このことは以下で図
１０に関連して述べられる。
る伝送フレームは媒体アクセスコントローラ１２０の制
御下でホストおよびネットワークＤＭＡコントローラ１
２４によってバッファメモリ１２６にロードされる。こ
れは、特定の要求されている待ち行列に基づいてコード
化された、ネットワークＤＭＡコントローラ１２４によ
るバッファ１２６にデータを書込む要求に応答して実施
される。パケットは好ましくは、バッファがネットワー
クへの伝送のためアンロードされているのと同時にバッ
ファ１２６にロードされ、そのためバス利用能率を最大
にしかつレーテンシーを最小にし、かつオーバーランま
たはアンダーラン状態を避けるが、このことは以下で図
１０に関連して述べられる。
【０１０２】
【バッファメモリからの伝送フレームのアンローディン
グ】フレームがバッファメモリ１２６にロードされた後
、媒体アクセスコントローラ１２０によって全部のフレ
ームがロードされたことかまたはメモリの中に書込まれ
たフレームの語の数が伝送しきい値を越えることのどち
らかが確認されたとき、フレームはネットワークへの伝
送に対しての用意ができている。
グ】フレームがバッファメモリ１２６にロードされた後
、媒体アクセスコントローラ１２０によって全部のフレ
ームがロードされたことかまたはメモリの中に書込まれ
たフレームの語の数が伝送しきい値を越えることのどち
らかが確認されたとき、フレームはネットワークへの伝
送に対しての用意ができている。
【０１０３】ネットワークへの伝送がシステムにとって
利用可能であるとき、すなわちＦＤＤＩネットワーク上
のトークンが待ち行列を伝送するためにつかまえられ、
かつその待ち行列のための伝送条件が満たされたとき、
伝送は始まり、かつフレームは論理「１」タグ−ビット
によって特徴付けられるフレームの終了に遭遇するまで
媒体アクセスコントローラ１２０によって読出される。 このとき、データのフレームはバッファが空になる前に
次の伝送のためにバッファの中にすでに読出されている
。すなわち、伝送が進行中の間およびフレームの完全な
伝送の後、もし完全なフレームがバッファにあれば、ま
たはもしバッファの内容が伝送しきい値を越えれば、媒
体アクセスコントローラ１２０はより多くのデータを伝
送のためＦＩＦＯの選択された待ち行列からそのオンチ
ップの伝送ＦＩＦＯ１６４に取出す。もしどちらの条件
も満たされなければ、媒体アクセスコントローラ１２０
は伝送のため優先順位で他の待ち行列をチェックする。
利用可能であるとき、すなわちＦＤＤＩネットワーク上
のトークンが待ち行列を伝送するためにつかまえられ、
かつその待ち行列のための伝送条件が満たされたとき、
伝送は始まり、かつフレームは論理「１」タグ−ビット
によって特徴付けられるフレームの終了に遭遇するまで
媒体アクセスコントローラ１２０によって読出される。 このとき、データのフレームはバッファが空になる前に
次の伝送のためにバッファの中にすでに読出されている
。すなわち、伝送が進行中の間およびフレームの完全な
伝送の後、もし完全なフレームがバッファにあれば、ま
たはもしバッファの内容が伝送しきい値を越えれば、媒
体アクセスコントローラ１２０はより多くのデータを伝
送のためＦＩＦＯの選択された待ち行列からそのオンチ
ップの伝送ＦＩＦＯ１６４に取出す。もしどちらの条件
も満たされなければ、媒体アクセスコントローラ１２０
は伝送のため優先順位で他の待ち行列をチェックする。
【０１０４】待ち行列からの伝送は待ち行列が空にされ
たとき完了する。しかしながら、もし伝送ＦＩＦＯ１６
４がフレームの途中で空になれは、アンダーラン状態が
伴い、かつ現在のフレームは打ち切られる。
たとき完了する。しかしながら、もし伝送ＦＩＦＯ１６
４がフレームの途中で空になれは、アンダーラン状態が
伴い、かつ現在のフレームは打ち切られる。
【０１０５】少なくとも１つの完全なフレームまたは少
なくとも予め定められた量の伝送データがバッファ１２
６にあるとき、システムからネットワークへのデータの
伝送がどのように実施されるかは同時係属出願（２）に
おいてより詳細に説明されている。
なくとも予め定められた量の伝送データがバッファ１２
６にあるとき、システムからネットワークへのデータの
伝送がどのように実施されるかは同時係属出願（２）に
おいてより詳細に説明されている。
【０１０６】バッファメモリにおいてストアされている
伝送データの待ち行列は図１１で示されているフォーマ
ットを有し、そこにおいて各フレームはタグビット「０
」によって特徴付けられたロングワードおよびタグビッ
ト「１」によって特徴付けられた最後のロングワードを
含む。パケットの最後の語に続くのはタグビット「１」
によってまた特徴付けられる状態語である。状態語は、
多数個の予め定められたビット、データの最後の語がど
のバイト境界で終わるかを規定するビット、ネットワー
クＤＭＡコントローラがシステムメモリから得た状態か
ら複写されたビット、およびパケットがエラーを含みか
つ打ち切られるべきかどうかを示すビットを含むパケッ
トの状態と同様にデータバッファの状態を反映する。
伝送データの待ち行列は図１１で示されているフォーマ
ットを有し、そこにおいて各フレームはタグビット「０
」によって特徴付けられたロングワードおよびタグビッ
ト「１」によって特徴付けられた最後のロングワードを
含む。パケットの最後の語に続くのはタグビット「１」
によってまた特徴付けられる状態語である。状態語は、
多数個の予め定められたビット、データの最後の語がど
のバイト境界で終わるかを規定するビット、ネットワー
クＤＭＡコントローラがシステムメモリから得た状態か
ら複写されたビット、およびパケットがエラーを含みか
つ打ち切られるべきかどうかを示すビットを含むパケッ
トの状態と同様にデータバッファの状態を反映する。
【０１０７】
【バッファメモリにおける受信パケットのローディング
】フレームされたパケットの受信は、図１２において外
観でしめされ、外部のバッファメモリ１２６における記
憶のため媒体アクセスコントローラ１２０によるデータ
パケットの受信（ステップ１９０）、およびネットワー
クＤＭＡコントローラ１２４の内部の受信ＦＩＦＯ１５
４へのバッファからのパケットデータの転送（ステップ
１９２）を必要とする。バッファメモリ１２６において
ストアされた受信フレームのフォーマットは図１３にお
いて示されている。
】フレームされたパケットの受信は、図１２において外
観でしめされ、外部のバッファメモリ１２６における記
憶のため媒体アクセスコントローラ１２０によるデータ
パケットの受信（ステップ１９０）、およびネットワー
クＤＭＡコントローラ１２４の内部の受信ＦＩＦＯ１５
４へのバッファからのパケットデータの転送（ステップ
１９２）を必要とする。バッファメモリ１２６において
ストアされた受信フレームのフォーマットは図１３にお
いて示されている。
【０１０８】ネットワークから受信され媒体アクセスコ
ントローラ１２０によってバッファメモリ１２６にスト
アされているパケットは図１４で示されている態様でメ
モリ内に配列されている。バッファメモリ内の受信パケ
ットは切れ目なく連続してストアされ、バッファメモリ
受信領域が円形の待ち行列の形状を有することを引き起
こす。各パケットの終りには、媒体アクセスコントロー
ラ１２０がパケットの状態をストアする。タグビットは
データに対しては０に設定されかつ状態語を識別するた
めに１に設定される。
ントローラ１２０によってバッファメモリ１２６にスト
アされているパケットは図１４で示されている態様でメ
モリ内に配列されている。バッファメモリ内の受信パケ
ットは切れ目なく連続してストアされ、バッファメモリ
受信領域が円形の待ち行列の形状を有することを引き起
こす。各パケットの終りには、媒体アクセスコントロー
ラ１２０がパケットの状態をストアする。タグビットは
データに対しては０に設定されかつ状態語を識別するた
めに１に設定される。
【０１０９】
【バッファメモリからの受信フレームのアンローディン
グ】バッファ１２６にストアされたデータの量が受信し
きい値を越えたとき、ネットワークＤＭＡコントローラ
１２４はパケットデータをホストまたはノードプロセッ
サによって処理されるために内部の受信ＦＩＦＯ１５４
からシステムメモリへ転送する。これは、ネットワーク
ＤＭＡコントローラ１２４にデータをバッファメモリ１
２６からシステムメモリに転送するよう命令する媒体ア
クセスコントローラ１２０によって制御される。これは
バッファメモリ内の語の数がプログラム化された受信し
きい値を越えたとき起こる。フレーム受信の間の受信バ
ッファ待ち行列のいかなるオーバフロー状態も状態語に
よって、フレームが追い出されるべきであることを示さ
れる。
グ】バッファ１２６にストアされたデータの量が受信し
きい値を越えたとき、ネットワークＤＭＡコントローラ
１２４はパケットデータをホストまたはノードプロセッ
サによって処理されるために内部の受信ＦＩＦＯ１５４
からシステムメモリへ転送する。これは、ネットワーク
ＤＭＡコントローラ１２４にデータをバッファメモリ１
２６からシステムメモリに転送するよう命令する媒体ア
クセスコントローラ１２０によって制御される。これは
バッファメモリ内の語の数がプログラム化された受信し
きい値を越えたとき起こる。フレーム受信の間の受信バ
ッファ待ち行列のいかなるオーバフロー状態も状態語に
よって、フレームが追い出されるべきであることを示さ
れる。
【０１１０】少なくとも予め定められた量の受信データ
がバッファ１２６の受信ＦＩＦＯにあるときシステムに
よってどのようにデータの受信が実施されるかは同時係
属出願（２）において、今、より詳細に説明されている
。
がバッファ１２６の受信ＦＩＦＯにあるときシステムに
よってどのようにデータの受信が実施されるかは同時係
属出願（２）において、今、より詳細に説明されている
。
【０１１１】
【ネットワークアクセスおよびＤＭＡコントローライン
タフェーシング】図１５は媒体アクセスコントローラ１
２０、ネットワークＤＭＡコントローラ１２４およびバ
ッファメモリ１２６間の信号流れ径路を示す。媒体アク
セスコントローラ１２０とネットワークＤＭＡコントロ
ーラ１２４との間およびバッファ１２６に接続されてい
るバッファデータバスＢＤＡＴＡは好ましくは３２ビッ
トバスであり、かつ付加的な線ＢＴＡＧはＢＤバスがフ
レームのインにおいてフレームデータかまたはフレーム
状態のどちらを含んでいるかを規定するタグビットを保
持する。バスＢＤＰはＢＤバスおよびＢＤＴＡＧバスに
対してバッファメモリデータパリティビットを搬送する
。すべての３つのこれらのバス、すなわちＢＤＡＴＡ、
ＢＴＡＧおよびＢＤＰはバッファメモリ１２６に付与さ
れる。バッファメモリ１２６にまた付与されるのは媒体
アクセスコントローラ１２０によって付与されるアドレ
スを搬送するアドレスバスＢＡＤＤＲであり、それは好
ましくは１６ビットアドレスである。
タフェーシング】図１５は媒体アクセスコントローラ１
２０、ネットワークＤＭＡコントローラ１２４およびバ
ッファメモリ１２６間の信号流れ径路を示す。媒体アク
セスコントローラ１２０とネットワークＤＭＡコントロ
ーラ１２４との間およびバッファ１２６に接続されてい
るバッファデータバスＢＤＡＴＡは好ましくは３２ビッ
トバスであり、かつ付加的な線ＢＴＡＧはＢＤバスがフ
レームのインにおいてフレームデータかまたはフレーム
状態のどちらを含んでいるかを規定するタグビットを保
持する。バスＢＤＰはＢＤバスおよびＢＤＴＡＧバスに
対してバッファメモリデータパリティビットを搬送する
。すべての３つのこれらのバス、すなわちＢＤＡＴＡ、
ＢＴＡＧおよびＢＤＰはバッファメモリ１２６に付与さ
れる。バッファメモリ１２６にまた付与されるのは媒体
アクセスコントローラ１２０によって付与されるアドレ
スを搬送するアドレスバスＢＡＤＤＲであり、それは好
ましくは１６ビットアドレスである。
【０１１２】ネットワークへの伝送のために要求される
信号は、上の同時係属出願（３）において記述されてい
るように、制御バスＱＣＮＴＲＬ上のデータによって決
定される優先度に依存する多数の異なった待ち行列のう
ちのいずれにおいても供給される。制御バスＱＣＮＴＲ
ＬはまたネットワークＤＭＡコントローラ１２４に以前
いっぱいであった待ち行列が今は付加的なデータを受け
入れる準備ができていることを示す。
信号は、上の同時係属出願（３）において記述されてい
るように、制御バスＱＣＮＴＲＬ上のデータによって決
定される優先度に依存する多数の異なった待ち行列のう
ちのいずれにおいても供給される。制御バスＱＣＮＴＲ
ＬはまたネットワークＤＭＡコントローラ１２４に以前
いっぱいであった待ち行列が今は付加的なデータを受け
入れる準備ができていることを示す。
【０１１３】ＱＣＮＴＲＬバスによってまた搬送される
ものは待ち行列のどれに対しても、すなわち同期待ち行
列および３つの順位の非同期待ち行列に対するデータの
転送状態を、データを媒体に転送するために示すデータ
を含む。媒体アクセスコントローラ１２０によって与え
られた転送状態はネットワークＤＭＡコントローラ１２
４に、コントローラ１２０がトークンを有し、現在バッ
ファメモリ１２６から媒体にその特定の待ち行列を伝送
していることを通知する。
ものは待ち行列のどれに対しても、すなわち同期待ち行
列および３つの順位の非同期待ち行列に対するデータの
転送状態を、データを媒体に転送するために示すデータ
を含む。媒体アクセスコントローラ１２０によって与え
られた転送状態はネットワークＤＭＡコントローラ１２
４に、コントローラ１２０がトークンを有し、現在バッ
ファメモリ１２６から媒体にその特定の待ち行列を伝送
していることを通知する。
【０１１４】バスＨＳＡＣＫ（ホスト肯定応答）は、現
在のネットワークＤＭＡコントローラ書込または読出要
求が媒体アクセスコントローラ１２０によって許可され
ていることを示す信号を搬送する。この信号とともに、
バッファメモリ１２６は能動化され、かつデータはＢＤ
（バスデータ）、ＢＤＰ（バスデータ優先度）およびＢ
ＤＴＡＧバス上に存在する。
在のネットワークＤＭＡコントローラ書込または読出要
求が媒体アクセスコントローラ１２０によって許可され
ていることを示す信号を搬送する。この信号とともに、
バッファメモリ１２６は能動化され、かつデータはＢＤ
（バスデータ）、ＢＤＰ（バスデータ優先度）およびＢ
ＤＴＡＧバス上に存在する。
【０１１５】媒体アクセスコントローラ１２０がネット
ワークＤＭＡコントローラ１２４によってシステムメモ
リに転送されるべきネットワークから受信されたデータ
をバッファメモリにストアしたときＲＤＡＴＡはアサー
トされる。応答して、ネットワークＤＭＡコントローラ
はバスに対してアクセスを要求し、それは媒体アクセス
コントローラ１２０によって応答される。媒体アクセス
コントローラ１２０はＢＡＤＤＲバス上のデータによっ
て特定されたアドレスにバッファメモリ１２６内にネッ
トワークデータをストアし、かつバッファにストアされ
たデータはその後バッファのＲＥＡＤ端子の媒体アクセ
スコントローラ１２０によるアサートに応答してネット
ワークＤＭＡコントローラ１２４に転送される。
ワークＤＭＡコントローラ１２４によってシステムメモ
リに転送されるべきネットワークから受信されたデータ
をバッファメモリにストアしたときＲＤＡＴＡはアサー
トされる。応答して、ネットワークＤＭＡコントローラ
はバスに対してアクセスを要求し、それは媒体アクセス
コントローラ１２０によって応答される。媒体アクセス
コントローラ１２０はＢＡＤＤＲバス上のデータによっ
て特定されたアドレスにバッファメモリ１２６内にネッ
トワークデータをストアし、かつバッファにストアされ
たデータはその後バッファのＲＥＡＤ端子の媒体アクセ
スコントローラ１２０によるアサートに応答してネット
ワークＤＭＡコントローラ１２４に転送される。
【０１１６】ネットワークＤＭＡコントローラ１２４と
媒体アクセスコントローラ１２０との間のハンドシェイ
クはホスト要求バスＨＳＲＥＱ上で実施され、図１５お
よび図１７ないし図１９のタイミング図において示され
る。図１５および図１７を参照して、ネットワークアク
セスコントローラ１２０、ネットワークＤＭＡコントロ
ーラ１２４およびバッファ１２６をインタフェースする
バス上の信号のタイミングはそこで示されいてるバッフ
ァメモリクロックＢＭＣＬＫ信号に同期化され、かつＲ
ＤＡＴＡはバッファメモリ１２６における受信データが
ネットワークＤＭＡコントローラ１２４によって読出さ
れる用意ができていることを示すためにアサートされる
。ＲＤＡＴＡに応答して、ネットワークＤＭＡコントロ
ーラ１２４はホスト要求バスＨＳＲＥＱ上のホスト要求
を適切なコードでネットワークアクセスコントローラ１
２０にネットワークからのデータフレームを読出すよう
に要求するために実施する。ネットワークアクセスコン
トローラ１２０はバッファメモリ１２６のバスをアービ
トレートし、かつＨＳＡＣＫ上に肯定応答を与える。 ネットワークアクセスコントローラはまたデータが存す
る場所を指しバッファメモリ１２６にアドレスし、バッ
ファに読出コマンドをアサートしかつデータをバッファ
からＢＤＡＴＡ上、メモリＤＭＡコントローラ１２４へ
ラッチする。
媒体アクセスコントローラ１２０との間のハンドシェイ
クはホスト要求バスＨＳＲＥＱ上で実施され、図１５お
よび図１７ないし図１９のタイミング図において示され
る。図１５および図１７を参照して、ネットワークアク
セスコントローラ１２０、ネットワークＤＭＡコントロ
ーラ１２４およびバッファ１２６をインタフェースする
バス上の信号のタイミングはそこで示されいてるバッフ
ァメモリクロックＢＭＣＬＫ信号に同期化され、かつＲ
ＤＡＴＡはバッファメモリ１２６における受信データが
ネットワークＤＭＡコントローラ１２４によって読出さ
れる用意ができていることを示すためにアサートされる
。ＲＤＡＴＡに応答して、ネットワークＤＭＡコントロ
ーラ１２４はホスト要求バスＨＳＲＥＱ上のホスト要求
を適切なコードでネットワークアクセスコントローラ１
２０にネットワークからのデータフレームを読出すよう
に要求するために実施する。ネットワークアクセスコン
トローラ１２０はバッファメモリ１２６のバスをアービ
トレートし、かつＨＳＡＣＫ上に肯定応答を与える。 ネットワークアクセスコントローラはまたデータが存す
る場所を指しバッファメモリ１２６にアドレスし、バッ
ファに読出コマンドをアサートしかつデータをバッファ
からＢＤＡＴＡ上、メモリＤＭＡコントローラ１２４へ
ラッチする。
【０１１７】こうして、ネットワークアクセスコントロ
ーラ１２０はバッファメモリ１２６に、フレームにおけ
るネットワークデータをストアし、かつデータの量がそ
こで受信しきい値ＲＴＨＲを越えたとき、コントローラ
１２０はネットワークＤＭＡコントローラ１２４がシス
テムメモリ内のどこにネットワークデータがストアされ
るべきかを決定するためにシステムメモリからディスク
リプタを取出すことを引き起こすようにＲＤＡＴＡをア
サートする。ディスクリプタによって指されたシステム
メモリ内のバッファが利用可能になったとき、ＤＭＡコ
ントローラ１２４はネットワークアクセスコントローラ
１２０にホスト肯定応答ＨＳＡＣＫを供給する。ネット
ワークアクセスコントローラ１２０は、応答して、アー
ビトレートし、なぜならそれがデータをネットワークへ
伝送することによってまたは他の機能を実施することに
よってすでに占められているかもしれないからである。 もしネットワークアクセスコントローラ１２０が利用可
能であれば、それはＤＭＡコントローラ１２４に肯定応
答（ＨＳＡＣＫ）を供給し戻し、かつそれから記憶アド
レスを読出コマンドが続いてバッファ１２６に出力する
。バッファ１２６にアドレスされたデータはＢＤＡＴＡ
に書込まれかつネットワークＤＭＡコントローラ１２４
にシステムメモリ内の指定されたバッファに供給される
ためにラッチされ、ネットワークからデータを受信する
ために必要なハンドシェイクを完成する。
ーラ１２０はバッファメモリ１２６に、フレームにおけ
るネットワークデータをストアし、かつデータの量がそ
こで受信しきい値ＲＴＨＲを越えたとき、コントローラ
１２０はネットワークＤＭＡコントローラ１２４がシス
テムメモリ内のどこにネットワークデータがストアされ
るべきかを決定するためにシステムメモリからディスク
リプタを取出すことを引き起こすようにＲＤＡＴＡをア
サートする。ディスクリプタによって指されたシステム
メモリ内のバッファが利用可能になったとき、ＤＭＡコ
ントローラ１２４はネットワークアクセスコントローラ
１２０にホスト肯定応答ＨＳＡＣＫを供給する。ネット
ワークアクセスコントローラ１２０は、応答して、アー
ビトレートし、なぜならそれがデータをネットワークへ
伝送することによってまたは他の機能を実施することに
よってすでに占められているかもしれないからである。 もしネットワークアクセスコントローラ１２０が利用可
能であれば、それはＤＭＡコントローラ１２４に肯定応
答（ＨＳＡＣＫ）を供給し戻し、かつそれから記憶アド
レスを読出コマンドが続いてバッファ１２６に出力する
。バッファ１２６にアドレスされたデータはＢＤＡＴＡ
に書込まれかつネットワークＤＭＡコントローラ１２４
にシステムメモリ内の指定されたバッファに供給される
ためにラッチされ、ネットワークからデータを受信する
ために必要なハンドシェイクを完成する。
【０１１８】図１８を参照して、ネットワークへのフレ
ームの伝送の間のバス上の信号のタイミングは、伝送デ
ータの完全なフレームがあるからかまたはバッファ内の
データの量が伝送しきい値ＸＴＨを越えるからかのどち
らかで、ネットワークへ伝送されるようにシステムメモ
リ内のディスクリプタによって指されたバッファにネッ
トワークＤＭＡコントローラ１２４がすでにアクセスし
たことを仮定する。現在伝送されるべきデータは図８の
オンチップＦＩＦＯ１５２にストアされており、かつバ
ッファメモリ１２６内の論理的ＦＩＦＯにそのデータを
転送する用意ができている。ネットワークへデータを伝
送するホスト要求に応答して、ネットワークＤＭＡコン
トローラはホストがネットワークへの書込みを要求する
ことを示すホスト要求信号ＨＳＲＥＱをネットワークア
クセスコントローラ１２０に供給する。ホストが書込む
であろう特定の待ち行列はＨＳＲＥＱバス上のコードに
よって決定される。この例では、ホストは同期待ち行列
に書込れることを要求すると仮定し、そのため同期フレ
ームのデータがネットワークに供給される。応答して、
ネットワークアクセスコントローラ１２０はアービトレ
ートし、かつ時間が利用可能なとき、それはホストに対
して肯定応答信号（ＨＳＡＣＫ）で応答する。ネットワ
ークアクセスコントローラ１２０はまたバッファメモリ
１２６に、ネットワークへ伝送されるべきデータのフレ
ームが一時的にストアされているアドレスを供給し、か
つバッファに書込パルスを与える。ＢＤＡＴＡバス上に
ネットワークＴＭＡコントローラ１２４によって適宜に
供給されたデータは、ネットワークアクセスコントロー
ラ１２０によってＢＤＡＤＤＲ上で特定された場所にお
いてバッファメモリ１２６内に形成された論理的ＦＩＦ
Ｏの中に書込まれる。
ームの伝送の間のバス上の信号のタイミングは、伝送デ
ータの完全なフレームがあるからかまたはバッファ内の
データの量が伝送しきい値ＸＴＨを越えるからかのどち
らかで、ネットワークへ伝送されるようにシステムメモ
リ内のディスクリプタによって指されたバッファにネッ
トワークＤＭＡコントローラ１２４がすでにアクセスし
たことを仮定する。現在伝送されるべきデータは図８の
オンチップＦＩＦＯ１５２にストアされており、かつバ
ッファメモリ１２６内の論理的ＦＩＦＯにそのデータを
転送する用意ができている。ネットワークへデータを伝
送するホスト要求に応答して、ネットワークＤＭＡコン
トローラはホストがネットワークへの書込みを要求する
ことを示すホスト要求信号ＨＳＲＥＱをネットワークア
クセスコントローラ１２０に供給する。ホストが書込む
であろう特定の待ち行列はＨＳＲＥＱバス上のコードに
よって決定される。この例では、ホストは同期待ち行列
に書込れることを要求すると仮定し、そのため同期フレ
ームのデータがネットワークに供給される。応答して、
ネットワークアクセスコントローラ１２０はアービトレ
ートし、かつ時間が利用可能なとき、それはホストに対
して肯定応答信号（ＨＳＡＣＫ）で応答する。ネットワ
ークアクセスコントローラ１２０はまたバッファメモリ
１２６に、ネットワークへ伝送されるべきデータのフレ
ームが一時的にストアされているアドレスを供給し、か
つバッファに書込パルスを与える。ＢＤＡＴＡバス上に
ネットワークＴＭＡコントローラ１２４によって適宜に
供給されたデータは、ネットワークアクセスコントロー
ラ１２０によってＢＤＡＤＤＲ上で特定された場所にお
いてバッファメモリ１２６内に形成された論理的ＦＩＦ
Ｏの中に書込まれる。
【０１１９】もしもうこれ以上のデータがネットワーク
に伝送されるべきでないなら、ネットワークＤＭＡコン
トローラ１２４はＨＳＲＥＱ上にネットワークアクセス
コントローラ１２０に対してさらに他の要求を与えない
。他方では、もし付加的なデータがネットワークへ伝送
されるべきであれば、ＨＳＲＥＱバスはアサートされた
ままであり、かつネットワークアクセスコントローラ１
２０が時間が利用可能になることをアービトレートした
とき、それはＨＳＡＣＫ上でコントローラ１２４へ応答
した後付加的なアドレスおよび書込パルスをバッファ１
２６に与える。
に伝送されるべきでないなら、ネットワークＤＭＡコン
トローラ１２４はＨＳＲＥＱ上にネットワークアクセス
コントローラ１２０に対してさらに他の要求を与えない
。他方では、もし付加的なデータがネットワークへ伝送
されるべきであれば、ＨＳＲＥＱバスはアサートされた
ままであり、かつネットワークアクセスコントローラ１
２０が時間が利用可能になることをアービトレートした
とき、それはＨＳＡＣＫ上でコントローラ１２４へ応答
した後付加的なアドレスおよび書込パルスをバッファ１
２６に与える。
【０１２０】図１９はバックツーバック読出および書込
動作の間のバス上のデータのタイミング関係を示す。示
された例では、ネットワークアクセスコントローラ１２
０は最初は書込を実施するのに忙しく、それから読出動
作を実施し、かつそれから書込動作に戻る。関係する様
々なバスに与えられる信号は図１７および図１８におい
て示されているそれらに連続して一致する。
動作の間のバス上のデータのタイミング関係を示す。示
された例では、ネットワークアクセスコントローラ１２
０は最初は書込を実施するのに忙しく、それから読出動
作を実施し、かつそれから書込動作に戻る。関係する様
々なバスに与えられる信号は図１７および図１８におい
て示されているそれらに連続して一致する。
【０１２１】
【結び】この発明はいくつかの点においてネットワーク
インタフェースでのデータの能率的な管理を提供する。 この発明の第１の局面に従って、データはＤＭＡコント
ローラによって別個のバス上の２つまたはそれ以上の物
理メモリのいずれかからでも収集され得る。２つのメモ
リは、ノードプロセッサがプロトコル処理を実施し、一
方ホストがデータを供給するシステムアーキテクチャに
おけるホストおよびノードプロセッサメモリであっても
よい。伝送フレームはＲＥＱＵＥＳＴ／ＧＲＡＮＴ信号
の２つの組のハンドシェイクプロトコルを実現すること
によって２つのメモリから選択的に収集される。各フレ
ームをストアする第１のバッファとともにディスクリプ
タ・リングがメモリのうちの１つにある（たとえばノー
ドプロセッサメモリ）。フレームに対するどの残りのバ
ッファも他のメモリ（たとえばホスト）にある。第１の
バッファはフレームのヘッダ部分だけをストアするよう
に合わせて作られる。
インタフェースでのデータの能率的な管理を提供する。 この発明の第１の局面に従って、データはＤＭＡコント
ローラによって別個のバス上の２つまたはそれ以上の物
理メモリのいずれかからでも収集され得る。２つのメモ
リは、ノードプロセッサがプロトコル処理を実施し、一
方ホストがデータを供給するシステムアーキテクチャに
おけるホストおよびノードプロセッサメモリであっても
よい。伝送フレームはＲＥＱＵＥＳＴ／ＧＲＡＮＴ信号
の２つの組のハンドシェイクプロトコルを実現すること
によって２つのメモリから選択的に収集される。各フレ
ームをストアする第１のバッファとともにディスクリプ
タ・リングがメモリのうちの１つにある（たとえばノー
ドプロセッサメモリ）。フレームに対するどの残りのバ
ッファも他のメモリ（たとえばホスト）にある。第１の
バッファはフレームのヘッダ部分だけをストアするよう
に合わせて作られる。
【０１２２】受信フレームは２つのメモリ内の多重のデ
ィスクリプタ・リングの中にストアされることができる
。受信フレームのディスクリプタおよびヘッダ部分は１
つのメモリにストアされ得、一方データ部分およびディ
スクリプタは他方にストアされる。
ィスクリプタ・リングの中にストアされることができる
。受信フレームのディスクリプタおよびヘッダ部分は１
つのメモリにストアされ得、一方データ部分およびディ
スクリプタは他方にストアされる。
【０１２３】ハンドシェイクプロトコルはＤＭＡコント
ローラによる別個のバス上に存する一方のメモリまたは
他方に対するアクセスを可能にする。各フレームのヘッ
ダおよびデータ部分をストアするバッファはヘッダおよ
びデータディスクリプタによって保持される共通フレー
ム番号によって互いに同期化される。
ローラによる別個のバス上に存する一方のメモリまたは
他方に対するアクセスを可能にする。各フレームのヘッ
ダおよびデータ部分をストアするバッファはヘッダおよ
びデータディスクリプタによって保持される共通フレー
ム番号によって互いに同期化される。
【０１２４】各受信フレームはＦＤＤＩプロトコルにお
けるＦＣフィールドのような識別フィールドを含む。フ
レームがストアされるディスクリプタ・リングは識別フ
ィールドの内容をリングに相関する対応する識別子と整
合することによって識別される。
けるＦＣフィールドのような識別フィールドを含む。フ
レームがストアされるディスクリプタ・リングは識別フ
ィールドの内容をリングに相関する対応する識別子と整
合することによって識別される。
【０１２５】もし満たされたリングまたはパリティエラ
ーのときに発生するかもしれないブロックされたディス
クリプタ・リングがあれば、この発明の別の局面はブロ
ックされていないリングへの行き先を有するフレームが
受信され続けることを可能にするため受信径路のブロッ
クを防ぐ。この発明のこの局面に従って、動作の放棄モ
ードでは、かつブロックされたリングに応答して、ＤＭ
Ａコントローラはブロックされたリングに入来する次の
フレームを放棄する。コントローラの動作の正規モード
では、ブロックされたディスクリプタ・リングに入来す
るフレームは受信径路内の制限された容量のＦＩＦＯメ
モリにストアされる。
ーのときに発生するかもしれないブロックされたディス
クリプタ・リングがあれば、この発明の別の局面はブロ
ックされていないリングへの行き先を有するフレームが
受信され続けることを可能にするため受信径路のブロッ
クを防ぐ。この発明のこの局面に従って、動作の放棄モ
ードでは、かつブロックされたリングに応答して、ＤＭ
Ａコントローラはブロックされたリングに入来する次の
フレームを放棄する。コントローラの動作の正規モード
では、ブロックされたディスクリプタ・リングに入来す
るフレームは受信径路内の制限された容量のＦＩＦＯメ
モリにストアされる。
【０１２６】この開示ではこの発明の好ましい実施例だ
けが示され記述されており、しかし前述のように、この
発明は様々な他の組合せおよび環境における使用が可能
であり、かつここで表現されたこの発明の概念の範囲内
の変化または修正が可能であることが理解されるべきで
ある。たとえば、この発明はＦＤＤＩの環境において記
述されているが、そのように制限されるべきではない。
けが示され記述されており、しかし前述のように、この
発明は様々な他の組合せおよび環境における使用が可能
であり、かつここで表現されたこの発明の概念の範囲内
の変化または修正が可能であることが理解されるべきで
ある。たとえば、この発明はＦＤＤＩの環境において記
述されているが、そのように制限されるべきではない。
【図１】先行技術において知られた型のＦＤＤＩネット
ワークの典型的な実現化例のブロック図である。
ワークの典型的な実現化例のブロック図である。
【図２】ＦＤＤＩパケットのフォーマットを示す図であ
る。
る。
【図３】ＦＤＤＩ仕様書におけるＭＡＣ副層の動作を示
す図である。
す図である。
【図４】ネットワークインタフェース（別個のノードプ
ロセッサおよびホストでの）の実現化例のブロック図で
ある。
ロセッサおよびホストでの）の実現化例のブロック図で
ある。
【図５】図４において示されている媒体アクセスコント
ローラのより詳細な図である。
ローラのより詳細な図である。
【図６】ネットワークインタフェースの要素間で実施さ
れるデータフローを示す図である。
れるデータフローを示す図である。
【図７】ネットワークインタフェースにおいて実現され
た待ち行列におけるバッファメモリの構成を示す図であ
る。
た待ち行列におけるバッファメモリの構成を示す図であ
る。
【図８】図４においてしめされたネットワークインタフ
ェースアーキテクチャにおけるネットワークＤＭＡコン
トローラのより詳細な図である。
ェースアーキテクチャにおけるネットワークＤＭＡコン
トローラのより詳細な図である。
【図９】バッファメモリ伝送待ち行列を示す図である。
【図１０】ネットワーク上で伝送されるべきデータがど
のようにシステムメモリから移動されるかを示す一般化
されたフローチャートである。
のようにシステムメモリから移動されるかを示す一般化
されたフローチャートである。
【図１１】バッファメモリにおいて待ち行列にされた伝
送パケットの図である。
送パケットの図である。
【図１２】ネットワークから受信されたデータがどのよ
うにシステムメモリに移動されるかを示す一般化された
フローチャートである。
うにシステムメモリに移動されるかを示す一般化された
フローチャートである。
【図１３】バッファメモリ受信待ち行列の構造を示す図
である。
である。
【図１４】バッファメモリ内にストアされている受信パ
ケットのフォーマットを示す。
ケットのフォーマットを示す。
【図１５】媒体アクセスコントローラ、ネットワークＤ
ＭＡコントローラおよびバッファメモリ間の信号の流れ
を示す図である。
ＭＡコントローラおよびバッファメモリ間の信号の流れ
を示す図である。
【図１６】（ａ）は別個のノードおよびホストプロセッ
サバス上のノードおよびホストプロセッサメモリを示す
ブロック図であり、（ｂ）はヘッダ／データ分割を実施
するためのノードおよびホストプロセッサメモリとネッ
トワークＤＭＡコントローラとの間のハンドシェイクを
示す図である。
サバス上のノードおよびホストプロセッサメモリを示す
ブロック図であり、（ｂ）はヘッダ／データ分割を実施
するためのノードおよびホストプロセッサメモリとネッ
トワークＤＭＡコントローラとの間のハンドシェイクを
示す図である。
【図１７】バッファメモリによる受信フレームのアンロ
ーディングを示す信号タイミング図である。
ーディングを示す信号タイミング図である。
【図１８】バッファメモリ内の伝送フレームをローディ
ングすることを示す信号タイミング図である。
ングすることを示す信号タイミング図である。
【図１９】バッファメモリによるバックツーバック読出
および書込を示すタイミング図である。
および書込を示すタイミング図である。
【図２０】受信および伝送ディスクリプタの包括的な構
造を示す図である。
造を示す図である。
【図２１】ディスクリプタ・リングの図である。
【図２２】ディスクリプタを使用した伝送フレームの連
結を示す図である。
結を示す図である。
【図２３】ヘッダ／データ分割に基づいてパケットを受
信するシステムメモリ内の多重受信リングを示す図であ
る。
信するシステムメモリ内の多重受信リングを示す図であ
る。
【図２４】ヘッダ／データ分割に基づいた異なった物理
メモリに径路付けられた受信フレームの図である。
メモリに径路付けられた受信フレームの図である。
【図２５】ＦＣフィールドに基づいてパケットを受信す
るシステムメモリ内の多重受信リングを示す。
るシステムメモリ内の多重受信リングを示す。
【図２６】ＦＣフィールドに基づいて異なったディスク
リプタ・リングに径路付けられた受信フレームの図であ
る。
リプタ・リングに径路付けられた受信フレームの図であ
る。
【図２７】ネットワークＤＭＡコントローラの動作の「
ブロックされた受信上の放棄」モードを示す図である。
ブロックされた受信上の放棄」モードを示す図である。
１２０ 媒体アクセスコントローラ
１２６ バッファメモリ
Claims (27)
- 【請求項１】 複数個のプロセッサおよびバッファに
配列されたデータをストアするための少なくとも第１お
よび第２のメモリを含み、前記第１および第２のメモリ
はそれぞれ第１および第２のバス上にあり、前記第１お
よび第２のバスは第３のバスに接続されるネットワーク
アダプタのためのネットワークコントローラであって、
前記第１および第２のメモリの選択された１つにアクセ
スするために第１のメモリ要求信号および第２のメモリ
要求信号のうちの一方または他方を送るための前記第３
のバス上のネットワークＤＭＡコントローラ手段と、前
記第１のバスに結合され、かつ前記第１のメモリ要求信
号にのみ応答し、ＤＭＡコントローラに第１のメモリ肯
定応答信号を送るための手段と、前記第２のバスに結合
され、かつ前記第２のメモリ要求信号にのみ応答し、Ｄ
ＭＡコントローラに第２のメモリ肯定応答信号を送るた
めの手段とを含み、前記ネットワークＤＭＡコントロー
ラ手段は前記第１および第２の肯定応答信号に応答し、
前記第１および第２のメモリの選ばれた１つにのみアク
セスするための手段を含むネットワークコントローラ。 - 【請求項２】 前記第１および第２のメモリはそれぞ
れホストおよびノードプロセッサメモリを含む、請求項
１に記載のコントローラ。 - 【請求項３】 前記ノードプロセッサメモリからヘッ
ダ情報にアクセスするためのかつ前記ホストプロセッサ
メモリからデータにアクセスするための手段を含む、請
求項２に記載のコントローラ。 - 【請求項４】 前記ホストおよびノードプロセッサメ
モリ内のロケーションへの選択的な転送のため別個のデ
ィスクリプタ・リングの中に受信されたフレームをスト
アするための手段を含む、請求項２に記載のコントロー
ラ。 - 【請求項５】 前記ノードプロセッサメモリにヘッダ
およびディスクリプタをストアするためのかつ前記ホス
トメモリに受信データおよびディスクリプタをストアす
るための手段を含む、請求項２に記載のコントローラ。 - 【請求項６】 複数個のプロセッサおよびバッファに
配列されたデータをストアするための少なくとも第１お
よび第２のメモリを含み、前記第１および第２のメモリ
はそれぞれ第１および第２のバス上にあり、前記第１お
よび第２のバスは第３のバスに接続されているネットワ
ークアダプタのための、前記ネットワーク上のプロセッ
サと選択的に前記第１および第２のメモリとの間のデー
タフローを制御する方法であって、前記第１および第２
のメモリの選択された１つにアクセスするために第１の
メモリ要求信号および第２のメモリ要求信号の一方また
は他方を前記第３のバスに送るステップと、第１のバス
上の前記第１のメモリ要求信号のみに反応して第１のメ
モリ肯定応答信号をＤＭＡコントローラに送るステップ
と、第２のバス上の前記第２のメモリ要求信号だけに反
応して第２のメモリ肯定応答信号をＤＭＡコントローラ
に送るステップと、前記第１および第２の肯定応答信号
に反応して前記第１および第２のメモリの選択された１
つにのみアクセスするステップとを含む方法。 - 【請求項７】 複数個のプロセッサおよびフレームに
配列されたデータをストアするための少なくとも第１お
よび第２のメモリを含むネットワークアダプタのための
ネットワークコントローラであって、前記第１および第
２のメモリにおける任意の場所において複数個のバッフ
ァを確立するための手段と、前記バッファを指す複数個
のディスクリプタ・リングを形成する隣接した場所にお
けるディスクリプタを前記第１および第２のメモリ内に
任意に確立するための手段と、各リングのディスクリプ
タとを含み、各々は前記第１および第２のメモリの一方
または他方を指す印を有するネットワークコントローラ
。 - 【請求項８】 各フレームはフレーム制御コードを表
わすデータを含むフレーム制御フィールドを含み、かつ
受信フレームをストアするための前記複数個のディスク
リプタ・リング間の特定のリングは前記受信フレームの
フレーム制御フィールドの内容に従って選択される、請
求項７に記載のネットワークコントローラ。 - 【請求項９】 フレームに配列されたデータをストア
するための第１および第２のメモリをそれぞれ有するホ
ストおよびノードプロセッサを含むファイバ分布された
データインタフェース（ＦＤＤＩ）ネットワークのため
のネットワークコントローラであって、前記第１および
第２のメモリ内の任意のロケーションにおいて複数個の
バッファを確立するための手段と、前記バッファを指す
ディスクリプタ・リングを形成する隣接するロケーショ
ンにおけるディスクリプタを前記第１および第２のメモ
リ内に任意に確立するための手段とを含み、各フレーム
はフレーム制御フィールドを有し、さらに前記受信フレ
ームのフレーム制御フィールドの内容に従って受信フレ
ームをストアするためのリングを選択するための手段と
を含むネットワークコントローラ。 - 【請求項１０】 複数個のプロセッサおよびフレーム
に配列された受信データをバッファ内にストアするため
の少なくとも第１および第２のメモリを含むネットワー
クアダプタのためのネットワークコントローラであって
、前記第１および第２のメモリ内の任意のロケーション
において複数個のバッファをストアするための手段を含
み、前記第１および第２のメモリ内のバッファはそれぞ
れ第１および第２の長さを有し、さらに前記第１および
第２メモリのどちらか１つに受信データの各フレームの
第１の受信された部分をストアするためのバッファを指
す前記第１のメモリ内の第１のディスクリプタ・リング
を形成する隣接するロケーションにおける第１のディス
クリプタをストアするための手段と、前記第１および第
２のメモリのどちらかの１つに各受信フレームの次の受
信部分を含むバッファを指す前記第２のメモリ内の第２
のディスクリプタ・リングを形成する隣接するロケーシ
ョンにおける第２のデータディスクリプタをストアする
ための手段とを含むネットワークコントローラ。 - 【請求項１１】 各ディスクリプタ・リングおよびそ
の相関するバッファは同じメモリ内にある、請求項１０
に記載のネットワークコントローラ。 - 【請求項１２】 異なったディスクリプタ・リングに
与えられた共通のフレームのデータを相関するための手
段を含む，請求項１０に記載のネットワークコントロー
ラ。 - 【請求項１３】 前記相関する手段が各受信データの
各フレームにおけるフレーム番号を含む、請求項１２に
記載のネットワークコントローラ。 - 【請求項１４】 複数個のプロセッサおよびフレーム
に配列された各々がヘッダ部分およびデータ部分を有す
る受信データをバッファにストアするための少なくとも
第１および第２のメモリを含むネットワークアダプタの
ためのネットワークコントローラであって、前記第１お
よび第２のメモリ内の任意のロケーションにおいて複数
個のバッファをストアするための手段と、前記第１およ
び第２のメモリのうちのどちらか１つにおける受信デー
タのヘッダを含むバッファを指す前記第１のメモリにお
けるヘッダディスクリプタ・リングを形成する隣接する
場所におけるヘッダディスクリプタをストアするための
手段と、前記第１および第２のメモリのうちのどちらか
１つにおける受信データを含むバッファを指す前記第２
のメモリ内のデータディスクリプタ・リングを形成する
隣接するロケーションにおけるデータディスクリプタを
確立するための手段とを含み、前記バッファの各々はフ
レーム内の受信データの少なくとも一部をストアするネ
ットワークコントローラ。 - 【請求項１５】 関連するヘッダおよびデータの対を
相関するための手段を含む、請求項１４に記載のネット
ワークコントローラ。 - 【請求項１６】 前記相関する手段は前記受信データ
の各フレームにおけるフレーム番号を含む、請求項１４
に記載のネットワークコントローラ。 - 【請求項１７】 複数個のプロセッサおよびフレーム
に配列され、かつフレーム特徴を表わす情報を含む受信
データのパケットをストアするためのメモリ手段を含む
ネットワークアダプタのためのネットワークコントロー
ラであって、ＦＩＦＯメモリと、前記ＦＩＦＯメモリお
よび前記メモリ手段を含む受信データ径路と、前記メモ
リ手段内の任意のロケーションにおいて複数個の受信バ
ッファを確立するため のおよび前記受診バッファを
指すディスクリプタ・リングを形成する隣接するロケー
ションにおけるディスクリプタを前記メモリ手段内に確
立するための手段と、前記フレーム特徴に対応するディ
スクリプタ・リングへ前記受診データ径路上を入来する
受診フレームをストアするための手段と、ブロックされ
た受診リングを検出しかつ応答して前記ブロックされた
ディスクリプタ・リングに入来する次のフレームを放棄
するための手段とを含むネットワークコントローラ。 - 【請求項１８】 バッファメモリ、複数個のプロセッ
サおよびフレームに配列されたデータのパケットをスト
アするためのメモリ手段とを含むネットワークアダプタ
のためのネットワークコントローラであって、前記メモ
リ手段内の任意のロケーションに複数個の受信バッファ
を確立するための、かつ前記バッファを指すディスクリ
プタ・リングを形成するそこで隣接するロケーションに
おけるディスクリプタを確立するための手段と、入来す
るデータパケットを受信するための、かつ前記メモリ手
段に前記バッファメモリを介して前記パケットを渡す手
段とを含み、各パケットは対応するバッファを指すディ
スクリプタを指定するデータを含み、さらに指定された
ディスクリプタによって指されたバッファに入来するデ
ータパケットをストアするための手段と、ブロックされ
たリングを検出するための手段と、前記バッファメモリ
においてそこに入来する次のパケットをストアするため
に検出されたブロックされたリングおよび前記ネットワ
ークコントローラの正規の制御モードに反応する第１の
手段と、そこに入来する次のパケットを放棄するために
検出されたブロックされたリングおよび前記ネットワー
クコントローラの放棄制御モードに反応する第２の手段
とを含むネットワークコントローラ。 - 【請求項１９】 複数個のプロセッサと、フレームに
配列され、フレーム特徴を表わす情報を含む受信データ
のパケットをストアするためのメモリ手段と、ＦＩＦＯ
メモリと、前記ＦＩＦＯメモリを通り前記メモリ手段へ
の受信データフロー径路と、前記メモリ手段内の任意の
ロケーションに複数個の受信バッファを確立するための
かつ前記受信バッファを指すディスクリプタ・リングを
形成する隣接するロケーションにおけるディスクリプタ
を前記メモリ手段内の確立するための手段と、前記フレ
ーム特徴に対応するディスクリプタ・リングへ前記受信
データ径路上を入来する受信フレームを供給するための
手段とを含むネットワークアダプタのための受信データ
フローを制御する方法であって、受信データフロー径路
においてブロックされたディスクリプタ・リングを検出
するステップと、かつ応答して、前記ブロックされたデ
ィスクリプタ・リングに入来する次のフレームを放棄す
るステップとを含む方法。 - 【請求項２０】 複数個のプロセッサと、フレームに
配列され、フレーム特徴を表わす情報を含む受信データ
をストアするためのメモリ手段と、ＦＩＦＯメモリと、
前記ＦＩＦＯメモリを介して前記メモリ手段への受信デ
ータフロー径路と、前記メモリ手段内の任意のロケーシ
ョンに複数個の受信バッファを確立するためのかつ前記
受信バッファを指すディスクリプタ・リングを形成する
ディスクリプタを前記メモリ手段内の隣接する場所に確
立するための手段と、前記フレーム特徴に対応するディ
スクリプタ・リングに前記受信データ径路上を入来する
受信フレームを供給するたの手段とを含む、選択的に正
規および放棄モードで作動するネットワークアダプタの
ための受信データフローを制御する方法であって、受信
データフロー径路においてブロックされたディスクリプ
タ・リングを検出するステップと、検出されたブロック
されたリングおよび前記アダプタの動作の正規モードに
応答して、前記バッファメモリ内に前記アダプタへ入来
する次のパケットをストアするステップと、検出された
ブロックされたリングおよび前記アダプタの動作の放棄
モードに応答して、前記アダプタに入来する次のパケッ
トを放棄するステップとを含む方法。 - 【請求項２１】 各々がフレーム制御フィールドを含
むフレームに配列されたデータをストアするための第１
および第２のメモリをそれぞれ有するホストおよびノー
ドプロセッサを含むファイバ分布されたデータインタフ
ェース（ＦＤＤＩ）ネットワークのための受信フレーム
を処理する方法であって、前記第１および第２のメモリ
内の任意のロケーションにおいて複数個のバッファを確
立するステップと、前記バッファを指すディスクリプタ
・リングを形成する隣接するロケーションにおいてディ
スクリプタを前記第１および第２のメモリ内に任意に確
立するステップと、前記受信フレームのフレーム制御フ
ィールドの内容に従って受信フレームをストアするため
のリングを選択するステップとを含む方法。 - 【請求項２２】 複数個のプロセッサおよびフレーム
に配列された受信データをバッファにストアするための
少なくとも第１および第２のメモリを含むネットワーク
アダプタのための受信フレームを処理する方法であって
、前記第１および第２のメモリ内の任意のロケーション
に複数個のバッファをストアするステップと、前記第１
および第２のメモリのバッファはそれぞれ第１および第
２の長さを有し、第１の長さは第２の長さより小さく、
さらに前記第１および第２のメモリのうちのどちらか１
つにおいて受信データの各フレームの第１の受信された
部分をストアするためのバッファを指す前記第１のメモ
リにおける第１のディスクリプタ・リングを形成する隣
接するロケーションにおける第１のディスクリプタを確
立するステップと、前記第１および第２のメモリのうち
のどちらかの１つにおいて各受信フレームの次に受信さ
れた部分を含むバッファを指す前記第２のメモリにおけ
る第２のディスクリプタ・リングを形成する隣接するロ
ケーションにおける第２のデータディスクリプタを確立
するステップとを含む方法。 - 【請求項２３】 複数個のプロセッサおよび各々がヘ
ッダ部分およびデータ部分を有するフレームに配列され
た受信データをバッファにストアするための少なくとも
第１および第２のメモリを含むネットワークアダプタの
ための受信フレームを処理する方法であって、前記第１
および第２のメモリ内の任意のロケーションに複数個の
バッファを確立するステップと、前記第１および第２の
メモリのどちらかの１つにおける受信データのヘッダを
含むバッファを指す前記第１のメモリ内のヘッダディス
クリプタ・リングを形成する隣接する場所においてヘッ
ダディスクリプタをストアするステップと、前記第１お
よび第２のメモリのうちのどちらかの１つにおける受信
データを含むバッファを指す前記第２のメモリにおける
データディスクリプタ・リングを形成する隣接するロケ
ーションにおける隣接するロケーションにおけるデータ
ディスクリプタをストアするステップとを含む方法。 - 【請求項２４】 関連するヘッダおよびデータの対を
相関するステップを含む、請求項２３に記載の方法。 - 【請求項２５】 前記相関するステップは各前記ヘッ
ダおよびデータの対に共通のフレーム番号を割り当てる
ことを含む、請求項２４に記載の方法。 - 【請求項２６】 複数個のプロセッサおよびフレーム
に配列されたデータをストアするための少なくとも第１
および第２のメモリを含むネットワークアダプタのため
の受信データのフレームを処理する方法であって、前記
第１および第２のメモリ内の任意の場所に複数個のバッ
ファを確立するステップと、前記バッファを指す複数個
のディスクリプタ・リングを形成する隣接するロケーシ
ョンにおけるディスクリプタを前記第１および第２のメ
モリ内に任意に確立するステップとを含み、各リングの
ディスクリプタは各々前記第１および第２の一方または
他方を指す印を有し、さらに入来する受信フレームにお
ける情報コード信号を検出するステップと、各前記情報
コード信号を前記ディスクリプタ・リングの特定の１つ
と相関させるステップと、前記特定のディスクリプタ・
リングによって指されたバッファにおいて各入来する受
信データのフレームをストアするステップとを含む方法
。 - 【請求項２７】 各々がフレーム制御フィールドを含
むフレームに配列されているデータをストアするための
第１および第２のメモリをそれぞれ有するホストおよび
ノードプロセッサを含むファイバ分布されたディジタル
インタフェース（ＦＤＤＩ）ネットワークのための受信
データのフレームを処理する方法であって、前記第１お
よび第２のメモリ内の任意のロケーションに複数個のバ
ッファを確立するステップと、前記バッファを指すディ
スクリプタ・リングを形成する隣接する場所におけるデ
ィスクリプタを前記第１および第２のメモリ内に任意に
確立するステップと、前記受信フレームのフレーム制御
フィールドの内容に従って受信フレームをストアするた
めのリングを選択するステップとを含む方法。
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