JP2002508126A - スイッチ・ネットワーク要素における共用メモリ管理 - Google Patents

Abstract

(57)【要約】 スイッチ・ネットワーク要素（１００）における共用メモリ管理（２００）の方法と装置を実現する。本発明の一様態によれば、パケット中継デバイス（１４０）用の共用メモリ・マネージャ（２２０）は共用メモリ（２３０）内の多数のバッファのそれぞれについてのバッファ使用度（たとえば、使用度カウント）に関する情報を格納しているポインタ・メモリ（３２０）を備えている。ポインタ・メモリ（３２０）にはエンコーダ（４１０）が結合され、空きバッファを含む一組のバッファを示す出力を生成する。共用メモリ・マネージャ（２２０）は、さらに、ポインタ・ジェネレータ（４４０）を備えており、これはエンコーダ（４１０）に結合され、その一組のバッファ内に空きバッファを配置する。ポインタ・ジェネレータ（４４０）はさらに、エンコーダ（４１０）の出力とその一組のバッファ内の空きバッファの配置に基づいて空きバッファへのポインタを生成するように構成されている。本発明の他の様態によれば、パケット中継デバイス（１００）には、パケットをネットワーク上に送信するための多数の出力ポート（１１７）と、ネットワークからパケットを受信し、パケットをバッファリングし、パケットを複数の出力ポート（１１７）に中継するための出力ポートに結合されている多数の入力ポート（１１７）が備えられている。パケット中継デバイス（１００）はさらに、一時的にパケットをバッファリングするためいくつかのバッファ（１４０）にセグメント分割されている共用メモリ（２３０）を備えている。共用メモリ（２３０）に格納されるのは高々１つの与えられたパケットのコピーである。パケット中継デバイス（１００）はさらに、入力ポート（１１７）の代わりにバッファを動的に割り当て、それぞれのバッファの所有カウントを追跡する共用メモリ・マネージャ（２２０）を備える。

Description

【発明の詳細な説明】 スイッチ・ネットワーク要素における共用メモリ管理関連出願への相互参照 本出願は、１９９７年６月３０日出願の「Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｍａ ｎａｇｅｍｅｎｔ ｉｎ ａ Ｓｗｉｔｃｈｅｄ Ｎｅｔｗｏｒｋ Ｅｌｅｍｅ ｎｔ」（整理番号０８２２２５．Ｐ２３５４）という名称の米国特許同時係属出 願第０８／８８５，１１８号の一部継続出願である。発明の分野 本発明は、一般に、コンピュータ・ネットワーク・デバイスにおけるパケット 中継の分野に関するものである。より詳細には、本発明はスイッチ・ネットワー ク要素における共用メモリ管理に関するものである。発明の背景 ユーザが増え、たとえば、マルチメディア・アプリケーションを使ってインタ ーネットやＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂにアクセスする機会が増えたことで、 既存のネットワークの帯域幅を拡大しなければならなくなっている。したがって 、将来のネットワークは非常に高い帯域幅と多数のユーザをサポートできなけれ ばならない。さらに、このようなネットワークでは、データ、音声、映像など、 通常異なる帯域幅を必要とする複数のトラフィック・タイプをサポートできなけ ればならない。 統計調査により、ネットワーク・ドメイン、つまり相互接続されたローカル・ エリア・ネットワーク（ＬＡＮ）のグループは、それぞれのＬＡＮに接続された 個々の端局の数とともに、将来急激に増大することがわかっている。したがって 、こうした増加に対応するため、ネットワーク帯域幅を増やし、リソースの使用 効率を高める必要がある。 従来のスイッチ・ネットワーク要素における非効率の共通の原因は、パケット ・バッファリングのためのメモリ管理機構である。パケット・バッファリングは 、通常、パケットの損失を防ぐためスイッチ・ネットワーク要素に必要なもので ある。輻輳の潜在的要因の１つに、入力ポートと出力ポートの間の速度の不整合 がある。たとえば、高速な入力ポート（たとえば、１０００Ｍｂ／ｓ）から低速 な出力ポート（たとえば、１０Ｍｂ／ｓ）へトラフィックを中継する場合、低速 な出力ポートは、高速な入力ポートでのパケット受信速度でパケットをネットワ ークに送信することはできない。そのため、パケットをバッファリングしなけれ ばならず、さもないとパケットが取りこぼされることになる。特定のトラフィッ ク・パターンもまた、輻輳の原因となりうる。スイッチ・ネットワーク要素を横 断するトラフィック・パターンでは、たとえば、複数の入力ポートからデータを 同じ出力ポートに中継する必要がある。その結果、出力ポートに一時的輻輳が発 生することがある。さらに、複数の入力ポートに到着したマルチキャスト・トラ フィックを多数の出力ポートに中継する必要がある場合もある。すると、トラフ ィックが増大し、複数の出力ポートで一時的輻輳が発生する可能性がある。最後 に、共通リソースの競合も輻輳に寄与することがある。たとえば、パケット中継 に必要な共通リソースにより、着信トラフィックが複数の入力ポートに滞留する 場合がある。他の入力ポートが中継データベースなどの特定の共通リソースにア クセスしている最中にパケットを特定の入力ポートでバッファリングする必要が ある。 通常、必要なパケット・バッファリングを実現するために２つの方法のうちの １つを用いる。第１の方法は、入力ポート・バッファリングであり、適切な出力 ポートに中継できるようになるまで一時的にパケット・データを格納しておくた めパケット（バッファ）メモリを入力ポート関連付けるというものである。第２ の方法は、出力ポート・バッファリングであり、接続されているリンクに送信で きるようになるまでパケットを一時的に格納しておくためパケット・メモリを出 力ポートに関連付けるというものである。 高性能スイッチ・ネットワーク要素を実装するうえでのアーキテクチャ面の主 要な問題点は、各ポートのパケット・バッファリングの正しい量を決定するとい うことである。パケット・メモリの容量が不適切だと、複数のポートのうちの１ つであっても、スイッチ全体に対し性能に重大な影響を及ぼすおそれがある。他 方、バッファリングの容量があまり多すぎても、スイッチング構造のコストばか りが嵩み、メリットはまったくないということになる。ポートごとに必要なバッ ファリング容量を見積もるのは困難であるため、多くの実装が高価すぎたり、あ まりよい性能を発揮しなかったり、あるいはその両方であったりする。 前記に基づき、効率改善の一候補として、ネットワーキング・デバイスのメモ リ管理機構が挙げられる。さらに、リソース共用は本質的に効率がよいものだと いう点と、ネットワーク・トラフィックには爆発的に増大する性質があるという 点を認識すると、動的なパケット・メモリ管理方式を使用して、パケット・バッ ファリングのためにすべての入出力ポート間の共通パケット・メモリの共用をし やすくすることが望ましい。発明の概要 スイッチ・ネットワーク要素における共用メモリ管理の方法と装置について説 明する。本発明の一様態によれば、パケット中継デバイス用の共用メモリ・マネ ージャは共用メモリ内の多数のバッファのそれぞれについてのバッファ使用度に 関する情報を格納しているポインタ・メモリを備えている。ポインタ・メモリに はエンコーダが結合されている。エンコーダは、複数の空きバッファを含む一組 のバッファを示す出力を生成するように設定されている。さらに共用メモリ・マ ネージャは、ポインタ・ジェネレータを備えている。ポインタ・ジェネレータは 、エンコーダに結合され、その一組のバッファ内に空きバッファを配置するよう に設定されている。ポインタ・ジェネレータはさらに、エンコーダの出力とその 一組のバッファ内の空きバッファの配置に基づいて空きバッファへのポインタを 生成するように設定されている。 本発明の他の様態によれば、パケット中継デバイスには、パケットをネットワ ーク上に送信するための多数の出力ポートと、ネットワークからパケットを受信 し、パケットをバッファリングし、パケットを複数の出力ポートに中継するため の出力ポートに結合されている多数の入力ポートが備えられている。パケット中 継デバイスはさらに、出力ポートと入力ポートに結合された共用メモリも備えて いる。共用メモリは、一時的にパケットをバッファリングするためいくつかのバ ッファにセグメント分割されている。しかし、与えられた任意の時点において、 共用メモリに格納されるのは高々１つの与えられたパケットのコピーである。パ ケット中継デバイスはさらに、入力ポートと出力ポートに結合されている共用メ モリ・マネージャも備えている。共用メモリ・マネージャは、入力ポートの代わ りにバッファを動的に割り当てて、入力ポートと出力ポートが提供する情報に基 づきそれぞれのバッファの所有カウントを追跡する。 本発明の他の様態により、パケット中継の方法が実現される。この方法には、 共用メモリ内の複数のバッファを識別する複数のバッファ・ポインタを動的に割 り当てる方法が含まれる。パケットを受信すると、パケットは複数のバッファ内 に格納される。次に、中継決定に基づいて、バッファ・ポインタが伝送される。 最後に、バッファからパケットを受信した後、パケットが送信される。 本発明の他の特徴は、添付の図面と後述の詳細な説明から明白である。図面の簡単な説明 本発明について、限定的なものではなく、例示的なものとして、添付の図面の 図で説明する。同じ参照番号は同じ要素を指している。 第１図は、本発明の一実施形態によるスイッチの図である。 第２図は、第１図のスイッチで使用できるスイッチング要素の例を示す簡単な ブロック図である。 第３Ａ図は、本発明の一実施形態による第２図の共用メモリの論理図である。 第３Ｂ図は、本発明の一実施形態による第２図の共用メモリ・マネージャのブ ロック図である。 第４図は、本発明の一実施形態による第３Ｂ図のバッファ追跡プロセスのブロ ック図である。 第５図は、本発明の一実施形態によるバッファ割り当て処理を示す流れ図であ る。 第６図は、本発明の一実施形態によるバッファ所有伝送処理を示す流れ図であ る。 第７図は、本発明の一実施形態によるバッファ戻り処理を示す流れ図である。詳細な説明 スイッチ・ネットワーク要素における共用メモリ管理のための方法と装置につ いて説明する。以下の説明では、説明のため多数の具体的詳細を提示し、本発明 が完璧に理解されるようにしている。ただし、当業者にとっては、本発明がこう した具体的詳細のいくつかがないとしても実施可能であることは明白である。他 の場合については、よく知られている構造とデバイスをブロック図形式で示す。 本発明は多数のステップから成り立っており、以下の段ではこれについて説明 する。本発明のステップは後述のハードウェア部品によって実行するのが好まし いが、それとは別に、メモリ、ＣＤ−ＲＯＭ、フロッピディスク、またはその他 の記憶媒体などの機械読取り可能媒体に格納されている機械実行可能命令によっ て実現し、これらの命令を使ってプログラムされている汎用または専用プロセッ サでこれらのステップを実行することもできる。さらに、本発明の実施形態につ いて、高速イーサネット・スイッチに関して説明する。ただし、ここで説明する 方法と装置は、他の種類のネットワーク・デバイスおよびプロトコルにも等しく 適用可能である。 ネットワーク要素の例 本発明の教示に従って動作するネットワーク要素の一実施形態の概要が第１図 に示されている。ネットワーク要素を使用して、さまざまな形態で多数のノード と端局を相互接続する。特に、多層分散ネットワーク要素（ＭＬＤＮＥ）の応用 例では、イーサネットとも呼ばれるＩＥＥＥ８０２．３規格などの同種データ・ リンク層上で定義済みプロトコルによりパケットを中継する。他のプロトコルも 使用可能である。 ＭＬＤＮＥの分散アーキテクチャは、知られている、あるいは将来のさまざま な中継アルゴリズムに従ってメッセージ・トラフィックを中継するように設定す ることが可能である。好ましい実施形態では、ＭＬＤＮＥは、インターネット・ プロトコル・スート、より詳細にはイーサネットＬＡＮ規格とメディア・アクセ ス制御（ＭＡＣ）データ・リンク層上の伝送制御プロトコル（ＴＣＰ）およびイ ンターネット・プロトコル（ＩＰ）を使用してメッセージ・トラフィックを処理 するように設定されている。ＴＣＰはここでは第４層プロトコルとも呼ばれ、Ｉ Ｐは第３層プロトコルと呼ばれる。説明のために、本発明で層といった場合には 、通常、国際標準化機構（ＩＳＯ）によって策定された開放型システム相互接続 （ＯＳＩ）７層モデルのことを意味する。 ＭＬＤＮＥの実施形態において、ネットワーク要素は分散方式でパケット中継 機能を実施するように設定されている、つまり機能の異なる部分はＭＬＤＮＥの 異なるサブシステムによって実行されるが、機能の最終結果はノードと端局の両 方に対して透過的であるということである。以下の説明と、第１図の図からわか るように、ＭＬＤＮＥのアーキテクチャはスケーラブルであり、設計者は予測し ながらサブシステムを追加して行くことで外部の接続数を増やすことができ、し たがってＭＬＤＮＥをスタンドアローンのルータとしてかなり自由に定義するこ とが可能である。 第１図のブロック図形式で示されているように、ＭＬＤＮＥ１０１は多数の内 部リンク１４１を使用して相互接続されている多数のサブシステム１１０を含み 、さらに大きなスイッチを構成する。一実施形態によれば、サブシステム１１０ は２つのサブシステムの間に少なくとも１つの内部リンクを用意することにより 完全にメッシュ化することができる。それぞれのサブシステム１１０は、中継デ ータベースとも呼ばれる中継およびフィルタ処理メモリ１４０に結合されている スイッチング要素１００を備える。中継およびフィルタ処理データベースには、 中継メモリ１１３および連想メモリ１１４を含めてもよい。中継メモリ（または データベース）１１３は、受信パケットのヘッダとの一致を調べるために使用さ れるアドレス表を格納する。連想メモリ（またはデータベース）は、ＭＬＤＮＥ を介してパケットを中継する場合に中継属性を識別するのに使用される中継メモ リ内の各エントリと関連付けられたデータを格納する。入力機能と出力機能を持 つ多数の外部ポート（図には示されていない）が外部接続１１７とインタフェー スする。一実施形態において、それぞれのサブシステムは複数のギガビット・イ ーサネット・ポート（ここで使用しているギガネット・イーサネットという用語 はキャリア検知多重アクセス／衝突検出（ＣＳＭＡ／ＣＤ）をメディア・アクセ ス方法として採用しているネットワークに適用されるものであり、一般に、各種 媒体上で１０００Ｍｂ／ｓの中継速度で動作し、イーサネット形式または電気電 子技術者協会（ＩＥＥＥ）規格８０２．３形式のデータ・パケットを送信する） 、高速イーサネットポート（ここで使用する高速イーサネットという用語は、Ｃ ＳＭＡ／ＣＤをメディア・アクセス方式として採用しているネットワークに適用 されるものであり、一般に、各種媒体上で１００Ｍｂ／ｓの中継速度で動作し、 イーサネット形式またはＩＥＥＥ規格８０２．３形式のデータ・パケットを送信 する）、およびイーサネット・ポート（ここで使用するイーサネットという用語 は、ＣＳＭＡ／ＣＤをメディア・アクセス方式として採用しているネットワーク に適用されるものであり、一般に、各種媒体上で１０Ｍｂ／ｓの転送速度で動作 し、イーサネット形式またはＩＥＥＥ規格８０２．３形式のデータ・パケットを 送信する）をサポートしている。内部リンク１４１を使用して、内部ポート（図 には示されていない）を結合する。内部リンクを使用すると、ＭＬＤＮＥは複数 のスイッチング要素同士を接続して、１つのマルチギガビット・スイッチを構成 することができる。 ＭＬＤＮＥ１０１はさらに、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）などの通信バス１５１を介して個々のサブ システム１１０に結合されている中央処理システム（ＣＰＳ）１６０を備える。 ＰＣＩは、単に通信バスの例として言及したものであり、当業者であればバスの 種類は実装ごとに異なることがあることを理解できるであろう。ＣＰＳ１６０は 、中央メモリ１６３に結合されている中央処理装置（ＣＰＵ）１６１を備える。 中央メモリ１６３には、さまざまなサブシステム１１０の個々の中継メモリ１１ ３に格納されているデータのコピーが収められる。ＣＰＳ１６０は、各サブシス テム１１０との直接制御および通信インタフェースを備えており、スイッチング 要素１００の間の通信および制御を中央で一括して行うことができる。 スイッチング要素の例 第２図は、第１図のスイッチング要素のアーキテクチャ例を示す簡単なブロッ ク図である。図のスイッチング要素１００は、中央処理装置（ＣＰＵ）インタフ ェース２１５、スイッチ構造ブロック２１０、ネットワーク・インタフェース２ ０５、カスケード・インタフェース２２５、および共用メモリ・マネージャ２２ ０を備える。 パケットは、これら３つのインタフェース２０５、２１５、および２２５のう ちの１つを介してネットワーク・スイッチング要素１００を出入りする。簡単に いうと、ネットワーク・インタフェース２０５はイーサネットなどのネットワー ク通信プロトコルによ従って動作し、ネットワーク（図には示されていない）か らパケットを受信し、それぞれ複数の入力ポートおよび出力ポートを介してネッ トワーク上にパケットを送信する。スイッチング要素１００の相互接続のためオ プションのカスケード・インタフェース２２５に複数の内部リンク２２６を装備 して、さらに大きなスイッチを構成することができる。たとえば、それぞれのス イッチング要素１００を完全メッシュ・トポロジで他のスイッチング要素１００ と接続して、上記の多層スイッチを構成することができる。それとは別に、スイ ッチにカスケード・インタフェース２２５を備える、あるいは備えない単一のス イッチング要素１００を装備することもできる。 ＣＰＵ１６１は、ＣＰＵインタフェース２１５を介してネットワーク・スイッ チング要素１００にコマンドやパケットを送ることができる。この方法で、ＣＰ Ｕ１６１上で動作している複数のソフトウェア・プロセスが、新規エントリの追 加や不要なエントリの削除など、外部の中継およびフィルタ処理データベース１ ４０のエントリを管理することができる。しかし、他の実施形態では、ＣＰＵ１ ６１を中継およびフィルタ処理データベース１４０に直接アクセスできるように することもできる。いかなる場合も、パケット中継のために、ＣＰＵインタフェ ース２１５のＣＰＵポートはスイッチング要素１００への汎用ポートに似ており 、単なる他の外部のネットワーク・インタフェース・ポートであるかのように取 り扱うことができる。しかし、ＣＰＵポートへのアクセスはＰｅｒｉｐｈｅｒａ ｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）バスなどのバ ス上で発生するので、ＣＰＵポートはメディア・アクセス制御（ＭＡＣ）機能を 必要としない。 ネットワーク・インタフェース２０５に戻り、入力パケット処理と出力パケッ ト処理の主要な２つの作業について簡単に説明する。入力パケット処理はネット ワーク・インタフェース２０５の複数の入力ポートで実行することができる。入 力パケット処理には、（１）着信したイーサネットパケットを受信し確認する、 （２）適切な場合にパケット・ヘッダを修正する、（３）着信パケットの格納の ため共用メモリ・マネージャ２２０にバッファ・ポインタを要求する、（４）ス イッチ構造ブロック２１０に中継決定を要求する、（５）外部の共用メモリ２３ ０に一時的に格納するため着信パケット・データを共用メモリ・マネージャ２２ ０に中継する、（６）中継決定を受信したら、中継決定によって指示されている 出力ポート２０６にバッファ・ポインタを中継する、というステップが含まれる 。出力パケット処理は、ネットワーク・インタフェース２０５の複数の出力ポー ト２０６によって実行できる。出力処理には、共用メモリ・マネージャ２２０に パケット・データを要求する、ネットワーク上にパケットを送信する、パケット の送信後バッファ割り当て解放を要求する、というステップを含めることができ る。 ネットワーク・インタフェース２０５、ＣＰＵインタフェース２１５、および カスケード・インタフェース２２５は、共用メモリ・マネージャ２２０とスイッ チ構造ブロック２１０に結合されている。共用メモリ・マネージャ２２０は、着 信パケットをバッファリングするため、外部の共用メモリ２３０との効率のよい 中央インタフェースを用意している。スイッチ構造ブロック２１０は、ＣＰＵ１ ６１の助けを借りて中継およびフィルタ処理データベース１４０をサーチし保守 するためのサーチ・エンジンおよび学習ロジックを備えている。 スイッチ構造ブロック２１０は、インタフェース２０５、２１５、または２２ ５の代わりに中継およびフィルタ処理データベース１４０にアクセスするための サーチ・エンジンを備える。パケット・ヘッダ突合わせ検査、学習、パケット中 継、フィルタ処理、および経過時間処理は、スイッチ構造ブロック２１０で実行 可能な機能の例である。それぞれの入力ポート２０６は、受信パケットに対する 中継決定を受信するためスイッチ構造ブロック２１０と結合されている。中継決 定は、送出ポート（たとえば、外部のネットワーク・ポートまたは内部のカスケ ード・ポート）を指示し、これに基づいて対応するパケットを送信しなければな らない。ＭＡＣ ＤＡ交換のための新しいＭＡＣ受信者側アドレス（ＤＡ）など のハードウェア経路制御機能をサポートするため追加情報も中継決定に含めるこ とができる。さらに、スイッチング要素１００を介してパケット・トラフィック の優先順位付けを簡単に行えるようにするため優先順位指示も中継決定に含める ことができる。 本実施形態では、イーサネットパケットは共用メモリ・マネージャ２２０によ って中央で一括してバッファリングされる。共用メモリ・マネージャ２２０は、 すべての入力ポートおよび出力ポート２０６をインタフェースし、それぞれに代 わって動的メモリ割り当ておよび解放を実行する。入力パケット処理中に、複数 のバッファを外部共用メモリ２３０内で割り当て、共用メモリ・マネージャ２２ ０はたとえばネットワーク・インタフェース２０５から受信したコマンドに応答 して着信パケットを格納する。その後、出力パケット処理中に、共用メモリマネ ージャ２２０は外部共用メモリ２３０からパケットを取り出して、使用されなく なったバッファを解放する。複数のポートが与えられたバッファを所有できるの で、すべての出力ポート２０６が格納されているデータの送信を完了するまでバ ッファを解放しないようにするため、共用メモリ・マネージャ２２０はバッファ の所有状況を追跡するのも好ましい。 パケット・スイッチングの概要 本発明の一実施形態によれば、本発明のスイッチング要素１００は、３つのイ ンタフェース２１５、２０５、および２２５の間でイーサネット、高速イーサネ ット、ギガビット・イーサネットのパケットの経路制御および中継をワイヤ・ス ピードで行うことができる。「ワイヤ・スピード」は、与えられた入力ポート２ ０６上で受信したパケットの中継決定がつぎのパケットがその入力ポート２０６ に到着する前に完了していることを意味する用語である。 中継は、入力ポートから出力ポート２０６にポインタを受け渡すことで実行さ れる。共用メモリ・マネージャ２２０は、パケット・データ自体をローカルで格 納するのではなくパケット・データを格納するバッファにポインタをローカルで 格納することにより入力ポートおよび出力ポート２０６によって利用されるある レベルのインダイレクションを実現する。たとえば、入力および出力キューは、 入力および出力パケット処理中にポインタを一時的に格納するためにそれぞれ入 力および出力ポート２０６で保持することができる。着信パケットをバッファリ ングするためのメモリをスイッチング要素１００のすべての入力ポートおよび出 力ポート２０６によって共有されている共通メモリ・プール（たとえば共用メモ リ２３０）から割り当てる。 簡単にいうと、パケット中継プロセスが始まると、まずスイッチング要素の入 力ポート２０６のうちの１つでパケットを受信する。予め定められている個数の バッファ・ポインタを確保しておき受信パケット・データを即座に格納できるよ うにしておくことで、入力ポート２０６は常に次のパケットを受信する準備がで きていることに注意することが重要である。スイッチング要素の１００初期化時 にこれらのバッファ・ポインタを予め割り当て、その後、ポインタ数が予め定め られているしきい値を下回ったらこれらのバッファ・ポインタを共用メモリ・マ ネージャ２２０に要求することができる。この例に戻り、受信パケットの一部を 入力ポート２０６で一時的にバッファリングし、その一方で、パケットの中継先 である出力ポート２０６に関して決定を下すことができる。したがって、フィル タ処理対象のパケットは共用メモリ２３０に格納する必要はない。 特定のパケットに関する中継決定を受信した後、入力２０６はパケットに対応 する複数のバッファの所有権を適切な出力ポート２０６に伝送する。所有権の伝 送には、入力ポート２０６がパケットを送信しなければならない出力ポート２０ ６の個数を共用メモリ・マネージャ２２０に通知すること、および入力ポート２ ０６が適切なポインタを出力ポート２０６に中継することが含まれる。 バッファ・ポインタを受信すると、出力ポート２０６は接続されているリンク に送信できるようになるまでポインタを出力キューに格納しておく。出力ポート ２０６が特定のバッファからのパケット・データの送信を完了すると、バッファ 操作の終了したことを共用メモリ・マネージャ２２０に通知する。次に共用メモ リ・マネージャ２２０はバッファ所有者の数を追跡するために使用される内部カ ウントを更新し、適切であればバッファを空きプールに戻す（たとえば、バッフ ァが出力キュー内に残っていない場合）。 上記の概要から、バッファ・ポインタを使用すると、中継は入力ポート２０６ から複数の出力ポート２０６への複数のバッファ・ポインタの中継で済むように なることが理解されるであろう。さらに、パケット・データを複製する必要がな いためマルチキャスト・パケットのブルード（一斉送り）と処理を効率よく行え る。実際、特定のパケットを中継する出力ポートの数に関係なく、共用メモリ２ ３０にはパケット・データのコピーが１つだけ存在することになる。したがって 、本実施形態の一利点として、バッファ・メモリを相応に増やすことなく増加す るポート数に対応することによりアーキテクチャを徐々に拡張できるという点が 挙げられる。 共用メモリの編成 従来のスイッチング要素では一定容量のメモリを各ポートと関連付けていた。 その結果与えられたポートを介してトラフィックの実際の容量に関係しないメモ り割り当ておよびバッファリングが非効率的なものとなっている場合がある。さ らに、バッファ・メモリは分散するので、バッファ管理のロジックはポートごと に複製される。それとは対照的に、共用メモリ・マネージャ２２０では、着信パ ケットのバッファリング用の共有パケット・メモリ・プールへの効率のよい中央 インタフェースを用意している。さらに、本発明で実現しているメモリ管理機構 は、与えられたポートを介してトラフィックの量に比例するポートごとにバッフ ァリングの効率的な割り当てを行うように設計されている。一実施形態によれば 、この比例バッファリングは、動的バッファ割り当て方式と組み合わせて共用メ モリ２３０を採用することで実現されている。共用メモリ２３０は、受入インタ フェース（たとえば、ネットワーク・インタフェース２０５、カスケード・イン タフェース２２５、またはＣＰＵインタフェース２１５内の入力ポート２０６） から複数の送出インタフェース（たとえば、ネットワーク・インタフェース２０ ５、カスケード・インタフェース２２５、またはＣＰＵインタフェース２１５内 の出力ポート２０６）へ流れるパケット・データを一時的に格納するために使用 されるバッファのプールである。本質的に、共用メモリ２３０は着信帯域幅条件 と送信帯域幅条件との間で折り合いを付けるための伸び縮みするバッファとして 使用される。 この時点で、バッファ・サイズ、アドレス空間、および出力／入力ポインタ・ キュー・サイズなどのいくつかの共用メモリ・パラメータの間のトレードオフの 関係について説明すると都合がよいと思われる。たとえば、バッファ・サイズが 大きければ、パケットの一部ではなくパケット全体を収められる可能性が高くな る。しかし、パケット・サイズがバッファ・サイズの整数倍になっていないと、 無駄になるバッファ・メモリが多くなる可能性がある。一方、バッファ・サイズ が小さいと、分解度が細かくなるためこのような状況ではメモリの節約になる。 しかし、バッファを一意的に識別するために多くのアドレスが必要になる場合が あり、それぞれのパケットに対し格納用のバッファを増やす必要があると思われ る。さらに、１パケットあたりのバッファ数を増やすと、入力ポートと出力ポー ト２０６の両方でさらに多くのポインタをキューに入れなければならなくなるか もしれない。さらに、環境が予めわかっていない場合には、プログラム可能なリ ソースを用意し、バッファ・サイズ、共用メモリ・サイズ、キュー・サイズ、お よびその他のパラメータを特定の実装に合わせて最適化できるようにするのが望 ましい。たとえば、イーサネット実装では、５１２バイトのバッファ・サイズで は通常、１パケットあたり３つのバッファのうちの１つを使用することになる。 本発明の一実施形態により、共用メモリ・マネージャ２２０はパケット・メモ リの共有プールと動的バッファ割り当て方式を利用するバッファリング・アーキ テクチャを備えている。この実施形態では、共用メモリ・マネージャ２２０は共 用メモリ２３０内の空きバッファの共有プールを管理する役割を持つ。これは、 バッファ消費者（たとえば、入力ポート２０６）およびバッファ提供者（たとえ ば、出力ポート２０６）という２つのカテゴリのクライアントを処理する。バッ ファ消費者は、着信パケットの受信中の適切な時期に共用メモリ・マネージャ２ ２０に空きバッファを要求する。次に、パケット中継処理中に、バッファ所有権 が２つのクライアント・タイプの一方から他方に移る。最後に、パケット送信中 の適切な時期に、バッファ提供者によってバッファが共用メモリ・マネージャ２ ２０に戻される。 そこで第３Ａ図に戻り、多数のバッファ内でパケット・データを格納している 共用メモリ２３０の論理図を説明する。この例では、共用メモリ２３０はプログ ラム可能なサイズの多数のバッファ（ページ）に分割されている。バッファはす べて、同じサイズであってもよく、あるいはそれとは別に、個々のバッファ・サ イズが異なっていてもよい。他の実施形態では、バッファはさらに多数のメモリ ・ラインに分割することができる。それぞれのラインをパケット・データの格納 に使用することができる。他の実施形態では、さらに制御情報をメモリ・ライン のそれぞれと関連付けることもできる。制御情報には、パケット・フィールドの 終わりなどのパケット・データに効率よくアクセスするための情報を含めてもよ い。制御情報とデータとを分離することで、共用メモリ２３０に対するアクセス の効率を高めることができる。 与えられたパケットのデータは、複数のバッファに格納することができる。こ の例では、パケット＃１は３つのバッファ３５０−３５２に分散され、パケット ＃２のデータは３つのバッファ３６０−３６２に格納され、パケット＃３は１つ のバッファ３７０内にまるまる収められている。この例ではさらに、特定のパケ ットのバッファとパケット自体が共用メモリ２３０内で特定の順序で並んでいる 必要はないことがわかる。この方法により、特定のバッファが空いたら、それを 次のバッファ要求に応えるために即座に使用することができる。さらに、特定の バッファ内に格納されるパケット・データを１つのパケットに制限すると都合が よい場合もある。つまり、１つのバッファ内に複数のパケットを混在させないよ うにすることで、実装が簡単になることがある。この実施形態ではパケットが複 数のバッファのリストとして表されることが理解されるであろう。したがって、 入力ポート２０６から出力ポート２０６にパケット＃１を中継した場合には、バ ッファ３５０−３５２へのポインタを入力ポートの入力キューから除去し、それ らを出力ポート２０６の出力キューに伝送することが必要になる。 共用メモリ・マネージャの例 第３Ｂ図は、本発明の一実施形態による第２図の共用メモリ・マネージャのブ ロック図である。本実施形態によれば、共用メモリ・マネージャ２２０はバッフ ァ追跡ユニット３２９と共用メモリ・インタフェース３３０を備えている。共用 メモリ・インタフェース３３０は、共用メモリ２３０への効率のよい中央インタ フェースを実現している。バッファ追跡ユニット３２９はさらに、バッファ・マ ネージャ３２５を備えている。バッファ・マネージャ３２５は、パケット・デー タ自体をキューに入れるのではなくパケット・データを含むバッファへのポイン タをキューに入れることにより、入力ポートおよび出力ポート２０６によって利 用されるあるレベルのインダイレクションを実現している。したがって、本発明 で規定しているバッファリング機能は入力パケット・バッファリングや出力パケ ット・バッファリングなどの従来のバッファリング・カテゴリに入らない。むし ろ、ここで説明したバッファリング・アーキテクチャは、たとえば、出力キュー イング機能を持つ共用メモリ・バッファリングに最適である。ポインタはポート でキューに入れられるため、本実施形態による中継の動作は、入力ポート２０６ から複数の出力ポート２０６の出力キューに複数のバッファ・ポインタを伝送す るという形に簡素化されている。 さらに、この自由度の高い方法を用いると、共用メモリ２３０内の各バッファ を異なる時点に複数の異なるポートで「所有」することができ、しかもパケット ・データを複製しなくて済む。たとえば、マルチキャスト・パケットのバッファ ・ポインタのコピーが複数の出力ポート・キュー内にあっても、パケット・デー タのコピーを１つだけ共用メモリ２３０内に置くだけでよい。 バッファ追跡ユニット３２９はさらに、ポインタ・ランダム・アクセス・メモ リ（ＰＲＡＭ）３２０を備える。ＰＲＡＭ３２０は、共用メモリ２３０のバッフ ァに対する使用度カウンタを格納するポインタ表であって、チップ内蔵でも外付 けでもよい。本発明の譲受人はそれぞれのスイッチング要素１００を単一の特定 用途向け集積回路（ＡＳＩＣ）として実装すると都合がよいことを見いだしてい るため、オンチップで保持し望ましい高い集積度の回路実装を容易にするためポ インタ表をコンパクトに保つのが好ましい。 いかなる場合も、ＰＲＡＭ３２０を参照すると、与えられた時間でのバッファ 所有者の数はバッファ・マネージャ３２５によって認識されており、バッファ・ マネージャ３２５は動的バッファ割り当てに関してリアルタイムで効率よく空き バッファを判別し、最後の出力ポート２０６による解放後にバッファの解放処理 を効率よく行える。メモリが使用可能な場合に、バッファ追跡ユニット３２９に よって次の空きバッファを常に確保し、要求入力ポート２０６へ即座に送信でき るようにすることが重要である。以下の段ではバッファの割り当て、バッファ所 有権の伝送、バッファの解放に関わる処理について詳述する。 バッファ迫跡プロセスの例 第４図は、本発明の一実施形態による第３Ｂ図のバッファ追跡ユニット３２９ のブロック図である。説明する実施形態において、バッファ追跡ユニット３２９ はアービタ４７０、アレイ・コントローラ４５０、アドレス／データ・ジェネレ ータ４６０、ＰＲＡＭ３２０、優先順位エンコーダ４１０、およびポインタ・ジ ェネレータ４４０を備えている。 本実施形態によれば、ＰＲＡＭ３２０はさらに、カウント・アレイ４３０とタ グ・アレイ４２０を備えている。カウント・アレイ４３０は、共用メモリ２３０ 内の対応するバッファを現在使用しているポートの個数を表しているカウントを 格納するメモリである。一実施形態では、カウント・アレイ４３０内の与えられ たカウント・フィールドの位置は共用メモリ２３０内の対応するバッファの開始 アドレスを表している。この方法では、同じポインタを使用して、バッファ所有 権カウントを決定し、パケット・データの格納、取り出しを行うことができる。 一実施形態では、カウント・アレイ４３０を行と列に分割する。それぞれの行 は、複数のカウント・フィールドのうち複数の組を格納することができる。この 例では、タグ・アレイ４２０はカウント・アレイ４３０と同じ数の行を含み、カ ウント・アレイ４３０の対応する行においてバッファが使用可能かどうかを示す フィールドを備えるメモリである。つまり、たとえば、カウント・アレイ４３０ の対応する行内のカウント・フィールドが０である、つまり所有者がいなければ 、タグ・フィールドは１、つまりバッファが使用可能であるということである。 このインデックス付け機構を使用して空きバッファのリアルタイム表示を行うよ うにすると都合がよい。他の構成について考察する。たとえば、他の実施形態で は、カウント・アレイ４３０およびタグ・アレイ４２０は同じメモリを共有する ことができる。 アービタ４７０は入力ポートと出力ポート２０６との間のアービトレーション を行い、与えられた時間にＰＲＡＭ３２０にアクセスできるのはただ１つのポー トに限られるようにする。アービタ４７０は、アレイ・コントローラ４５０に結 合されており、選択された単一のポートがＰＲＡＭ３２０にアクセスすることが できる。アレイ・コントローラ４５０は、ＰＲＡＭ３２０の読み書き動作をスケ ジュールし、タグ・アレイ４２０およびカウント・アレイ４３０の両方にアクセ スできるようにする。 アドレス／データ・ジェネレータ４６０は、カウント・フィールドとタグ・フ ィールドの修正が簡単に行えるように、ＰＲＡＭ３２０で採用している特定の一 つまたは複数のメモリのための制御信号を発生する。入力ポートおよび出力ポー ト２０６のハンドシェーク信号も、後述のようにアドレス／データ・ジェネレー タ４６０によって生成される。さらに、アドレス／データ・ジェネレータ４６０ は、バッファ・ポインタからカウント・アレイ４３０内の行アドレスに変換する 機能を持つことができる。 優先順位エンコーダ４１０は、タグ・アレイ４２０の各要素に対応する入力を 備えている。一実施形態では、これはタグ・アレイ４２０の第１の０でないタグ ・ビットの位置を示す出力を生成する。優先順位エンコーダ４１０の出力は、ポ インタ・ジェネレータ４４０への入力となっている。一実施形態によれば、ポイ ンタ・ジェネレータ４４０は優先順位エンコーダ４１０によって指示されている 行からのエントリを比較し、使用可能なバッファの位置を表すエンコーディング を追加して、入力ポート２０６の１つに対するバッファ・ポインタを生成する。 バッファ割り当て処理 第５図は、本発明の一実施形態によるバッファ割り当て処理を説明する流れ図 である。ステップ５０５では、次の空きバッファ・ポインタがポインタ・ジェネ レータ４４０によって生成される。一実施形態では、ポインタ・ジェネレータ４ ４０はバッファ要求を即時処理できるように複数のポインタを使用可能な状態に 保持しようとする。 ステップ５１０で、生成されたポインタに対応するカウント・フィールドが更 新される。一実施形態では、これは、最大値などの予め設定されている値をカウ ント・フィールドに書き込むことにより行われる。たとえば、４ビット・カウン タに対する最大値は１５つまり１１１１ｂである。 ステップ５１５で、ステップ５１０の更新後、カウント・フィールドの現在の 行に空きバッファがない場合、ステップ５２０で、この行に対応するタグが更新 され、そのように指示される。そうでない場合には、処理はステップ５２５を継 続する。 ステップ５２５で、バッファ追記ユニット３２９は、複数の入力ポート２０６ がバッファ・ポインタを要求するまで待つ。複数の要求を検出すると、処理はス テップ５３０から継続する。 ステップ５３０で、バッファ追跡ユニット３２９による処理のため１つの入力 ポート要求が選択される。一実施形態では、入力ポート要求はアービタ４７０が 受信する。アービタ４７０はバッファ追跡ユニット３２９による処理に関する入 力ポート要求の１つのを選択する。他の実施形態では、バッファ追跡ユニット３ ２９は高速なネットワーク・リンクに優先順位を設定することにより混合ポート 速度をサポートできる。たとえば、各Ｎ回の高速なインタフェース（たとえば、 ギガビット・イーサネット・ポート）の処理ごとに低速なインタフェース（たと えば高速イーサネットポートなど）を処理することにより高速なインタフェース に優先順位を付けるという優先順位付きラウンド・ロビン方式でアービタ４７０ がバッファ・ポインタの間のアービトレーションを行うように設定することがで きる。 ステップ５３５で、３つのバッファ・ポインタが、ステップ５３０で選択され た入力ポート２０６に戻される。バッファ割り当て処理は、ステップ５０５−５ ３５を繰り返すことで継続することができる。 バッファ所有権移転処理 第６図は、本発明の一実施形態によりバッファ所有権移転処理を説明する流れ 図である。ステップ６１０で、入力ポート２０６によってスイッチ構造２１０か ら受信した中継決定に基づいてパケットが中継されるポートの個数を決定する。 パケットのデータが格納されているバッファごとに、入力ポート２０６はステ ップ６２０−６４０を実行する。ステップ６２０で、入力ポート２０６はバッフ ァ・ポインタを中継決定指示されている出力ポート２０６に送る。ステップ６３ ０で、入力ポート２０６は、バッファが正常にバッファ・マネージャ３２５に伝 送された出力ポートの個数を通知することにより入力ポート２０６から出力ポー ト２０６へのバッファの所有権移転をバッファ・マネージャ３２５に通知する。 ステップ６４０で、現在のバッファと関連するカウント・フィールドが更新さ れ、バッファを送信する出力ポートの個数を反映する。本発明の発明者は、バッ ファ・アカウンティングを無競合にする必要のない方法で動作するようにここで 説明した更新機構を設計したということが重要である。新規の更新機構を説明す る前に、更新機構によって解決される競合状態について簡単に説明する。 容易にわかるように、入力ポート２０６が特定のバッファ・ポインタの伝送先 の出力ポートの個数をバッファ・マネージャ３２５に通知する前に、入力ポート ２０６は、たとえば出力キュー満杯通知を検査することにより、出力ポート２０ ６が追加バッファ・ポインタを受け入れるかどうかを判別する。入力ポート２０ ６が出力ポートの総数をバッファ・マネージャ３２５に通知する前に、複数の出 力ポート２０６がバッファ・ポインタを受信し、そのバッファ・ポインタと関連 するパケット・データを送信し、バッファ・カウントを更新することが可能であ る。 上述の競合状態を処理する更新機構について説明する。一実施形態によれば、 バッファ・マネージャ３２５は、単にカウント・フィールドを入力ポート２０６ で指示される数に設定するのではなく、カウント・フィールドに対して読込み／ 修正／書込みを実行するように設定することができる。一実施形態によれば、バ ッファ割り当てプロセスにおいて、カウント・フィールドはバッファ割り当て後 カウント・フィールドの最大値（たとえば、Ｆｈ）などの予め定められている値 に設定されることに注意されたい。したがって、バッファ所有権移転処理では、 カウント・フィールドは更新され、適切なカウント・フィールドの現在の内容を 読み込み、入力ポート２０６によって与えられた数値を現在の内容プラス予め設 定された値に加えてバッファ・ポインタの割り当て時にバッファ追跡ユニット３ ２９によって書き込まれた初期値を補正し、結果をカウント・フィールドに書き 戻すことによりバッファを送信する出力ポートの現在の個数を反映することがで きる。都合がよいのは、この方法で、カウント・フィールドが、以下の表１に示 されているように複数の出力ポート２０６によってカウント・フィールドが予め 減分されているかどうかに関係なくバッファ・ポインタの出力ポートの現在の個 数を正確に反映するということである。表１は、第１の列内でのそれぞれのアク ションの後のカウント・フィールドの値を示している。 ステップ６５０で、パケットのすべてのバッファが処理されたかどうかを判別 する。処理されていれば、このパケットの所有権移転は完了である。そうでない 場合には、処理はステップ６２０から継続する。 バッファ戻し処理 第７図は、本発明の一実施形態によるバッファ戻り処理を説明する流れ図であ る。出力ポート２０６が特定のバッファの内容の送信を完了した後、出力ポート ２０６はバッファ・ポインタを戻し、上述のバッファ割り当て処理で再利用でき るようにする。 本実施形態では、ステップ７１０で、複数の出力ポート２０６がバッファを戻 すよう要求する。ステップ７２０で、アービタ４７０は処理する要求を選択する 。 ステップ７３０で、バッファ・カウントを更新して、１つ小さい出力ポート２ ０６がバッファを所有しているという事実を反映させる。たとえば、読込み／修 正／書込み操作を実行してバッファ・カウントを減分することができる。 ステップ７４０で、バッファが現在空いている場合、処理はステップ７５０か ら継続する。このバッファへのポインタが出力キューのどれかで保留になってい る出力ポート２０６がなければバッファは空いている。一実施形態では、バッフ ァはカウント・フィールドが減分されて０になることに基づいて空いていると判 断される。ただし、他の実施形態では、他の表示を使用することもできる。 ステップ７５０で、現在のバッファが属しているバッファの組に対応するタグ が更新され、このバッファの組の中のバッファを使用できるかどうかを示す。一 実施形態では、バッファの組ごとに単一のビットを格納するタグ・アレイを採用 している。 共用メモリ管理のための方法と装置の例を説明してきたが、次に構成要素間の インタフェースについて説明する。 バッファ・マネージャ／入力ポート・インタフェース 一実施形態によれば、以下の信号を使用して、バッファ・マネージャ３２５と 入力ポート２０６の間のハンドシェークを実現することができる。 （１）Ｂｒ＿Ｐｔｒ＿ＩＰ−入力ポート・バッファ・ポインタ・データ・バス のバス要求 この信号は、入力ポート２０６によってバッファ・マネージャ３２５に対しア サートされる。入力パケット受信中の適切な時期に、入力ポート２０６はこの信 号をアサートして、バッファ・ポインタが必要であることをバッファ・マネージ ャ３２５に指示する。それへの応答としてバス要求肯定応答（以下のＢｒ＿Ｐｔ ｒ＿ＩＰ＿Ａｃｋを参照）がバッファ・マネージャ３２５によってアサートされ ることが期待される。 （２）Ｂｒ＿Ｐｔｒ＿ＩＰ＿Ａｃｋ−バッファ・ポインタ肯定応答 この信号は、バッファ・マネージャ３２５によってバッファ・ポインタを受信 する入力ポート２０６に対しアサートされる（以下のＢｒ＿Ｐｔｒ＿Ｄａｔａ＿ ＢＭ＿ｔｏ＿ＩＰ［Ｘ：０］を参照）。この信号は、バッファ・ポインタ要求に 対し肯定応答を送るものである（上のＢｒ＿Ｐｔｒ＿ＩＰを参照）。バッファ・ マネージャ３２５は、入力ポートのさまざまな要求のアービトレーションを行い 、バス要求肯定応答とバッファ・ポインタを同じサイクルで駆動する。 （３）Ｂｒ＿Ｐｔｒ＿Ｄａｔａ＿ＢＭ＿ｔｏ＿ＩＰ［Ｘ：０］−バッファ・マ ネージャから入力ポート・バッファ・ポインタへのデータ・バス このデータ・バスは、すべての入力ポート２０６によって共有されている。バ ス要求肯定応答（上のＢｒ＿Ｐｔｒ＿ＩＰ＿Ａｃｋを参照）を受信した入力ポー ト２０６にバッファ・ポインタを着信パケットに使用することを指示する。 （４）Ｂｒ＿Ｃｏｕｎｔ−カウント・データ・バスのバス要求 この信号は、入力ポート２０６によってバッファ・マネージャ３２５に対しア サートされる。入力ポート２０６は、スイッチ構造２１０から受信した中継決定 に基づいてパケットを受信する出力ポートの個数を決定する。入力ポート２０６ はこの信号をアサートして、バッファ・ポインタのポートの数が使用できる状態 にあることをバッファ・マネージャ３２５に指示する。それへの応答としてバス 要求肯定応答（下のＢｒ＿Ｃｏｕｎｔ＿Ａｃｋを参照）がバッファ・マネージャ ３２５によってアサートされることが期待される。 （５）Ｂｒ＿Ｃｏｕｎｔ＿Ａｃｋ−バッファ・カウント肯定応答 この信号は、バッファ・マネージャ３２５によって、特定のバッファ・ポイン タのポートの個数（以下のｎｔ［Ｙ：０］を参照）を与える入力ポート２０６に 対しアサートされる（以下のＢｒ＿Ｐｔｒ＿Ｄａｔａ＿ＩＰ＿ｔｏ＿ＢＭ［Ｘ： ０］を参照）。この信号は、カウント・データ・バス要求（上のＢｒ＿Ｃｏｕｎ ｔを参照）に対し肯定応答するものである。バス・マネージャ３２５は、入力ポ ートのさまざまな要求のアービトレーションを行い、アービトレーションによっ て選択された入力ポート２０６へのバス要求肯定応答を駆動する。 （６）Ｄｒｏｐｐｅｄ＿Ｐｔｒｓ−ポインタを受信できなかったポートの数 この信号は、入力ポート２０６によって、バッファ・マネージャ３２５に対し てアサートされる。何らかの条件（たとえば、出力キューが満杯）により、入力 ポート２０６がバッファ・ポインタを中継決定で指示されたすべての出力ポート ２０６に送ることができない場合、入力ポート２０６はポートの数を伝送すると きにこの情報をバッファ・マネージャ３２５に伝送する。バッファ・マネージャ ３２５は、指示されているバッファ・ポインタを所有する出力ポートの個数を格 納するときにこれを考慮する。 （７）Ｂｒ＿Ｐｔｒ＿Ｄａｔａ＿ＩＰ＿ｔｏ＿ＢＭ［Ｘ：０］−入力ポートか らバッファ・マネージャ・バッファ・ポインタへのデータ・バス このデータ・バスは、すべての入力ポート２０６によって共有される。これは 、ポートの数（下のＣｎｔ［Ｙ：０］を参照）が伝送される際のバッファ・ポイ ンタをバッファ・マネージャ３２５に指示する。 （８）Ｃｎｔ［Ｙ：０］−ポートのカウント このデータは・バスは、すべての入力ポート２０６によって共有される。これ は、バッファ・ポインタ（上のＢｒ＿Ｐｔｒ＿Ｄａｔａ＿ＩＰ＿ｔｏ＿ＢＭ［Ｘ ：０］を参照）の転送先のポートの数をバッファ・マネージャに指示する。 バッファ・マネージャ／出力ポート・インタフェース 一実施形態によれば、次の信号を使用してバッファ・マネージャ３２５と出力 ポート２０６との間のハンドシェークを実施することができる。 （１）Ｂｒ＿Ｐｔｒ＿ＯＰ−出力ポート・バッファ・ポインタ・データ・バス のバス要求 この信号は、出力ポート２０６によってバッファ・マネージャ３２５に対して アサートされる。出力パケット処理中の適切な時期に、出力ポート２０６はこの 信号をアサートして、バッファ・ポインタが戻されていることをバッファ・マネ ージャ３２５に指示する。それへの応答としてバス要求肯定応答（下のＢｒ＿Ｐ ｔｒ＿ＯＰ＿Ａｃｋを参照）はバッファ・マネージャ３２５によってアサートさ れることが期待される。 （２）Ｂｒ＿Ｐｔｒ＿Ｄａｔａ＿ＯＰ＿ｔｏ＿ＢＭ［Ｘ：０］−出力ポートか らバッファ・マネージャへのバッファ・ポインタ・データ・バス このデータ・バスは、すべての出力ポート２０６によって共有されている。バ ッファ・ポインタが戻されていることをバッファ・マネージャ３２５に指示する 。対応するバッファに格納されているデータを送信した後、出力ポート２０６は バッファ・ポインタを戻す。 （３）Ｂｒ＿Ｐｔｒ＿ＯＰ＿Ａｃｋ−バッファ要求肯定応答 この信号は、バッファ・マネージャ３２５によって、そのバッファ・ポインタ を戻す出力ポート２０６に対してアサートされる（上のＢｒ＿Ｐｔｒ＿Ｄａｔａ ＿ＯＰ＿ｔｏ＿ＢＭ［Ｘ：０］を参照）。この信号は、バス要求に対して肯定応 答するものである（上のＢｒ＿Ｐｔｒ＿ＯＰを参照）。バッファ・マネージャ３ ２５は出力ポート２０６のさまざまな要求のアービトレーションを行い、アービ トレーション・ロジックによって選択された出力ポート２０６へのバス要求肯定 応答を駆動する。 入力ポート／出力ポート・インタフェース 一実施形態によれば、以下の信号を使用して入力ポート２０６から出力ポート ２０６にパケット所有権を移転することができる。 （１）Ａｒｂ＿ＯＰ＿Ｐｔｒ−アービトレーションが行われた出力ポート・バ ッファ・ポインタ・データ・バス この多重化データ・バスは、出力バス・アービタによって駆動される。これは 、バッファ・ポインタ所有権情報の伝送のためすべての出力ポート２０６によっ て共有される。 （２）ＯＰ＿Ｑｕｅ＿Ｆｕｌｌ−出力ポート・キュー満杯 この信号は、出力ポート２０６によって入力ポート２０６に対してアサートさ れる。この信号は、パケット・ポインタをブロードキャストするときにフィルタ 処理決定を下すために入力ポート２０６によって使用される。つまり、指定され た出力ポート２０６にパケットを中継し、出力ポートのキューが満杯であること を中継決定が示している場合、パケット・ポインタはその出力ポート２０６には 伝送されず、バッファ・マネージャ３２５に取りこぼしたパケット・ポインタ（ 上のＤｒｏｐｐｅｄ＿Ｐｔｒｓを参照）を通知することができる。それとは別に 、バッファ・マネージャ３２５に対しては単に、特定のパケット・ポインタを与 えられた出力ポートの総数を通知できるだけである。 例として、出力キューを１つだけ仮定している。ただし、他の実施形態では、 複数の出力キューをそれぞれの出力ポート２０６について採用することもできる 。この場合、追加出力キューごとにキュー満杯表示を用意することができる。 こうして、パケット・メモリの共有プールに受信パケットの一時記憶領域を確 保し、与えられたポートを介するトラフィックの量に比例するポートごとのバッ ファリングを効率よく割り当てるバッファリング・アーキテクチャについて説明 した。 明細書では、特定の実施形態に関して本発明を説明した。しかし、本発明の広 範な精神と範囲から逸脱することなくさまざまな修正および変更を加えられるこ とは明白であろう。したがって明細書と図面は、制限を目的とするものではなく 説明を目的とするものであるとみなされる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ (72)発明者 ヘンデル，エアリエル アメリカ合衆国・95014・カリフォルニア 州・クパーチノ・ニューキャッスル ドラ イブ・7537 (72)発明者 タンギララ，ラヴィ アメリカ合衆国・94040・カリフォルニア 州・マウンテン ビュー・カリフォルニア アベニュウ・2065 (72)発明者 バーグ，カート アメリカ合衆国・94024・カリフォルニア 州・ロス アルトス・エンゼナダ ウエ イ・1370 【要約の続き】 ネットワークからパケットを受信し、パケットをバッフ ァリングし、パケットを複数の出力ポート（１１７）に 中継するための出力ポートに結合されている多数の入力 ポート（１１７）が備えられている。パケット中継デバ イス（１００）はさらに、一時的にパケットをバッファ リングするためいくつかのバッファ（１４０）にセグメ ント分割されている共用メモリ（２３０）を備えてい る。共用メモリ（２３０）に格納されるのは高々１つの 与えられたパケットのコピーである。パケット中継デバ イス（１００）はさらに、入力ポート（１１７）の代わ りにバッファを動的に割り当て、それぞれのバッファの 所有カウントを追跡する共用メモリ・マネージャ（２２ ０）を備える。

Claims (1)

1. 【特許請求の範囲】 １．パケット中継デバイスで使用する共用メモリ・マネージャであって、 共用メモリ内にバッファ使用度に関する情報を格納するように構成されている ポインタ・メモリと、 ポインタ・メモリに結合されたエンコーダであって、複数の空きバッファを含 むバッファの複数の組のうちの一組のバッファを示す出力を生成するように構成 されているエンコーダと、 エンコーダに結合されているポインタ・ジェネレータであって、その一組のバ ッファ内の空きバッファを特定し、エンコーダの出力とその一組のバッファ内の 空きバッファの位置に基づいて空きバッファへのポインタを生成するポインタ・ ジェネレータと を備える共用メモリ・マネージャ。 ２．バッファ使用度に関する情報に複数のバッファのそれぞれの使用度カウント が含まれる請求項１に記載の共用メモリ・マネージャ。 ３．ポインタ・メモリがさらに使用度カウントを格納するように設定された複数 のエントリーを含むカウント・アレイを備え、複数のエントリのそれぞれが複数 のバッファのうちの１つに対応し、使用度カウントが対応するバッファへのポイ ンタを保持するポートの数を表す請求項２に記載の共用メモリ・マネージャ。 ４．カウント・アレイ内の与えられたエントリの位置が共用メモリ内の対応する バッファのアドレスを表す請求項３に記載の共用メモリ・マネージャ。 ５．ポインタ・メモリがさらにカウント・アレイに結合されているタグ・アレイ を備え、タグ・アレイはバッファの複数の組のうちの各組のバッファに対応する 指示を含み、この指示が対応するバッファの組の複数のバッファが使用可能かど うかを示す請求項３に記載の共用メモリ・マネージャ。 ６．パケットをネットワーク上に送信するように構成されている複数の出力ポー トと、 複数の出力ポートに結合され、ネットワークからパケットを受信し、パケット を複数の出力ポートのうちの複数に中継するように構成されている複数の入力ポ ートと、 複数の出力ポートと複数の入力ポートに結合され、パケットをバッファリング するように構成され、さらに与えられた時点に共用メモリ内の与えられたパケッ トの高々１つのコピーを格納するように構成されている複数のバッファにセグメ ント分割されている共用メモリと、 複数の入力ポートと複数の出力ポートに結合され、複数の入力ポートから受信 した要求に基づいて複数のバッファから複数の入力ポートにバッファを割り当て 、複数の入力ポートと複数の出力ポートから受信した情報に基づいて複数のバッ ファのそれぞれについて所有権カウントを追跡する共用メモリ・マネージャをと 備えるパケット中継デバイス。 ７．複数の入力ポートがパケットへの複数のポインタを複数の出力ポートのうち 複数に伝送することにより複数の出力ポートの複数にパケットを中継するように 構成されている請求項６に記載のパケット中継デバイス。 ８．複数の空きバッファ・ポインタを決定することにより共用メモリ内に複数の バッファを動的に割り当てるステップであって、複数の空きバッファ・ポインタ のそれぞれが複数のバッファのうちの１つに対応し、割り当ては共用メモリ内の 複数のバッファの位置によって制約されないステップと、 第１の接続されているネットワーク・セグメントからパケットを受信するステ ップと、 複数のバッファにパケットを格納するステップと、 中継決定に基づいて入力ポートから複数の出力ポートに複数のバッファ・ポイ ンタの所有権を移転するステップと、 複数のバッファからパケットを取り出すステップと、 パケットを第２の接続されているネットワーク・セグメントに送信するステッ プと を含むパケット中継方法。 ９．＆複数の空きバッファ・ポインタを決定することにより共用メモリ内に複数 のバッファを動的に割り当てるステップがさらに、複数の空きバッファ・ポイン タのそれぞれに対応する使用度カウントを更新するステップを含む請求項８に記 載の方法。 １０．空きバッファ・ポインタに対応する使用度カウントを更新するステップが 使用度カウントの処理における潜在的競合状態に対処できるように予め設定され ている値に使用度カウントを設定するステップを含む請求項９に記載の方法。 １１．中継決定に基づき入力ポートから複数の出力ポートに複数のバッファ・ポ インタの所有権を移転するステップがさらに、 複数のバッファのバッファごとに、 キューから外す操作を実行して、入力キューから対応するバッファ・ポインタ を除去するステップと、 キューに入れる操作を実行して、中継決定で指示されている複数の出力ポート の出力キューにバッファ・ポインタを挿入するステップと、 バッファ・ポインタが正常にキューに入れられた、出力ポートの個数を共用メ モリ・マネージャに通知するステップと、 バッファ・ポインタに対応する使用度カウントを更新するステップと を含む請求項８に記載の方法。 １２．バッファ・ポインタに対応する使用度カウントを更新するステップが 使用度カウントの現在値を決定するステップと、 入力ポートの個数を共用メモリ・マネージャに通知するステップを実行する前 に解放されている可能性のあるバッファを考慮するように現在値を修正するステ ップと、 バッファ・ポインタのコピーを現在保持している出力ポートの数を反映する修 正値で使用度カウントを置き換えるステップを含み、 競合状態の悪影響を、修正ステップで解放されている可能性のあるバッファを 考慮することにより回避する請求項１１に記載の方法。 １３．中継決定により複数の出力ポートからなるポートの組を識別し、この方法 がさらに複数のバッファ・ポインタを伝送する先の複数の出力ポートの組のサブ セットを決定するステップを含む請求項１１に記載の方法。 １４．さらに、複数の出力ポートでキュー状態指示を生成するステップを含み、 複数のバッファ・ポインタの伝送先の複数の出力ポートの組のサブセットを決定 するステップが複数の出力ポートによって生成されるキュー状態指示に基づく請 求項１３に記載の方法。 １５．パケットを第２の接続されているネットワーク・セグメントに送信するス テップが、さらに、複数のバッファのうちのそれぞれのバッファについて、 パケット・データをバッファから第２の接続されているネットワーク・セグメ ントに送信するステップと、 バッファ・ポインタを中央バッファ・マネージャに戻すことで対応するバッフ ァ・ポインタを解放し、バッファを他の受信パケットからのパケット・データを 格納するのに使用できるようにするステップを含む請求項８に記載の方法。 １６．パケットの高々１つのコピーを共用メモリ内に格納する請求項８に記載の 方法。 １７．パケットを受信するステップと、 パケット・データをパケットから複数のバッファに格納するステップと、 出力ポートと複数のミラー・ポートを指示する中継決定を受信するステップと 、 複数のバッファ・ポインタを出力ポートおよび複数のミラー・ポートに伝送し 、出力ポートで送信されたパケットが複数のミラー・ポート上でミラー化される ようにするステップと を含むポートをミラー化する方法。 １８．命令シーケンスを表すデータを格納している機械読取り可能媒体であって 、前記命令シーケンスがプロセッサによって実行されると、 複数の空きバッファ・ポインタを決定することにより共用メモリ内に複数のバ ッファを動的に割り当て、複数の空きバッファ・ポインタのそれぞれが複数のバ ッファの１つに対応し、割り当てが共用メモリ内の複数のバッファの位置によっ て制約されないステップと、 第１の接続されているネットワーク・セグメントからパケットを受信するステ ップと、 パケットを複数のバッファに格納するステップと、 中継決定に基づいて複数のバッファ・ポインタの所有権を入力ポートから複数 の出力ポートに伝送するステップと、 複数のバッファからパケットを取り出すステップと、第２の接続されているネ ットワーク・セグメントにパケットを送信するステップと を前記プロセッサが実行する、機械読取り可能媒体。 １９．複数の空きバッファ・ポインタを決定することにより共用メモリ内に１つ 以上のバッファを動的に割り当てるステップと、複数の空きバッファ・ポインタ のそれぞれに対応する使用度カウントを更新するステップを特徴とする請求項１ ８に記載の機械読取り可能媒体。 ２０．中継決定に基づき入力ポートから複数の出力ポートに複数のバッファ・ポ インタの所有権を伝送するステップがさらに、 複数のバッファのバッファごとに、 キューから出る操作を実行して、入力キューから対応するバッファ・ポインタ を除去するステップと、 キューに入る操作を実行して、中継決定で指示されている複数の出力ポートの 出力キューにバッファ・ポインタを挿入するステップと、 バッファ・ポインタが正常にキューに入った、出力ポートの個数を共用メモリ ・マネージャに通知するステップと、 バッファ・ポインタに対応する使用度カウントを更新するステップを含む請求 項１８に記載の機械読取り可能媒体。 ２１．パケットを第２の接続されているネットワーク・セグメントに送信するス テップが、さらに、複数のバッファのうちのそれぞれのバッファについて、 パケット・データをバッファから第２の接続されているネットワーク・セグメ ントに送信するステップと、 バッファ・ポインタを中央バッファ・マネージャに戻すことにより対応するバ ッファ・ポインタを解放し、バッファを他の受信パケットからのパケット・デー タを格納するのに使用できるようにするステップを含む請求項１８に記載の機械 読取り可能媒体。