JP3531074B2 - 記憶装置制御システム - Google Patents
記憶装置制御システムInfo
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- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の記憶装置を備え
た記憶装置制御システムに関する。磁気ディスク装置や
光ディスク装置等の記憶装置を複数設けて構成した大容
量の記憶装置が知られている。このような大容量の記憶
装置と回線との間でデータの転送を行う場合に、効率良
く制御することが要望されている。
た記憶装置制御システムに関する。磁気ディスク装置や
光ディスク装置等の記憶装置を複数設けて構成した大容
量の記憶装置が知られている。このような大容量の記憶
装置と回線との間でデータの転送を行う場合に、効率良
く制御することが要望されている。
【０００２】
【従来の技術】図５は従来例の説明図であり、３１は磁
気ディスク装置等の記憶装置、３２は制御部、３３は内
部バス、３４は回線網と接続した網インタフェース部、
３５はプロセッサ（ＣＰＵ）、３６はメインメモリ（Ｍ
ＥＭ）である。
気ディスク装置等の記憶装置、３２は制御部、３３は内
部バス、３４は回線網と接続した網インタフェース部、
３５はプロセッサ（ＣＰＵ）、３６はメインメモリ（Ｍ
ＥＭ）である。
【０００３】図示を省略した回線網を介してユーザが記
憶装置３１に格納されたデータを要求すると、プロセッ
サ３５は制御部３２に読出コマンドを送出し、制御部３
２は記憶装置３１からユーザが要求したデータを読出
し、制御部３２，内部バス３３，メインメモリ３６，内
部バス３３，網インタフェース部３４を介してユーザに
データが送出される。又ユーザからのデータの書込みの
場合も、プロセッサ３５の制御により、制御部３２を介
して記憶装置３１にユーザからのデータが書込まれる。
憶装置３１に格納されたデータを要求すると、プロセッ
サ３５は制御部３２に読出コマンドを送出し、制御部３
２は記憶装置３１からユーザが要求したデータを読出
し、制御部３２，内部バス３３，メインメモリ３６，内
部バス３３，網インタフェース部３４を介してユーザに
データが送出される。又ユーザからのデータの書込みの
場合も、プロセッサ３５の制御により、制御部３２を介
して記憶装置３１にユーザからのデータが書込まれる。
【０００４】しかし、１台の記憶装置３１で大容量のデ
ータ記憶及び高速なデータ転送が困難であるから、図６
に示すように、複数の記憶装置４１−１〜４１−ｎを設
けた構成が知られている。同図に於いて、４２−１〜４
２−ｎは記憶装置４１−１〜４１−ｎ対応の制御部、４
３は内部バス、４４は網インタフェース部、４５はプロ
セッサ（ＣＰＵ）、４６はメインメモリ（ＭＥＭ）、４
７はバッファメモリである。このような構成に於ける制
御部４２−１〜４２−ｎは、例えば、ＳＣＳＩ（Ｓmall
Ｃomputer Ｓystem Ｉnterface）コントローラとする
ことができ、同期転送で４Ｍバイト／秒でデータ転送制
御できる。又ＳＣＳＩ−２では最大４０Ｍバイト／秒で
データ転送制御できる。
ータ記憶及び高速なデータ転送が困難であるから、図６
に示すように、複数の記憶装置４１−１〜４１−ｎを設
けた構成が知られている。同図に於いて、４２−１〜４
２−ｎは記憶装置４１−１〜４１−ｎ対応の制御部、４
３は内部バス、４４は網インタフェース部、４５はプロ
セッサ（ＣＰＵ）、４６はメインメモリ（ＭＥＭ）、４
７はバッファメモリである。このような構成に於ける制
御部４２−１〜４２−ｎは、例えば、ＳＣＳＩ（Ｓmall
Ｃomputer Ｓystem Ｉnterface）コントローラとする
ことができ、同期転送で４Ｍバイト／秒でデータ転送制
御できる。又ＳＣＳＩ−２では最大４０Ｍバイト／秒で
データ転送制御できる。
【０００５】記憶装置４１−１〜４１−ｎ対応の制御部
４２−１〜４２−ｎは、プロセッサ４５からの制御に従
って記憶装置４１−１〜４１−ｎに対するアクセス制御
を行うもので、内部バス４３との間は、バッファメモリ
４７を介してデータが転送され、例えば、内部バス４３
に接続された網インタフェース部４４を介してユーザ側
との間でデータが転送される。
４２−１〜４２−ｎは、プロセッサ４５からの制御に従
って記憶装置４１−１〜４１−ｎに対するアクセス制御
を行うもので、内部バス４３との間は、バッファメモリ
４７を介してデータが転送され、例えば、内部バス４３
に接続された網インタフェース部４４を介してユーザ側
との間でデータが転送される。
【０００６】図７は従来例の動作説明図であり、（Ａ）
は図５に示す従来例の読出動作を示し、（Ｂ）は図６に
示す従来例に於いて、３台の記憶装置を設けた場合の読
出動作を示す。又（Ａ）の（１）はプロセッサ３５から
制御部３２に対するアクセス制御、（２）は記憶装置３
１のシークと回転待ち、（３）は記憶装置３１から制御
部３２へのデータ転送、（４）は内部バス３３に於ける
データ転送を示す。なお、時間長は概略を示す。
は図５に示す従来例の読出動作を示し、（Ｂ）は図６に
示す従来例に於いて、３台の記憶装置を設けた場合の読
出動作を示す。又（Ａ）の（１）はプロセッサ３５から
制御部３２に対するアクセス制御、（２）は記憶装置３
１のシークと回転待ち、（３）は記憶装置３１から制御
部３２へのデータ転送、（４）は内部バス３３に於ける
データ転送を示す。なお、時間長は概略を示す。
【０００７】プロセッサ３５から内部バス３３を介して
制御部３２に（１）に示すようにアクセス制御を行い、
制御部３２は記憶装置３１を制御し、記憶装置３１は指
定されたトラックに於ける指定されたセクタにヘッドを
位置決めする為、（２）に示すようにシーク及び回転待
ちとなり、指定された位置にヘッドが位置決めされる
と、データが読出されて（３）に示すように制御部３２
に転送され、制御部３２から例えば網インタフェース部
３４に内部バス３３及びメインメモリ３６を介して
（４）に示すようにデータが転送される。
制御部３２に（１）に示すようにアクセス制御を行い、
制御部３２は記憶装置３１を制御し、記憶装置３１は指
定されたトラックに於ける指定されたセクタにヘッドを
位置決めする為、（２）に示すようにシーク及び回転待
ちとなり、指定された位置にヘッドが位置決めされる
と、データが読出されて（３）に示すように制御部３２
に転送され、制御部３２から例えば網インタフェース部
３４に内部バス３３及びメインメモリ３６を介して
（４）に示すようにデータが転送される。
【０００８】又図７の（Ｂ）の（１）はプロセッサ４５
から制御部４２−１〜４２−３に対するアクセス制御、
（２−１），（２−２），（２−３）は記憶装置４２−
１〜４２−３のシークと回転待ち、（３−１），（３−
２），（３−３）は記憶装置４２−１〜４２−３から制
御部４２−１〜４２−３へのデータ転送、（４）は内部
バス４３及びメインメモリ４６に於けるデータ転送を示
す。
から制御部４２−１〜４２−３に対するアクセス制御、
（２−１），（２−２），（２−３）は記憶装置４２−
１〜４２−３のシークと回転待ち、（３−１），（３−
２），（３−３）は記憶装置４２−１〜４２−３から制
御部４２−１〜４２−３へのデータ転送、（４）は内部
バス４３及びメインメモリ４６に於けるデータ転送を示
す。
【０００９】プロセッサ４５から内部バス４３を介して
順次制御部４２−１〜４２−３に対して（１）に示すよ
うにアクセス制御を行い、例えば、制御部４２−１は記
憶装置４１−１を制御し、記憶装置４１−１は指定され
たトラック，セクタに対するヘッドの位置決めを行う
為、（２−１）に示すようにシーク及び回転待ちとな
り、指定された位置にヘッドが位置決めされると、デー
タが読出されて（３−１）に示すように、制御部４２−
１に転送されてバッファメモリ４７に書込まれ、このバ
ッファメモリ４７から内部バス４３を介して例えば網イ
ンタフェース部４４に（４）に示すようにデータが転送
される。
順次制御部４２−１〜４２−３に対して（１）に示すよ
うにアクセス制御を行い、例えば、制御部４２−１は記
憶装置４１−１を制御し、記憶装置４１−１は指定され
たトラック，セクタに対するヘッドの位置決めを行う
為、（２−１）に示すようにシーク及び回転待ちとな
り、指定された位置にヘッドが位置決めされると、デー
タが読出されて（３−１）に示すように、制御部４２−
１に転送されてバッファメモリ４７に書込まれ、このバ
ッファメモリ４７から内部バス４３を介して例えば網イ
ンタフェース部４４に（４）に示すようにデータが転送
される。
【００１０】
【発明が解決しようとする課題】網インタフェース部３
４が高速データ転送が可能の例えばＡＴＭ回線に接続さ
れた場合、図５に示す従来例のように１台の記憶装置３
１を設けた構成では、記憶装置３１のデータの書込み又
は読出しの速度がＡＴＭ回線に比較して非常に遅いか
ら、ユーザに対してのサービスが低いことになる。そこ
で、図６に示す従来例のように、複数の記憶装置４１−
１〜４１−ｎを設けた構成が提案され、内部バス４３も
高速転送が可能の構成を適用することにより、ＡＴＭ回
線のような高速回線に接続されたユーザに対するサービ
ス提供が可能となる。
４が高速データ転送が可能の例えばＡＴＭ回線に接続さ
れた場合、図５に示す従来例のように１台の記憶装置３
１を設けた構成では、記憶装置３１のデータの書込み又
は読出しの速度がＡＴＭ回線に比較して非常に遅いか
ら、ユーザに対してのサービスが低いことになる。そこ
で、図６に示す従来例のように、複数の記憶装置４１−
１〜４１−ｎを設けた構成が提案され、内部バス４３も
高速転送が可能の構成を適用することにより、ＡＴＭ回
線のような高速回線に接続されたユーザに対するサービ
ス提供が可能となる。
【００１１】しかし、内部バス４３を高速化する必要が
あり、又記憶装置４１−１〜４１−ｎ対応にバッファメ
モリ４７を備えた制御部４２−１〜４２−ｎを設ける必
要があるから、システムのコストが上昇する問題があ
る。本発明は、経済的にデータの高速転送を可能とする
ことを目的とする。
あり、又記憶装置４１−１〜４１−ｎ対応にバッファメ
モリ４７を備えた制御部４２−１〜４２−ｎを設ける必
要があるから、システムのコストが上昇する問題があ
る。本発明は、経済的にデータの高速転送を可能とする
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明の記憶装置制御シ
ステムは、図１を参照して説明すると、複数の記憶装置
１−１〜１−ｎと、この複数の記憶装置１−１〜１−ｎ
を汎用バス３を介して接続した制御部２と、この制御部
２と内部バス４を介して接続した網インタフェース部７
とを備え、この網インタフェース部７と制御部２との間
をデータ転送するように接続した構成とする。
ステムは、図１を参照して説明すると、複数の記憶装置
１−１〜１−ｎと、この複数の記憶装置１−１〜１−ｎ
を汎用バス３を介して接続した制御部２と、この制御部
２と内部バス４を介して接続した網インタフェース部７
とを備え、この網インタフェース部７と制御部２との間
をデータ転送するように接続した構成とする。
【００１３】又複数の記憶装置と、この複数の記憶装置
をそれぞれ汎用バスを介して接続した複数の制御部と、
この複数の制御部と内部バスを介して接続した複数の網
インタフェース部とを備え、この複数の網インタフェー
ス部と複数の制御部との間を選択的に接続してデータ転
送を行わせる交換スイッチを接続した構成とする。
をそれぞれ汎用バスを介して接続した複数の制御部と、
この複数の制御部と内部バスを介して接続した複数の網
インタフェース部とを備え、この複数の網インタフェー
ス部と複数の制御部との間を選択的に接続してデータ転
送を行わせる交換スイッチを接続した構成とする。
【００１４】又記憶装置は、記憶媒体とバッファメモリ
とを含み、記憶媒体と汎用バスとの間のデータ転送をバ
ッファメモリを介して行わせる構成とすることができ
る。
とを含み、記憶媒体と汎用バスとの間のデータ転送をバ
ッファメモリを介して行わせる構成とすることができ
る。
【００１５】
【作用】制御部２と網インタフェース部７とをデータバ
ス８によって接続し、例えば、複数の記憶装置１−１〜
１−ｎから読出したデータを回線網を介してユーザに送
出する場合、プロセッサ９から制御部２が制御され、制
御部２によって記憶装置１−１〜１−ｎの何れか１台或
いは順次選択してデータの読出しを指示し、指定された
記憶装置の磁気ディスク等の記憶媒体５から読出された
データは、バッファメモリ６から汎用バス３を介して制
御部２に転送され、制御部２から網インタフェース部７
に専用のデータバス８を介して転送される。即ち、内部
バス４を介することなく、制御部２と網インタフェース
部７の間を直結するデータバス８を介して高速にデータ
が転送される。
ス８によって接続し、例えば、複数の記憶装置１−１〜
１−ｎから読出したデータを回線網を介してユーザに送
出する場合、プロセッサ９から制御部２が制御され、制
御部２によって記憶装置１−１〜１−ｎの何れか１台或
いは順次選択してデータの読出しを指示し、指定された
記憶装置の磁気ディスク等の記憶媒体５から読出された
データは、バッファメモリ６から汎用バス３を介して制
御部２に転送され、制御部２から網インタフェース部７
に専用のデータバス８を介して転送される。即ち、内部
バス４を介することなく、制御部２と網インタフェース
部７の間を直結するデータバス８を介して高速にデータ
が転送される。
【００１６】又複数の制御部にそれぞれ汎用バスを介し
て複数の記憶装置を接続して更に大容量化した構成に於
いて、複数の制御部と複数の網インタフェース部との間
に交換スイッチを設け、この交換スイッチによって制御
部と網インタフェース部との間を選択的に接続し、内部
バスを介することなく、制御部と網インタフェース部と
の間を専用の交換スイッチを介して高速にデータ転送を
行う。
て複数の記憶装置を接続して更に大容量化した構成に於
いて、複数の制御部と複数の網インタフェース部との間
に交換スイッチを設け、この交換スイッチによって制御
部と網インタフェース部との間を選択的に接続し、内部
バスを介することなく、制御部と網インタフェース部と
の間を専用の交換スイッチを介して高速にデータ転送を
行う。
【００１７】又複数の記憶装置１−１〜１−ｎは、それ
ぞれ磁気ディスク等の記憶媒体５と、バッファメモリ６
とを備えて、汎用バス３と記憶媒体５との間のデータを
バッファメモリ６を介して行い、制御部２により各記憶
装置１−１〜１−ｎのスケジューリングを行って、効率
の良い運用を可能とする。
ぞれ磁気ディスク等の記憶媒体５と、バッファメモリ６
とを備えて、汎用バス３と記憶媒体５との間のデータを
バッファメモリ６を介して行い、制御部２により各記憶
装置１−１〜１−ｎのスケジューリングを行って、効率
の良い運用を可能とする。
【００１８】
【実施例】図１は本発明の第１の実施例の説明図であ
り、前述のように、磁気ディスクや光ディスク等の記憶
媒体５とバッファメモリ６とを含む構成の記憶装置１−
１〜１−ｎを汎用バス３に接続し、制御部２を介して内
部バス４と接続する。この内部バス４に、プロセッサ
（ＣＰＵ）９，メインメモリ（ＭＥＭ）１０，網インタ
フェース部７等を接続し、制御部２と網インタフェース
部７との間を専用のデータバス８により接続する。
り、前述のように、磁気ディスクや光ディスク等の記憶
媒体５とバッファメモリ６とを含む構成の記憶装置１−
１〜１−ｎを汎用バス３に接続し、制御部２を介して内
部バス４と接続する。この内部バス４に、プロセッサ
（ＣＰＵ）９，メインメモリ（ＭＥＭ）１０，網インタ
フェース部７等を接続し、制御部２と網インタフェース
部７との間を専用のデータバス８により接続する。
【００１９】網インタフェース部７に回線網（図示せ
ず）を介してユーザが接続され、複数の記憶装置１−１
〜１−ｎに格納された各種のデータをユーザの要求に従
って転送し、又はユーザからのデータを記憶装置１−１
〜１−ｎに書込むことができるものであり、その場合の
データは内部バス４を介することなく、専用のデータバ
ス８を介して制御部２との間で転送される。このような
複数の記憶装置１−１〜１−ｎを設けた構成により、大
容量の各種のデータベースや、オンデマンド型のビデオ
サーバ等に適用することができる。
ず）を介してユーザが接続され、複数の記憶装置１−１
〜１−ｎに格納された各種のデータをユーザの要求に従
って転送し、又はユーザからのデータを記憶装置１−１
〜１−ｎに書込むことができるものであり、その場合の
データは内部バス４を介することなく、専用のデータバ
ス８を介して制御部２との間で転送される。このような
複数の記憶装置１−１〜１−ｎを設けた構成により、大
容量の各種のデータベースや、オンデマンド型のビデオ
サーバ等に適用することができる。
【００２０】図２は本発明の第１の実施例の読出動作の
説明図であり、３台の記憶装置１−１〜１−３を設けた
場合を示し、（ａ）はプロセッサ９から内部バス４を介
して制御部２へのアクセス制御、（ｂ）は記憶装置１−
１のシーク及び回転待ち、（ｃ）は記憶装置１−１の記
憶媒体５からバッファメモリ６へのデータ転送、（ｄ）
は記憶装置１−２のシーク及び回転待ち、（ｅ）は記憶
装置１−２の記憶媒体５からバッファメモリ６へのデー
タ転送、（ｆ）は記憶装置１−３のシーク及び回転待
ち、（ｇ）は記憶装置１−３の記憶媒体５からバッファ
メモリ６へのデータ転送、（ｈ）は汎用バス３のデータ
転送、（ｉ）は内部バス４のデータ転送をそれぞれ示
し、時間長は概略を示す。
説明図であり、３台の記憶装置１−１〜１−３を設けた
場合を示し、（ａ）はプロセッサ９から内部バス４を介
して制御部２へのアクセス制御、（ｂ）は記憶装置１−
１のシーク及び回転待ち、（ｃ）は記憶装置１−１の記
憶媒体５からバッファメモリ６へのデータ転送、（ｄ）
は記憶装置１−２のシーク及び回転待ち、（ｅ）は記憶
装置１−２の記憶媒体５からバッファメモリ６へのデー
タ転送、（ｆ）は記憶装置１−３のシーク及び回転待
ち、（ｇ）は記憶装置１−３の記憶媒体５からバッファ
メモリ６へのデータ転送、（ｈ）は汎用バス３のデータ
転送、（ｉ）は内部バス４のデータ転送をそれぞれ示
し、時間長は概略を示す。
【００２１】回線網を介してユーザからデータが要求さ
れると、この要求は網インタフェース部７から内部バス
４を介してプロセッサ９に転送され、プロセッサ９はユ
ーザの要求に従って制御部２を内部バス４を介して
（ａ）に示すようにアクセス制御する。制御部２は、プ
ロセッサ９からの指示に従って例えば記憶装置１−１を
制御する。
れると、この要求は網インタフェース部７から内部バス
４を介してプロセッサ９に転送され、プロセッサ９はユ
ーザの要求に従って制御部２を内部バス４を介して
（ａ）に示すようにアクセス制御する。制御部２は、プ
ロセッサ９からの指示に従って例えば記憶装置１−１を
制御する。
【００２２】記憶装置１−１は、制御部２からの指示に
従って所望のデータが存在するトラック，セクタにヘッ
ドを位置決めする為のシーク及び回転待ちが（ｂ）に示
すように行われる。そして、記憶媒体５から読出された
データはバッファメモリ６に（ｃ）に示すように転送さ
れる。このバッファメモリ６から汎用バス３を介して制
御部２に（ｈ）に示すようにデータが転送される。この
データは、制御部２からデータバス８を介して網インタ
フェース部７に転送され、回線網を介してユーザに送出
される。
従って所望のデータが存在するトラック，セクタにヘッ
ドを位置決めする為のシーク及び回転待ちが（ｂ）に示
すように行われる。そして、記憶媒体５から読出された
データはバッファメモリ６に（ｃ）に示すように転送さ
れる。このバッファメモリ６から汎用バス３を介して制
御部２に（ｈ）に示すようにデータが転送される。この
データは、制御部２からデータバス８を介して網インタ
フェース部７に転送され、回線網を介してユーザに送出
される。
【００２３】又記憶装置１−１の記憶媒体５からデータ
を読出している時に、次の記憶装置１−２のシーク及び
回転待ちが（ｄ）に示すように行われ、この記憶装置１
−２の記憶媒体５からデータが（ｅ）に示すように読出
されている時に、次の記憶装置１−３のシーク及び回転
待ちが（ｆ）に示すように行われ、この記憶装置１−３
の記憶媒体５からデータが（ｇ）に示すように読出され
てバッファメモリ６に転送される。
を読出している時に、次の記憶装置１−２のシーク及び
回転待ちが（ｄ）に示すように行われ、この記憶装置１
−２の記憶媒体５からデータが（ｅ）に示すように読出
されている時に、次の記憶装置１−３のシーク及び回転
待ちが（ｆ）に示すように行われ、この記憶装置１−３
の記憶媒体５からデータが（ｇ）に示すように読出され
てバッファメモリ６に転送される。
【００２４】従って、汎用バス３上では、記憶装置１−
１〜１−３のバッファメモリ６から（ｈ）に示すように
順次送出される。又記憶装置１−１〜１−３に一連のデ
ータが分散して記憶されているストライピング方式によ
る場合は、例えば、網インタフェース部７のバッファに
よって、ユーザには連続したデータとして送出すること
ができる。又ＡＴＭ回線網の場合は、網インタフェース
部７にデータをセル化及びデセル化する機能を設け、ユ
ーザに５バイトのヘッダ部と４８バイトのデータ部とか
らなるＡＴＭセルとして送出することができる。その場
合、例えば、３ユーザに対してそれぞれの記憶装置１−
１〜１−３からのデータを分配する場合、ＡＴＭセルの
ヘッダ部にそれぞれのユーザに対する宛て先を示すＶＰ
Ｉ，ＶＣＩを付加して送出することになる。
１〜１−３のバッファメモリ６から（ｈ）に示すように
順次送出される。又記憶装置１−１〜１−３に一連のデ
ータが分散して記憶されているストライピング方式によ
る場合は、例えば、網インタフェース部７のバッファに
よって、ユーザには連続したデータとして送出すること
ができる。又ＡＴＭ回線網の場合は、網インタフェース
部７にデータをセル化及びデセル化する機能を設け、ユ
ーザに５バイトのヘッダ部と４８バイトのデータ部とか
らなるＡＴＭセルとして送出することができる。その場
合、例えば、３ユーザに対してそれぞれの記憶装置１−
１〜１−３からのデータを分配する場合、ＡＴＭセルの
ヘッダ部にそれぞれのユーザに対する宛て先を示すＶＰ
Ｉ，ＶＣＩを付加して送出することになる。
【００２５】又内部バス４に於いては、（ａ）に示すよ
うに、プロセッサ９から制御部２に対してアクセス制御
する期間以外は、（ｉ）に示すように、他の制御信号や
データ等の転送が可能となる。
うに、プロセッサ９から制御部２に対してアクセス制御
する期間以外は、（ｉ）に示すように、他の制御信号や
データ等の転送が可能となる。
【００２６】図３は本発明の第１の実施例の書込動作の
説明図であり、前述の場合と同様に３台の記憶装置１−
１〜１−３を設けた場合について示し、（ｊ）は汎用バ
ス３のデータ転送、（ｋ）はプロセッサ９から内部バス
４を介した制御部２へのアクセス制御、（ｌ）は記憶装
置１−１のシーク及び回転待ち、（ｍ）は記憶装置１−
１のバッファメモリ６から記憶媒体５へのデータ転送、
（ｎ）は記憶装置１−２のシーク及び回転待ち、（ｏ）
は記憶装置１−２のバッファメモリ６から記憶媒体５へ
のデータ転送、（ｐ）は記憶装置１−３のシーク及び回
転待ち、（ｑ）は記憶装置１−３のバッファメモリ６か
ら記憶媒体５へのデータ転送を示す。
説明図であり、前述の場合と同様に３台の記憶装置１−
１〜１−３を設けた場合について示し、（ｊ）は汎用バ
ス３のデータ転送、（ｋ）はプロセッサ９から内部バス
４を介した制御部２へのアクセス制御、（ｌ）は記憶装
置１−１のシーク及び回転待ち、（ｍ）は記憶装置１−
１のバッファメモリ６から記憶媒体５へのデータ転送、
（ｎ）は記憶装置１−２のシーク及び回転待ち、（ｏ）
は記憶装置１−２のバッファメモリ６から記憶媒体５へ
のデータ転送、（ｐ）は記憶装置１−３のシーク及び回
転待ち、（ｑ）は記憶装置１−３のバッファメモリ６か
ら記憶媒体５へのデータ転送を示す。
【００２７】例えば、ユーザからのデータ書込要求が網
インタフェース部７から内部バス４を介してプロセッサ
９に通知されると、プロセッサ９は内部バス４を介して
制御部２に（ｋ）に示すようにアクセス制御を行い、ユ
ーザからのデータが網インタフェース部７から制御部２
にデータバス８を介して転送され、制御部２から汎用バ
ス３に（ｊ）に示すようにデータが転送され、制御部２
から指定された例えば記憶装置１−１はバッファメモリ
６にデータを書込むと共に、（ｌ）に示すようにデータ
を書込む為のシーク及び回転待ちとなり、ヘッドの位置
決めが行われると、（ｍ）に示すように、バッファメモ
リ６から記憶媒体５にデータが転送されて書込みが行わ
れる。
インタフェース部７から内部バス４を介してプロセッサ
９に通知されると、プロセッサ９は内部バス４を介して
制御部２に（ｋ）に示すようにアクセス制御を行い、ユ
ーザからのデータが網インタフェース部７から制御部２
にデータバス８を介して転送され、制御部２から汎用バ
ス３に（ｊ）に示すようにデータが転送され、制御部２
から指定された例えば記憶装置１−１はバッファメモリ
６にデータを書込むと共に、（ｌ）に示すようにデータ
を書込む為のシーク及び回転待ちとなり、ヘッドの位置
決めが行われると、（ｍ）に示すように、バッファメモ
リ６から記憶媒体５にデータが転送されて書込みが行わ
れる。
【００２８】この記憶装置１−１の記憶媒体５へのデー
タの書込中に、次の記憶装置１−２のバッファメモリ６
に汎用バス３を介してデータが書込まれ、その記憶装置
１−２のシーク及び回転待ちが（ｎ）に示すように行わ
れ、ヘッドの位置決めにより、（ｏ）に示すように、バ
ッファメモリ６から記憶媒体５にデータが転送されて書
込みが行われる。以下同様にして、ユーザからの一連の
データを記憶装置１−１〜１−３に分散して書込むこと
ができる。
タの書込中に、次の記憶装置１−２のバッファメモリ６
に汎用バス３を介してデータが書込まれ、その記憶装置
１−２のシーク及び回転待ちが（ｎ）に示すように行わ
れ、ヘッドの位置決めにより、（ｏ）に示すように、バ
ッファメモリ６から記憶媒体５にデータが転送されて書
込みが行われる。以下同様にして、ユーザからの一連の
データを記憶装置１−１〜１−３に分散して書込むこと
ができる。
【００２９】又複数の記憶装置１−１〜１−ｎの中の任
意台数の記憶装置に順次データを書込み、他の任意台数
の記憶装置から順次データを読出すようにスケジューリ
ングすることも可能である。その場合も、制御部２と網
インタフェース部７との間のデータバス８を介して書込
データ及び読出データが高速転送されるから、内部バス
４をプロセッサ９が有効に利用して他の処理を実行する
ことができる。
意台数の記憶装置に順次データを書込み、他の任意台数
の記憶装置から順次データを読出すようにスケジューリ
ングすることも可能である。その場合も、制御部２と網
インタフェース部７との間のデータバス８を介して書込
データ及び読出データが高速転送されるから、内部バス
４をプロセッサ９が有効に利用して他の処理を実行する
ことができる。
【００３０】図４は本発明の第２の実施例の説明図であ
り、１０−１〜１０−ｍは記憶装置群、１１−１〜１１
−ｎはそれぞれ記憶媒体とバッファメモリとを有する記
憶装置、１２−１〜１２−ｍは制御部、１３は汎用バ
ス、１４は内部バス、１７−１〜１７−ｋは網インタフ
ェース部、１８は交換スイッチ、１９はプロセッサ（Ｃ
ＰＵ）、２０はメインメモリ（ＭＥＭ）である。この交
換スイッチ１８は、データ交換等に於いて適用されてい
る交換スイッチ等を適用することができる。
り、１０−１〜１０−ｍは記憶装置群、１１−１〜１１
−ｎはそれぞれ記憶媒体とバッファメモリとを有する記
憶装置、１２−１〜１２−ｍは制御部、１３は汎用バ
ス、１４は内部バス、１７−１〜１７−ｋは網インタフ
ェース部、１８は交換スイッチ、１９はプロセッサ（Ｃ
ＰＵ）、２０はメインメモリ（ＭＥＭ）である。この交
換スイッチ１８は、データ交換等に於いて適用されてい
る交換スイッチ等を適用することができる。
【００３１】記憶装置群１０−１〜１０−ｍは、それぞ
れ同一個数或いは異なる個数の記憶装置１１−１〜１１
−ｎによって構成され、各記憶装置１１−１〜１１−ｎ
は、図１に示す構成と同様に、それぞれ磁気ディスク，
光ディスク等の記憶媒体と、バッファメモリとを備え、
汎用バス１３によって制御部１２−１〜１２−ｍと接続
されている。又複数の回線網対応に網インタフェース部
１７−１〜１７−ｋを備え、複数の制御部１２−１〜１
２−ｍと複数の網インタフェース部１７−１〜１７−ｋ
との間を交換スイッチ１８によって接続している。
れ同一個数或いは異なる個数の記憶装置１１−１〜１１
−ｎによって構成され、各記憶装置１１−１〜１１−ｎ
は、図１に示す構成と同様に、それぞれ磁気ディスク，
光ディスク等の記憶媒体と、バッファメモリとを備え、
汎用バス１３によって制御部１２−１〜１２−ｍと接続
されている。又複数の回線網対応に網インタフェース部
１７−１〜１７−ｋを備え、複数の制御部１２−１〜１
２−ｍと複数の網インタフェース部１７−１〜１７−ｋ
との間を交換スイッチ１８によって接続している。
【００３２】又プロセッサ１９は、メインメモリ２０或
いは内部メモリに管理テーブルを形成し、記憶装置群１
０−１〜１０−ｍについてのアクセス状況及び格納され
たデータの種別等とアドレス等とを管理する。或いは制
御部１２−１〜１２−ｍにそれぞれ記憶装置群１０−１
〜１０−ｍのデータ並びにアクセス状況の管理を行わせ
ることもできる。
いは内部メモリに管理テーブルを形成し、記憶装置群１
０−１〜１０−ｍについてのアクセス状況及び格納され
たデータの種別等とアドレス等とを管理する。或いは制
御部１２−１〜１２−ｍにそれぞれ記憶装置群１０−１
〜１０−ｍのデータ並びにアクセス状況の管理を行わせ
ることもできる。
【００３３】従って、例えば、ユーザからのデータ要求
が網インタフェース部１７−１から内部バス１４を介し
てプロセッサ１９に転送されると、プロセッサ１９は、
ユーザの要求データが存在する記憶装置群を、管理テー
ブルを参照して識別するか、或いは各制御部１２−１〜
１２−ｍに於ける管理テーブルの検索を行わせる等によ
って、要求データが存在する記憶装置群又は記憶装置を
識別する。
が網インタフェース部１７−１から内部バス１４を介し
てプロセッサ１９に転送されると、プロセッサ１９は、
ユーザの要求データが存在する記憶装置群を、管理テー
ブルを参照して識別するか、或いは各制御部１２−１〜
１２−ｍに於ける管理テーブルの検索を行わせる等によ
って、要求データが存在する記憶装置群又は記憶装置を
識別する。
【００３４】プロセッサ１９側の管理テーブルにより、
例えば、記憶装置群１０−２の中の記憶装置に要求デー
タが存在することを識別した場合、プロセッサ１９は制
御部１２−２に対して内部バス１４を介してアクセス制
御し、且つ交換スイッチ１８を内部バス１４を介して制
御し、制御部１２−２と網インタフェース部１７−１と
の間を交換接続し、制御部１２−２と網インタフェース
部１７−１との間にデータバスを形成する。
例えば、記憶装置群１０−２の中の記憶装置に要求デー
タが存在することを識別した場合、プロセッサ１９は制
御部１２−２に対して内部バス１４を介してアクセス制
御し、且つ交換スイッチ１８を内部バス１４を介して制
御し、制御部１２−２と網インタフェース部１７−１と
の間を交換接続し、制御部１２−２と網インタフェース
部１７−１との間にデータバスを形成する。
【００３５】又制御部１２−２は、記憶装置群１０−２
内の記憶装置を指定してデータの読出しを指示し、その
記憶装置の記憶媒体から読出したデータをバッファメモ
リに転送し、そのバッファメモリから汎用バス１３を介
して制御部１２−２に転送し、制御部１２−２は交換ス
イッチ１８を介して網インタフェース部１７−１に転送
する。従って、ユーザが要求したデータを網インタフェ
ース部１７−１から送出することができる。この場合
も、制御部１２−２と網インタフェース部１７−１との
間は、内部バス１４を介することなく、専用のデータバ
スを介して高速でデータ転送することができる。
内の記憶装置を指定してデータの読出しを指示し、その
記憶装置の記憶媒体から読出したデータをバッファメモ
リに転送し、そのバッファメモリから汎用バス１３を介
して制御部１２−２に転送し、制御部１２−２は交換ス
イッチ１８を介して網インタフェース部１７−１に転送
する。従って、ユーザが要求したデータを網インタフェ
ース部１７−１から送出することができる。この場合
も、制御部１２−２と網インタフェース部１７−１との
間は、内部バス１４を介することなく、専用のデータバ
スを介して高速でデータ転送することができる。
【００３６】又ユーザの要求データについて、記憶装置
群１０−２内の記憶装置にストライピング方式で分散し
て記憶されている場合、制御部１２−２は、スケジュー
リングテーブル等を参照して、記憶装置群１０−２内の
記憶装置を順次指定してデータの読出しを行わせ、一連
のデータをユーザに、制御部１２−２から交換スイッチ
１８，網インタフェース部１７−１を介して所定の転送
速度で送出することができる。
群１０−２内の記憶装置にストライピング方式で分散し
て記憶されている場合、制御部１２−２は、スケジュー
リングテーブル等を参照して、記憶装置群１０−２内の
記憶装置を順次指定してデータの読出しを行わせ、一連
のデータをユーザに、制御部１２−２から交換スイッチ
１８，網インタフェース部１７−１を介して所定の転送
速度で送出することができる。
【００３７】又多数のユーザからそれぞれ異なる回線網
を介して要求があった場合も、交換スイッチ１８によっ
て網インタフェース部１７−１〜１７−ｋと制御部１２
−１〜１２−ｍとの間を選択的に接続して、専用のデー
タバスを形成することができるから、内部バス１４の占
有権獲得制御等が必要でなく、高速でデータ転送が可能
となる。又制御部１２−１〜１２−ｍと網インタフェー
ス部１７−１〜１７−ｋとの個数が少ない場合は、相互
間をバス接続とすることも可能である。
を介して要求があった場合も、交換スイッチ１８によっ
て網インタフェース部１７−１〜１７−ｋと制御部１２
−１〜１２−ｍとの間を選択的に接続して、専用のデー
タバスを形成することができるから、内部バス１４の占
有権獲得制御等が必要でなく、高速でデータ転送が可能
となる。又制御部１２−１〜１２−ｍと網インタフェー
ス部１７−１〜１７−ｋとの個数が少ない場合は、相互
間をバス接続とすることも可能である。
【００３８】
【発明の効果】以上説明したように、本発明は、複数の
記憶装置１−１〜１−ｎと制御部２とを汎用バス３によ
り接続し、この制御部２と網インタフェース部７とを専
用のデータバス８で接続して、記憶装置１−１〜１−ｎ
と網インタフェース部７との間のデータを、内部バス４
を介することなく、制御部２と網インタフェース部７と
を直結するデータバス８によって高速転送することがで
きる。従って、ビデオデータ等を含む各種のデータを、
ユーザの要求に応じて記憶装置１−１〜１−ｎに書込み
又は読出しを円滑に行い、高速の回線網に対しても容易
に対処することができる利点がある。
記憶装置１−１〜１−ｎと制御部２とを汎用バス３によ
り接続し、この制御部２と網インタフェース部７とを専
用のデータバス８で接続して、記憶装置１−１〜１−ｎ
と網インタフェース部７との間のデータを、内部バス４
を介することなく、制御部２と網インタフェース部７と
を直結するデータバス８によって高速転送することがで
きる。従って、ビデオデータ等を含む各種のデータを、
ユーザの要求に応じて記憶装置１−１〜１−ｎに書込み
又は読出しを円滑に行い、高速の回線網に対しても容易
に対処することができる利点がある。
【００３９】又複数の記憶装置１−１〜１−ｎからなる
記憶装置群を複数設け、各記憶装置群対応に制御部を設
け、この複数の制御部と複数の網インタフェース部との
間を交換スイッチを介して接続したことにより、大容量
の記憶装置を構成し、多数のユーザの要求に対して柔軟
に対処し、且つデータ転送を高速で行うことができる利
点がある。
記憶装置群を複数設け、各記憶装置群対応に制御部を設
け、この複数の制御部と複数の網インタフェース部との
間を交換スイッチを介して接続したことにより、大容量
の記憶装置を構成し、多数のユーザの要求に対して柔軟
に対処し、且つデータ転送を高速で行うことができる利
点がある。
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第１の実施例の読出動作の説明図であ
る。
る。
【図３】本発明の第１の実施例の書込動作の説明図であ
る。
る。
【図４】本発明の第２の実施例の説明図である。
【図５】従来例の説明図である。
【図６】従来例の説明図である。
【図７】従来例の動作説明図である。
１−１〜１−ｎ 記憶装置
２ 制御部
３ 汎用バス
４ 内部バス
５ 記憶媒体
６ バッファメモリ
７ 網インタフェース部
８ データバス
９ プロセッサ（ＣＰＵ）
１０ メインメモリ（ＭＥＭ）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 稲本 康
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 松田 喜一
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(56)参考文献 特開 昭53−94836（ＪＰ，Ａ)
特開 昭62−79557（ＪＰ，Ａ)
特開 昭60−103474（ＪＰ，Ａ)
特開 平１−156863（ＪＰ，Ａ)
特開 平４−211854（ＪＰ，Ａ)
実開 昭59−96611（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/16 - 13/378
Claims (2)
- 【請求項１】 複数の記憶装置と、 該複数の記憶装置をそれぞれ汎用バスを介して接続した
複数の制御部と、 該複数の制御部と内部バスを介して接続した複数の網イ
ンタフェース部と、 該複数の網インタフェース部と前記複数の制御部との間
を選択的に接続してデータ転送を行わせる交換スイッチ
とを備えたことを特徴とする記憶装置制御システム。 - 【請求項２】 前記記憶装置は、記憶媒体とバッファメ
モリとを含み、前記記憶媒体と前記汎用バスとの間のデ
ータ転送を前記バッファメモリを介して行わせる構成と
したことを特徴とする請求項１記載の記憶装置制御シス
テム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29292294A JP3531074B2 (ja) | 1994-11-28 | 1994-11-28 | 記憶装置制御システム |
| US08/554,695 US5737634A (en) | 1994-11-28 | 1995-11-07 | Storage device control system with an internal bus wherein a network interface has a data line for memory transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29292294A JP3531074B2 (ja) | 1994-11-28 | 1994-11-28 | 記憶装置制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153059A JPH08153059A (ja) | 1996-06-11 |
| JP3531074B2 true JP3531074B2 (ja) | 2004-05-24 |
Family
ID=17788149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29292294A Expired - Fee Related JP3531074B2 (ja) | 1994-11-28 | 1994-11-28 | 記憶装置制御システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5737634A (ja) |
| JP (1) | JP3531074B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997033227A1 (fr) * | 1996-03-07 | 1997-09-12 | Nippon Telegraph And Telephone Corporation | Procede et appareil de transfert de fichiers sequentiels a grande vitesse, et support d'enregistrement pour le stockage d'un programme en charge dudit transfert |
| US6397316B2 (en) * | 1997-07-24 | 2002-05-28 | Intel Corporation | System for reducing bus overhead for communication with a network interface |
| US6049845A (en) * | 1997-11-05 | 2000-04-11 | Unisys Corporation | System and method for providing speculative arbitration for transferring data |
| JPH11149444A (ja) | 1997-11-19 | 1999-06-02 | Nec Corp | データ転送制御装置及びデータ転送制御システム並びにデータ転送制御方法 |
| WO2001028179A2 (en) * | 1999-10-14 | 2001-04-19 | Bluearc Uk Limited | Apparatus and method for hardware implementation or acceleration of operating system functions |
| US6973666B1 (en) * | 2001-02-28 | 2005-12-06 | Unisys Corporation | Method of moving video data thru a video-on-demand system which avoids paging by an operating system |
| WO2003034206A2 (en) * | 2001-10-18 | 2003-04-24 | Matsushita Electric Industrial Co., Ltd. | Host network interface device and drive network interface device |
| US7054981B2 (en) * | 2001-10-22 | 2006-05-30 | Apple Computer, Inc. | Methods and apparatus for providing automatic high speed data connection in portable device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793422A (en) * | 1980-11-29 | 1982-06-10 | Omron Tateisi Electronics Co | Dma controller |
| US5099417A (en) * | 1987-03-13 | 1992-03-24 | Texas Instruments Incorporated | Data processing device with improved direct memory access |
| US5513332A (en) * | 1988-05-31 | 1996-04-30 | Extended Systems, Inc. | Database management coprocessor for on-the-fly providing data from disk media to all without first storing data in memory therebetween |
| US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
| JPH077955B2 (ja) * | 1989-05-13 | 1995-01-30 | 株式会社東芝 | データ通信制御装置 |
| US5136582A (en) * | 1990-05-29 | 1992-08-04 | Advanced Micro Devices, Inc. | Memory management system and method for network controller |
| DE69132236T2 (de) * | 1990-08-22 | 2000-11-30 | Sanyo Electric Co | Übertragungssteuerungssystem |
| US5315696A (en) * | 1991-08-21 | 1994-05-24 | Digital Equipment Corporation | Graphics command processing method in a computer graphics system |
| EP0535284A1 (en) * | 1991-09-30 | 1993-04-07 | International Business Machines Corporation | Method and apparatus for extending the connection capability of a communication system |
-
1994
- 1994-11-28 JP JP29292294A patent/JP3531074B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-07 US US08/554,695 patent/US5737634A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08153059A (ja) | 1996-06-11 |
| US5737634A (en) | 1998-04-07 |
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