JP3946873B2 - ディスクアレイ制御装置 - Google Patents
ディスクアレイ制御装置 Download PDFInfo
- Publication number
- JP3946873B2 JP3946873B2 JP18995798A JP18995798A JP3946873B2 JP 3946873 B2 JP3946873 B2 JP 3946873B2 JP 18995798 A JP18995798 A JP 18995798A JP 18995798 A JP18995798 A JP 18995798A JP 3946873 B2 JP3946873 B2 JP 3946873B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- connection request
- selector
- memory unit
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
- G06F3/0611—Improving I/O performance in relation to response time
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
- G06F3/0613—Improving I/O performance in relation to throughput
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0689—Disk arrays, e.g. RAID, JBOD
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、データを分割して複数の磁気ディスク装置に格納するディスクアレイ装置の制御装置に関する。
【０００２】
【従来の技術】
コンピュータの主記憶のＩ／Ｏ性能に比べて、２次記憶装置として用いられる磁気ディスク装置を使ったサブシステムのＩ／Ｏ性能は３〜４桁程度小さく、従来からこの差を縮めること、すなわちサブシステムのＩ／Ｏ性能を向上する努力が各所でなされている。
サブシステムのＩ／Ｏ性能を向上させるための１つの方法として、複数の磁気ディスク装置でサブシステムを構成し、データを分割して複数の磁気ディスク装置に格納する手段、いわゆるディスクアレイと呼ばれるシステムが知られている。
【０００３】
例えば、１つの従来技術（以下、従来技術１という）では、図２に示すようにホストコンピュータ１０１とディスク制御装置２間のデータ転送を実行する複数のチャネルＩ／Ｆ部１１１と、磁気ディスク装置１２０とディスク制御装置間２のデータ転送を実行する複数のディスクＩ／Ｆ部１１２と、磁気ディスク装置１２０のデータを一時的に格納するキャッシュメモリ部１１５と、磁気ディスク１２０のデータ及びディスク制御装置２に関する制御情報を格納する共有メモリ部１１４を備え、キャッシュメモリ部１１５および共有メモリ部１１４は全チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２からアクセス可能な構成となっている。
この従来技術１では、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と共有メモリ部１１４、またチャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２とキャッシュメモリ部１１５間は１：１に接続されている。
【０００４】
また、他の従来技術（以下、従来技術２という）では、図３に示すようにホストコンピュータ１０１とディスク制御装置３間のデータ転送を実行する複数のチャネルＩ／Ｆ部１１１と、磁気ディスク装置１２０とディスク制御装置３間のデータ転送を実行する複数のディスクＩ／Ｆ部１１２と、磁気ディスク装置１２０のデータを一時的に格納するキャッシュメモリ部１１５と、磁気ディスク１２０のデータ及びディスク制御装置２に関する制御情報を格納する共有メモリ部１１４を備える。
そして、各チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と共有メモリ部１１４間は共有バス１３０で接続され、各チャネルＩ／Ｆ１１１部及びディスクＩ／Ｆ部１１２とキャッシュメモリ部１１５間は共有バス１３０により接続されている。
【０００５】
【発明が解決しようとする課題】
ディスクアレイシステムに対する高性能化要求に対して、これまでは、ディスクアレイ制御装置の大規模化や構成要素の高速化、例えばプロセッサ数やキャッシュ容量の増大、高性能プロセッサの適用、内部バス幅の拡大やバス転送能力の向上などで対応してきた。
しかしながら、前記従来技術２では、内部バスの転送能力がシステムの大規模化および性能向上に追従するのが困難になりつつある。
【０００６】
そこで内部バス性能を向上させて高いメモリアクセス性能を得るために、前記従来技術１のように、プロセッサとメモリ間を１：１に接続する方法が考えられる。
この方法によれば、メモリに接続したアクセスパス数に比例して内部バス性能が増加する。
しかしながら、搭載するプロセッサ数の増大に比例して、共有メモリおよびキャッシュメモリに接続するアクセスパス数も増加する。
そのため、内部バス性能を最大限に引き出すために、各プロセッサ−メモリ間のアクセスを効率的に制御する必要がある。
【０００７】
本発明の目的は上述の課題を解消し、プロセッサ−メモリ間のアクセスパスを効率的に使用し、メモリアクセススループット、特にキャッシュメモリへのアクセススループットの高いディスクアレイ制御装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、
ホストコンピュータとの１つ以上のインターフェース部と、複数の磁気ディスク装置との１つ以上のインターフェース部と、磁気ディスク装置のデータ及びディスクアレイ制御装置に関する制御情報を格納する物理的に独立した１つ以上の共有メモリ部を有し、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部からは、セレクタを介して前記共有メモリ部にアクセス可能であり、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部と前記セレクタ間と、前記セレクタと前記共有メモリ部間はアクセスパスにより接続されているディスクアレイ制御装置であって、
前記セレクタは、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部からの複数の入力ポートと、
前記共有メモリ部への複数の出力ポートを相互に接続する手段と、
前記複数の入力ポートから出力ポートへの接続要求を前記接続要求が到着した順に格納する手段と、複数の前記接続要求間の調停を行い、各出力ポートに前記入力ポートからの接続要求を割り当てる調停手段を有しており、
前記調停手段は、前記到着順に格納された接続要求の中の先頭の要求が、現在空いている出力ポートへの要求であれば、該要求へ出力ポートを割り当て、前記到着順に格納された接続要求の中の先頭の要求が、現在使用中の出力ポートへの要求であれば、２番目の要求を調べ、２番目の接続要求が、現在空いている出力ポートへの要求であれば、該要求へ出力ポートを割り当て、２番目の接続要求が、現在使用中の出力ポートへの要求であれば、３番目の要求を調べ、それ以降、多くとも現在空いている出力ポートの数に等しい回数だけ、上記出力ポートへの接続要求の調停（割り当て）を繰り返すようにしている。
【０００９】
また、前記共有メモリ部は各々物理的に独立した前記共有メモリ部間で二重化されており、前記セレクタから前記二重化された共有メモリ部両方への同時アクセスが発生するようにしている。
【００１０】
また、前記共有メモリ部が、磁気ディスク装置のデータを一時的に格納するキャッシュメモリ部と、前記キャッシュメモリ部及び前記ディスクアレイ制御装置に関する制御情報を格納する共有メモリ部に物理的に分割されており、
前記キャッシュメモリ部に繋がるセレクタと、前記共有メモリ部に繋がるセレクタが物理的に独立しており、
前記ホストコンピュータとのインターフェース部、及び前記複数の磁気ディスク装置とのインターフェース部から、前記キャッシュメモリ部、または前記共有メモリ部へのアクセスパスが物理的に独立しており、
少なくとも前記キャッシュメモリ部に繋がるセレクタに前記調停手段を備えるようにしている。
【００１１】
また、前記共有メモリ部は各々物理的に独立した前記共有メモリ部間で二重化されており、前記キャッシュメモリ部は各々物理的に独立した前記キャッシュメモリ部間で二重化されており、少なくと前記キャッシュメモリに繋がるセレクタから前記二重化されたキャッシュメモリ部両方への同時アクセスが発生し、少なくとも前記キャッシュメモリに繋がるセレクタに前記調停手段を備えるようにしている。
【００１２】
また、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部から、前記共有メモリ部、または前記キャッシュメモリ部へのアクセスの際に、最初にアドレスとコマンドを連続して送出し、前記共有メモリ部、または前記キャッシュメモリ部までのアクセスパスが確立した後に、データを送出するようにしている。
【００１３】
【発明の実施形態】
本発明の実施例について、以下詳細に説明する。
《実施例１》
図１に、本発明の一実施例を示す。
ディスクアレイ制御装置１は、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、セレクタ部１１３、共有メモリ部１１４と、アクセスパス０ １３５、アクセスパス１ １３６から構成される。
【００１４】
図１３に示すように、チャネルＩ／Ｆ部１１１は、ホストコンピュータとの１つのＩ／Ｆ（ホストＩ／Ｆ）５１と、１つのマイクロプロセッサ５０と、１つの共有メモリアクセス回路５２と、共有メモリ部１１４への１つのアクセスパスＩ／Ｆから構成される。
データ書き込み時は、ホストＩ／Ｆ５１は、ホストコンピュータ１０１から送られてきたデータをパケットに分割して共有メモリアクセス回路５２へ送出する。共有メモリアクセス回路５２は、ホストＩ／Ｆ５１から送られてくる複数のパケットを１つのアクセスパスを使用して共有メモリ部１１４へ送出する。
データ読み出し時は、共有メモリアクセス回路５２は、共有メモリ部１１４から送られてきた複数のパケットをホストＩ／Ｆ５１へ送出する。ホストＩ／Ｆ５１は、共有メモリアクセス回路５２から送られてきた複数のパケットを１つのデータにまとめ、ホストコンピュータ１０１へ送出する。
マイクロプロセッサ５０は、ホストＩ／Ｆ５１及び共有メモリアクセス回路５２でのデータの送受信を制御する。
ディスクＩ／Ｆ部１１２は、複数の磁気ディスク装置１２０との１つのＩ／Ｆ（ドライブＩ／Ｆ）、１つのマイクロプロセッサ、共有メモリ部１１４への１つのアクセス回路と、共有メモリ部１１４への１つのアクセスパスＩ／Ｆから構成されている。図１３に示すホストＩ／Ｆ５１をドライブＩ／Ｆで置き換えた構成となる。データの書き込みおよび読み出し時には、チャネルＩ／Ｆ部１１１の説明で述べた処理と少なくとも同様の処理が行われる。
ここで、上記に示した個数は一実施例に過ぎず、上記に限定するものではない。
【００１５】
共有メモリ部１１４は、磁気ディスク装置１２０へ記録するデータや、そのデータの管理情報及びシステム情報などの管理情報を格納する。
セレクタ部１１３には、２つのチャネルＩ／Ｆ部１１１、２つのディスクＩ／Ｆ部１１２からそれぞれ１本ずつ、計４本のアクセスパス０ １３５が接続されている。
また、セレクタ部１１３には、２つの共有メモリ部１１４へのアクセスパス１
１３６が１本ずつ、計２本接続されている。
これら１つのセレクタ部１１３とそれに繋がる２つのチャネルＩ／Ｆ部１１１及び２つのディスクＩ／Ｆ部１１２で１つのグループを形成し、セレクタグループ１５０と呼ぶ。
本実施例では、ディスクアレイ制御装置１が２つのセレクタグループ１５０を有する。
チャネルＩ／Ｆ部及びディスクＩ／Ｆ部とセレクタ部間のアクセスパスと、セレクタ部と共有メモリ部間のアクセスパスの間には上記のようなパス数の関係があるため、セレクタ部１１３ではチャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２からの４本のアクセスパス０：１３５からの要求の内、共有メモリ部１１４へのアクセスパス１：１３６の数に相当する２個だけを選択して実行する機能を持つ。
ここで、上記個数は一実施例に過ぎず、個数を上記に限定するものではない。
【００１６】
１つのセレクタ部１１３から共有メモリ部１１４へ接続されるアクセスパスの数を、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２から１つのセレクタ部１１３に接続されるアクセスパスの数より少なくし、チャネルＩ／Ｆ部１１１とディスクＩ／Ｆ部１１２の合計数よりもセレクタ部１１３の数が少なくなるように上記個数を設定すると、共有メモリ部１１４それぞれへ接続されるアクセスパス数を削減することができる。
共有メモリ部のＬＳＩピンネック及びパッケージのコネクタネックという問題が生じた場合、上記のようにすることで、ＬＳＩのピンネック及びパッケージのコネクタネックを解消することができる。
【００１７】
次に、セレクタ部１１３内部の構成について述べる。
図４は、セレクタ部１１３内の構成を示している。
セレクタ部１１３は、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０と、共有メモリ部１１４とのＩ／Ｆポート２１１と、両者間を互いに接続するセレクタ２０６と、Ｉ／Ｆポート２１０及び２１１で入出力を行う際のデータのエラーチェック部２０１と、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２から送出されたアドレス、コマンド、及びデータをバッファリングするバッファ２０２と、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２から送出されたアドレス及びコマンドを解析するアドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３と、解析結果を共有メモリ部１１４とのＩ／Ｆポート２１１への接続要求として、要求の到着順に管理するキュー管理部２０４と、キュー管理部内に登録された接続要求に基づいてアービトレーションを行い、共有メモリとのＩ／Ｆポート２１１への接続権を決定するアービトレーション部２０５を有する。
【００１８】
共有メモリ部のＬＳＩのピンネック及びパッケージのコネクタネックが生じた場合には、前述のように、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０の数よりも、共有メモリ部１１４とのＩ／Ｆポート２１１の数を少なくすることで、それらのネックを解消できる。
本実施例では、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０の数を４つ、共有メモリ部１１４とのＩ／Ｆポート２１１の数を２つとした。
【００１９】
図１２は、アドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３、キュー管理部２０４、及びアービトレーション部２０５の詳細構成について示している。
アドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３は、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０の数に相当する４つのバッファ２２０を有し、バッファ内に各Ｉ／Ｆポート２１０からのアドレス（ａｄｒ）及びコマンド（ｃｍｄ）を格納する。
アドレスは長さが４バイトで最初の１バイトに出力ポート番号（ｐｏｒｔ Ｎｏ．）が示されている。
コマンドは長さが４バイトで最初の１バイトにアクセスの種類（読み出し：ＲＤ、書き込み：ＷＲ、２重読み出し：２Ｒ、２重書き込み：２Ｗ）が示されている。
ここで、共有メモリ部１１４が２重化されている場合、２重読み出し及び２重書き込みを行う場合がある。
このような２重アクセス時には、２つのポートを同時に使用するため、両方のポートの使用権を獲得する必要がある。
【００２０】
ｐｏｒｔ Ｎｏ．抽出部２２１では、アドレスから要求ポート番号を取り出す。
本実施例では、ｐｏｒｔ０に“００”、ｐｏｒｔ１に“１１”を割り当てた。
ｃｍｄ種類抽出部２２２では、コマンドからアクセスの種類を取り出す。
本実施例では、ＲＤに“００”、ＷＲに“０１”、２Ｒに“１０”、２Ｗに“１１”を割り当てた。
使用ポート決定部２２３では、アクセスの種類が２重アクセスでない場合ｐｏｒｔ Ｎｏ．をそのまま出力し、２重アクセスの場合それを示す“０１”を出力する。
キュー管理部２０４では、アドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３から出力されたｐｏｒｔ Ｎｏ．を到着順に管理テーブル２２４に登録する。
【００２１】
アービトレーション部２０５では、管理テーブル２２４の先頭から要求ｐｏｒｔ Ｎｏ．を１つ取り出し、バッファ２２７に格納する。
そして、バッファ２２６に格納された使用中のｐｏｒｔ Ｎｏ．とバッファ２２７内の要求ｐｏｒｔ Ｎｏ．を比較器２２８で比較する。
ｐｏｒｔ Ｎｏ．が異なる場合、その番号をセレクタ切り替え信号ＳＥＬ０、ＳＥＬ１としてセレクタ２０６へ出力し、キュー管理部２０４内の順番入替え部２２５へキューの順番を１つ進めるように指示する。
ｐｏｒｔ Ｎｏ．が等しい場合、順番入替え部２２５へキューの順番を入れ替えるように指示する。
順番の入れ替え方法については、図６の調停のフローの説明で述べる。
ここで、アドレス、コマンドの長さ、アドレスまたはコマンド内のｐｏｒｔ Ｎｏ．またはｃｍｄ種類がそれぞれ示されている場所、ｐｏｒｔ Ｎｏ．またはｃｍｄ種類へのビットの割り当て方は一実施例に過ぎず、上記に限定するものではない。
また、共有メモリ部１１４が２重化されていない場合、２重アクセスは生じないため、ｃｍｄ種類抽出部２２２及び使用ｐｏｒｔ決定部２２３は必要なくなり、ｐｏｒｔ Ｎｏ．抽出部２２１の出力をキュー管理部２０４へ直接入力すればよい。
【００２２】
次に、セレクタ部１１３での処理の手順について述べる。
図５は、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０のうちの１つにおける処理フローを示している。
まず、ステップ３０１で、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２内の共有メモリアクセス回路からアクセス要求（ＲＥＱ ＯＮ）が来るまで待機する。
アクセス要求が来たら、ステップ３０２でアドレス（ａｄｒ）及びコマンド（ｃｍｄ）を解析する。
ステップ３０３でアドレス（ａｄｒ）、コマンド（ｃｍｄ）にエラーがないかどうかチェックし、エラーがあった場合ステップ３１５でエラー処理を行い、ステップ３０１のアクセス要求待機状態に戻る。
エラーがなかった場合、ステップ３０４で、共有メモリ部１１４とのＩ／Ｆポート２１１への接続要求として、キューに登録する。
そして、そのキューの内容に基づいてアービトレーションを行う。
ステップ３０５で、要求した共有メモリ部１１４とのＩ／Ｆポート２１１が獲得できるまで待機する。
獲得できたら、ステップ３０６でセレクタ２０６を切り替えて要求を出したＩ／Ｆポート２１０と獲得したＩ／Ｆポート２１１を接続する。
【００２３】
次に、ステップ３０７で共有メモリ（ＳＭ）部１１４へアクセス要求（ＲＥＱ
ＯＮ）を出し、アドレス（ａｄｒ）とコマンド（ｃｍｄ）を送出する。
ステップ３０８で、共有メモリ部１１４からアクセス承認（ＡＣＫ ＯＮ）が返ってくるまで待機する。
アクセス承認（ＡＣＫ ＯＮ）が返ってきたら、ステップ３０９でチャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２内の共有メモリアクセス回路へアクセス承認（ＡＣＫ ＯＮ）を返す。
ステップ３１０で、データの書き込み時は共有メモリアクセス回路から送られてきたデータを共有メモリ部１１４へ送信する。
また、データの読み出し時は共有メモリ部１１４から送られてきたデータを共有メモリアクセス回路へ送信する。
【００２４】
その際、ステップ３１１でエラーのチェックを行う。
エラーを発見した場合、ステップ３１５でエラー処理を行い、ステップ３０１のアクセス要求待機状態へ戻る。
エラーが無い場合、ステップ３１２でステータス（Ｓｔａｔｕｓ）が届くのをチェックし、ステータス（Ｓｔａｔｕｓ）が届くまでデータを送信する。
ステータス（Ｓｔａｔｕｓ）が届いたら、ステップ３１３で共有メモリ部へ、アクセス承認（ＡＣＫ ＯＮ）を取り下げるよう指示し、ステップ３０１のアクセス要求待機状態に戻る。
【００２５】
次に、ステップ３０４でのアービトレーション（調停）の方法について述べる。
図６は、調停のフローを示している。
ステップ４０１で、空いている出力ポートがあるかどうか調べ、空きポートができるまで待つ。
ステップ４０１で空きポートがあれば、ステップ４０２でキュー管理部２０４に到着順に格納された接続要求の中の先頭の要求を調べる。
ステップ４０３で現在空いている出力ポートへの要求であれば、ステップ４０４でその要求へ出力ポートを割り当てる。
ステップ４０３で、キュー管理部２０４に到着順に格納された接続要求の中の先頭の要求が、現在使用中の出力ポートへの要求であれば、ステップ４０６でキュー先頭の要求を（空きポート数＋１）番目にし、ステップ４０１へ戻る。
ステップ４０４で出力ポートを割り当てたら、ステップ４０５でキューの順番を１つ進め、ステップ４０１へ戻る。
上記の制御を行うことにより、共有メモリ部側のＩ／Ｆポート２１１を効率よく割り当てることが可能となり、高いスループットのデータ転送を実現できる。
【００２６】
また、図９に示すように、共有メモリ部１１４を各々物理的に独立した共有メモリ部１１４間で二重化して二重化領域（１６０）を形成する。すなわち、２個の共有メモリ部１１４を２重化した場合には各共有メモリ部に同一のデータが書き込まれる。また、各共有メモリ部全体を二重化したり、各共有メモリ部の一部分を二重化したりすることができる。
そして、セレクタ部１１３から二重化された共有メモリ部１１４両方への同時アクセス（２重アクセス）が発生するディスクアレイ制御装置４では、図６のステップ４０２、４０３においてキュー先頭の要求が２重アクセスかどうかを調べ、２重アクセスの場合、要求される２つのポートが空いていればポートを割り当て、そうでなければステップ４０６へ進むという処理を行う。
これによって、共有メモリ部１１４に格納したデータの信頼性を向上させることが可能となる。
また、磁気ディスク装置１２０に記録するデータの転送時、共有メモリ部１１４とのＩ／Ｆポート２１１を効率よく割り当てることが可能となり、高いスループットのデータ転送を実現できる。
【００２７】
《実施例２》
図１に示すディスクアレイ制御装置の構成を、図１０に示すように、共有メモリ部１１４を、磁気ディスク装置１２０に記録するデータを一時的に格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置５に関する制御情報を格納する共有メモリ部１１４に物理的に分割し、キャッシュメモリ部１１５に繋がるセレクタ部（ＣＭセレクタ部）１２３と、共有メモリ部に繋がるセレクタ部（ＳＭセレクタ部）１１３を物理的に独立させた構成にする。
そして、チャネルＩ／Ｆ部１１１、及びディスクＩ／Ｆ部１１２から、キャッシュメモリ部１１５、または共有メモリ部１１４へのアクセスパス０ １３５、アクセスパス１ １３６を物理的に独立させ、少なくともキャッシュメモリ部１１５に繋がるセレクタ部（ＣＭセレクタ部）１２３において、実施例１で述べた調停を行う。これは、共有メモリ部に格納されるのは、キャッシュメモリ部１１５及びディスクアレイ制御装置５に関する制御情報であり、制御情報のデータ量は少ないので、ポートが使用中となる時間は小さく、すぐにポートは使用可能となるため、調停をしなくても格別の差し障りはないからである。
【００２８】
また、図１１に示すように、共有メモリ部１１４、及びキャッシュメモリ部１１５を各々物理的に独立した共有メモリ部１１４、及びキャッシュメモリ部１１５間でそれぞれ二重化して二重化領域（１６０）を形成し、少なくともキャッシュメモリに繋がるセレクタ部（ＣＭセレクタ部）１２３から二重化されたキャッシュメモリ部１１５両方への同時アクセス（２重アクセス）が発生するディスクアレイ制御装置６では、図６のステップ４０２、４０３においてキュー先頭の要求が２重アクセスかどうかを調べ、２重アクセスの場合、要求される２つのポートが空いていればポートを割り当て、そうでなければステップ４０６へ進むという処理を、キャッシュメモリ部に繋がるセレクタ部（ＣＭセレクタ部）１２３で行う。
これによって、共有メモリ部１１４に格納したデータの信頼性を向上させることが可能となる。
また、磁気ディスク装置１２０に記録するデータの転送時、キャッシュメモリ部１１５とのＩ／Ｆポート２１１を効率よく割り当てることが可能となり、高いスループットのデータ転送を実現できる。
【００２９】
《実施例３》
図７は、チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内の共有メモリ（ＳＭ）アクセス回路から共有メモリ部１１４へ、またはチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内のキャッシュメモリ（ＣＭ）アクセス回路からキャッシュメモリ部１１５へデータの書き込みを行うときの処理の流れを示している。
データの書き込み時は、ステップ５０１でＳＭまたはＣＭアクセス回路からセレクタ部１１３または１２３へアクセス要求（ＲＥＱ）を出し、続けてステップ５０２、５０３でアドレス（ＡＤＲ）、コマンド（ＣＭＤ）を送出する。
ステップ５０４、５０５でセレクタ部１１３または１２３において、アービトレーションを行い、セレクタを切り替えて共有メモリ部１１４またはキャッシュメモリ部１１５へのポートを割り当てる。
ステップ５０６で、セレクタ部１１３または１２３から共有メモリ部またはキャッシュメモリ部へアクセス要求（ＲＥＱ）を出し、続けてステップ５０７、５０８でアドレス（ＡＤＲ）、コマンド（ＣＭＤ）を送出する。
【００３０】
ステップ５０９で、共有メモリ部１１４またはキャッシュメモリ部１１５において、アクセスするメモリモジュールの選択を行い、選択後、ステップ５１０でセレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へアクセス承認（ＡＣＫ ＯＮ）を返す。
ＳＭまたはＣＭアクセス回路はＡＣＫ ＯＮを受けたら、ステップ５１１でデータを送出する。
共有メモリ部１１４またはキャッシュメモリ部１１５はデータを全て受け取ったら、ステップ５１２で後処理を行い、ステップ５１３でセレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へステータス（ＳＴＡＴＵＳ）を返す。
セレクタ部１１３または１２３はＳＴＡＴＵＳを受けたら、ステップ５１４で共有メモリ部１１４またはキャッシュメモリ部１１５へ、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
ＳＭまたはＣＭアクセス回路はＳＴＡＴＵＳを受けたら、ステップ５１５でセレクタ部１１３または１２３に、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
【００３１】
図８は、チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内の共有メモリアクセス回路へ共有メモリ部１１４から、またはチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内のキャッシュメモリアクセス回路へキャッシュメモリ部１１５からデータの読み出しを行うときの処理の流れを示している。
データの読み出し時の処理ステップ６０１〜６１０までは、データの書き込み時の処理ステップ５０１〜５１０までと同じである。
【００３２】
その後、共有メモリ部１１４またはキャッシュメモリ部１１５において、ステップ６１１で読み出しの前処理を行う。
ステップ６１２で、セレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へデータを送出する。
データの送出が終了したら、共有メモリ部１１４またはキャッシュメモリ部１１５において、ステップ６１３で後処理を行い、ステップ６１４でセレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へＳＴＡＴＵＳを返す。
セレクタ部１１３または１２３はＳＴＡＴＵＳを受けたら、ステップ６１５で共有メモリ部１１４またはキャッシュメモリ部１１５へ、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
ＳＭまたはＣＭアクセス回路はＳＴＡＴＵＳを受けたら、ステップ６１６でセレクタ部１１３または１２３へ、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
【００３３】
上記のように、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２から、共有メモリ部１１４またはキャッシュメモリ部１１５へのアクセスの際に、最初にアドレスとコマンドを連続して送出し、共有メモリ部１１４、またはキャッシュメモリ部１１５までのアクセスパスが確立した（ステップ５１０または６１０）後データを送出することによって、セレクタ部１１３または１２３において、転送データをバッファリングする必要がなくなり、セレクタ部１１３または１２３での制御が簡単化され、メモリへのアクセススループットの向上が可能となる。
【００３４】
【発明の効果】
本発明によれば、ホストコンピュータとのインターフェース部、または複数の磁気ディスク装置とのインタフェース部と共有メモリ部の間にあるセレクタ部において、ホストコンピュータとのインターフェース部、または複数の磁気ディスク装置とのインタフェース部から共有メモリ部へのアクセス要求を、共有メモリ部へのアクセスパスへ効率よく振り分けることが可能となる。
それによって、ディスクアレイ制御装置のデータ転送のスループットを向上することができる。
【図面の簡単な説明】
【図１】本発明によるディスクアレイ制御装置の構成を示す図である。
【図２】従来のディスクアレイ制御装置の構成を示す図である。
【図３】従来のディスクアレイ制御装置の構成を示す図である。
【図４】本発明によるディスクアレイ制御装置内のセレクタ部の構成を示す図である。
【図５】セレクタ部での動作フローを示す図である。
【図６】セレクタ部内のアービトレーション部での動作フローを示す図である。
【図７】共有メモリ部またはキャッシュメモリ部へデータの書き込みを行うときのシーケンスを示す図である。
【図８】共有メモリ部またはキャッシュメモリ部からデータの読み出しを行うときのシーケンスを示す図である。
【図９】本発明によるディスクアレイ制御装置の他の構成を示す図である。
【図１０】本発明によるディスクアレイ制御装置の他の構成を示す図である。
【図１１】本発明によるディスクアレイ制御装置の他の構成を示す図である。
【図１２】本発明によるディスクアレイ制御装置内のセレクタ部の部分の詳細構成を示す図である。
【図１３】チャネルＩ／Ｆ部の構成を示す図である。
【符号の説明】
１、４、５、６ ディスクアレイ制御装置
５０ マイクロプロセッサ
５１ ホストＩ／Ｆ
５２ 共有メモリアクセス回路
１０１ ホストコンピュータ
１１１ チャネルＩ／Ｆ部
１１２ ディスクＩ／Ｆ部
１１３ セレクタ部（ＳＭセレクタ部）
１１４ 共有メモリ部
１１５ キャッシュメモリ部
１２０ 磁気ディスク装置
１２３ ＣＭセレクタ部
１３５ アクセスパス０
１３６ アクセスパス１
１５０ セレクタグループ
【産業上の利用分野】
本発明は、データを分割して複数の磁気ディスク装置に格納するディスクアレイ装置の制御装置に関する。
【０００２】
【従来の技術】
コンピュータの主記憶のＩ／Ｏ性能に比べて、２次記憶装置として用いられる磁気ディスク装置を使ったサブシステムのＩ／Ｏ性能は３〜４桁程度小さく、従来からこの差を縮めること、すなわちサブシステムのＩ／Ｏ性能を向上する努力が各所でなされている。
サブシステムのＩ／Ｏ性能を向上させるための１つの方法として、複数の磁気ディスク装置でサブシステムを構成し、データを分割して複数の磁気ディスク装置に格納する手段、いわゆるディスクアレイと呼ばれるシステムが知られている。
【０００３】
例えば、１つの従来技術（以下、従来技術１という）では、図２に示すようにホストコンピュータ１０１とディスク制御装置２間のデータ転送を実行する複数のチャネルＩ／Ｆ部１１１と、磁気ディスク装置１２０とディスク制御装置間２のデータ転送を実行する複数のディスクＩ／Ｆ部１１２と、磁気ディスク装置１２０のデータを一時的に格納するキャッシュメモリ部１１５と、磁気ディスク１２０のデータ及びディスク制御装置２に関する制御情報を格納する共有メモリ部１１４を備え、キャッシュメモリ部１１５および共有メモリ部１１４は全チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２からアクセス可能な構成となっている。
この従来技術１では、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と共有メモリ部１１４、またチャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２とキャッシュメモリ部１１５間は１：１に接続されている。
【０００４】
また、他の従来技術（以下、従来技術２という）では、図３に示すようにホストコンピュータ１０１とディスク制御装置３間のデータ転送を実行する複数のチャネルＩ／Ｆ部１１１と、磁気ディスク装置１２０とディスク制御装置３間のデータ転送を実行する複数のディスクＩ／Ｆ部１１２と、磁気ディスク装置１２０のデータを一時的に格納するキャッシュメモリ部１１５と、磁気ディスク１２０のデータ及びディスク制御装置２に関する制御情報を格納する共有メモリ部１１４を備える。
そして、各チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と共有メモリ部１１４間は共有バス１３０で接続され、各チャネルＩ／Ｆ１１１部及びディスクＩ／Ｆ部１１２とキャッシュメモリ部１１５間は共有バス１３０により接続されている。
【０００５】
【発明が解決しようとする課題】
ディスクアレイシステムに対する高性能化要求に対して、これまでは、ディスクアレイ制御装置の大規模化や構成要素の高速化、例えばプロセッサ数やキャッシュ容量の増大、高性能プロセッサの適用、内部バス幅の拡大やバス転送能力の向上などで対応してきた。
しかしながら、前記従来技術２では、内部バスの転送能力がシステムの大規模化および性能向上に追従するのが困難になりつつある。
【０００６】
そこで内部バス性能を向上させて高いメモリアクセス性能を得るために、前記従来技術１のように、プロセッサとメモリ間を１：１に接続する方法が考えられる。
この方法によれば、メモリに接続したアクセスパス数に比例して内部バス性能が増加する。
しかしながら、搭載するプロセッサ数の増大に比例して、共有メモリおよびキャッシュメモリに接続するアクセスパス数も増加する。
そのため、内部バス性能を最大限に引き出すために、各プロセッサ−メモリ間のアクセスを効率的に制御する必要がある。
【０００７】
本発明の目的は上述の課題を解消し、プロセッサ−メモリ間のアクセスパスを効率的に使用し、メモリアクセススループット、特にキャッシュメモリへのアクセススループットの高いディスクアレイ制御装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、
ホストコンピュータとの１つ以上のインターフェース部と、複数の磁気ディスク装置との１つ以上のインターフェース部と、磁気ディスク装置のデータ及びディスクアレイ制御装置に関する制御情報を格納する物理的に独立した１つ以上の共有メモリ部を有し、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部からは、セレクタを介して前記共有メモリ部にアクセス可能であり、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部と前記セレクタ間と、前記セレクタと前記共有メモリ部間はアクセスパスにより接続されているディスクアレイ制御装置であって、
前記セレクタは、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部からの複数の入力ポートと、
前記共有メモリ部への複数の出力ポートを相互に接続する手段と、
前記複数の入力ポートから出力ポートへの接続要求を前記接続要求が到着した順に格納する手段と、複数の前記接続要求間の調停を行い、各出力ポートに前記入力ポートからの接続要求を割り当てる調停手段を有しており、
前記調停手段は、前記到着順に格納された接続要求の中の先頭の要求が、現在空いている出力ポートへの要求であれば、該要求へ出力ポートを割り当て、前記到着順に格納された接続要求の中の先頭の要求が、現在使用中の出力ポートへの要求であれば、２番目の要求を調べ、２番目の接続要求が、現在空いている出力ポートへの要求であれば、該要求へ出力ポートを割り当て、２番目の接続要求が、現在使用中の出力ポートへの要求であれば、３番目の要求を調べ、それ以降、多くとも現在空いている出力ポートの数に等しい回数だけ、上記出力ポートへの接続要求の調停（割り当て）を繰り返すようにしている。
【０００９】
また、前記共有メモリ部は各々物理的に独立した前記共有メモリ部間で二重化されており、前記セレクタから前記二重化された共有メモリ部両方への同時アクセスが発生するようにしている。
【００１０】
また、前記共有メモリ部が、磁気ディスク装置のデータを一時的に格納するキャッシュメモリ部と、前記キャッシュメモリ部及び前記ディスクアレイ制御装置に関する制御情報を格納する共有メモリ部に物理的に分割されており、
前記キャッシュメモリ部に繋がるセレクタと、前記共有メモリ部に繋がるセレクタが物理的に独立しており、
前記ホストコンピュータとのインターフェース部、及び前記複数の磁気ディスク装置とのインターフェース部から、前記キャッシュメモリ部、または前記共有メモリ部へのアクセスパスが物理的に独立しており、
少なくとも前記キャッシュメモリ部に繋がるセレクタに前記調停手段を備えるようにしている。
【００１１】
また、前記共有メモリ部は各々物理的に独立した前記共有メモリ部間で二重化されており、前記キャッシュメモリ部は各々物理的に独立した前記キャッシュメモリ部間で二重化されており、少なくと前記キャッシュメモリに繋がるセレクタから前記二重化されたキャッシュメモリ部両方への同時アクセスが発生し、少なくとも前記キャッシュメモリに繋がるセレクタに前記調停手段を備えるようにしている。
【００１２】
また、前記ホストコンピュータとのインターフェース部、または前記複数の磁気ディスク装置とのインターフェース部から、前記共有メモリ部、または前記キャッシュメモリ部へのアクセスの際に、最初にアドレスとコマンドを連続して送出し、前記共有メモリ部、または前記キャッシュメモリ部までのアクセスパスが確立した後に、データを送出するようにしている。
【００１３】
【発明の実施形態】
本発明の実施例について、以下詳細に説明する。
《実施例１》
図１に、本発明の一実施例を示す。
ディスクアレイ制御装置１は、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、セレクタ部１１３、共有メモリ部１１４と、アクセスパス０ １３５、アクセスパス１ １３６から構成される。
【００１４】
図１３に示すように、チャネルＩ／Ｆ部１１１は、ホストコンピュータとの１つのＩ／Ｆ（ホストＩ／Ｆ）５１と、１つのマイクロプロセッサ５０と、１つの共有メモリアクセス回路５２と、共有メモリ部１１４への１つのアクセスパスＩ／Ｆから構成される。
データ書き込み時は、ホストＩ／Ｆ５１は、ホストコンピュータ１０１から送られてきたデータをパケットに分割して共有メモリアクセス回路５２へ送出する。共有メモリアクセス回路５２は、ホストＩ／Ｆ５１から送られてくる複数のパケットを１つのアクセスパスを使用して共有メモリ部１１４へ送出する。
データ読み出し時は、共有メモリアクセス回路５２は、共有メモリ部１１４から送られてきた複数のパケットをホストＩ／Ｆ５１へ送出する。ホストＩ／Ｆ５１は、共有メモリアクセス回路５２から送られてきた複数のパケットを１つのデータにまとめ、ホストコンピュータ１０１へ送出する。
マイクロプロセッサ５０は、ホストＩ／Ｆ５１及び共有メモリアクセス回路５２でのデータの送受信を制御する。
ディスクＩ／Ｆ部１１２は、複数の磁気ディスク装置１２０との１つのＩ／Ｆ（ドライブＩ／Ｆ）、１つのマイクロプロセッサ、共有メモリ部１１４への１つのアクセス回路と、共有メモリ部１１４への１つのアクセスパスＩ／Ｆから構成されている。図１３に示すホストＩ／Ｆ５１をドライブＩ／Ｆで置き換えた構成となる。データの書き込みおよび読み出し時には、チャネルＩ／Ｆ部１１１の説明で述べた処理と少なくとも同様の処理が行われる。
ここで、上記に示した個数は一実施例に過ぎず、上記に限定するものではない。
【００１５】
共有メモリ部１１４は、磁気ディスク装置１２０へ記録するデータや、そのデータの管理情報及びシステム情報などの管理情報を格納する。
セレクタ部１１３には、２つのチャネルＩ／Ｆ部１１１、２つのディスクＩ／Ｆ部１１２からそれぞれ１本ずつ、計４本のアクセスパス０ １３５が接続されている。
また、セレクタ部１１３には、２つの共有メモリ部１１４へのアクセスパス１
１３６が１本ずつ、計２本接続されている。
これら１つのセレクタ部１１３とそれに繋がる２つのチャネルＩ／Ｆ部１１１及び２つのディスクＩ／Ｆ部１１２で１つのグループを形成し、セレクタグループ１５０と呼ぶ。
本実施例では、ディスクアレイ制御装置１が２つのセレクタグループ１５０を有する。
チャネルＩ／Ｆ部及びディスクＩ／Ｆ部とセレクタ部間のアクセスパスと、セレクタ部と共有メモリ部間のアクセスパスの間には上記のようなパス数の関係があるため、セレクタ部１１３ではチャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２からの４本のアクセスパス０：１３５からの要求の内、共有メモリ部１１４へのアクセスパス１：１３６の数に相当する２個だけを選択して実行する機能を持つ。
ここで、上記個数は一実施例に過ぎず、個数を上記に限定するものではない。
【００１６】
１つのセレクタ部１１３から共有メモリ部１１４へ接続されるアクセスパスの数を、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２から１つのセレクタ部１１３に接続されるアクセスパスの数より少なくし、チャネルＩ／Ｆ部１１１とディスクＩ／Ｆ部１１２の合計数よりもセレクタ部１１３の数が少なくなるように上記個数を設定すると、共有メモリ部１１４それぞれへ接続されるアクセスパス数を削減することができる。
共有メモリ部のＬＳＩピンネック及びパッケージのコネクタネックという問題が生じた場合、上記のようにすることで、ＬＳＩのピンネック及びパッケージのコネクタネックを解消することができる。
【００１７】
次に、セレクタ部１１３内部の構成について述べる。
図４は、セレクタ部１１３内の構成を示している。
セレクタ部１１３は、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０と、共有メモリ部１１４とのＩ／Ｆポート２１１と、両者間を互いに接続するセレクタ２０６と、Ｉ／Ｆポート２１０及び２１１で入出力を行う際のデータのエラーチェック部２０１と、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２から送出されたアドレス、コマンド、及びデータをバッファリングするバッファ２０２と、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２から送出されたアドレス及びコマンドを解析するアドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３と、解析結果を共有メモリ部１１４とのＩ／Ｆポート２１１への接続要求として、要求の到着順に管理するキュー管理部２０４と、キュー管理部内に登録された接続要求に基づいてアービトレーションを行い、共有メモリとのＩ／Ｆポート２１１への接続権を決定するアービトレーション部２０５を有する。
【００１８】
共有メモリ部のＬＳＩのピンネック及びパッケージのコネクタネックが生じた場合には、前述のように、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０の数よりも、共有メモリ部１１４とのＩ／Ｆポート２１１の数を少なくすることで、それらのネックを解消できる。
本実施例では、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０の数を４つ、共有メモリ部１１４とのＩ／Ｆポート２１１の数を２つとした。
【００１９】
図１２は、アドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３、キュー管理部２０４、及びアービトレーション部２０５の詳細構成について示している。
アドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３は、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０の数に相当する４つのバッファ２２０を有し、バッファ内に各Ｉ／Ｆポート２１０からのアドレス（ａｄｒ）及びコマンド（ｃｍｄ）を格納する。
アドレスは長さが４バイトで最初の１バイトに出力ポート番号（ｐｏｒｔ Ｎｏ．）が示されている。
コマンドは長さが４バイトで最初の１バイトにアクセスの種類（読み出し：ＲＤ、書き込み：ＷＲ、２重読み出し：２Ｒ、２重書き込み：２Ｗ）が示されている。
ここで、共有メモリ部１１４が２重化されている場合、２重読み出し及び２重書き込みを行う場合がある。
このような２重アクセス時には、２つのポートを同時に使用するため、両方のポートの使用権を獲得する必要がある。
【００２０】
ｐｏｒｔ Ｎｏ．抽出部２２１では、アドレスから要求ポート番号を取り出す。
本実施例では、ｐｏｒｔ０に“００”、ｐｏｒｔ１に“１１”を割り当てた。
ｃｍｄ種類抽出部２２２では、コマンドからアクセスの種類を取り出す。
本実施例では、ＲＤに“００”、ＷＲに“０１”、２Ｒに“１０”、２Ｗに“１１”を割り当てた。
使用ポート決定部２２３では、アクセスの種類が２重アクセスでない場合ｐｏｒｔ Ｎｏ．をそのまま出力し、２重アクセスの場合それを示す“０１”を出力する。
キュー管理部２０４では、アドレス・コマンド（ａｄｒ、ｃｍｄ）解析部２０３から出力されたｐｏｒｔ Ｎｏ．を到着順に管理テーブル２２４に登録する。
【００２１】
アービトレーション部２０５では、管理テーブル２２４の先頭から要求ｐｏｒｔ Ｎｏ．を１つ取り出し、バッファ２２７に格納する。
そして、バッファ２２６に格納された使用中のｐｏｒｔ Ｎｏ．とバッファ２２７内の要求ｐｏｒｔ Ｎｏ．を比較器２２８で比較する。
ｐｏｒｔ Ｎｏ．が異なる場合、その番号をセレクタ切り替え信号ＳＥＬ０、ＳＥＬ１としてセレクタ２０６へ出力し、キュー管理部２０４内の順番入替え部２２５へキューの順番を１つ進めるように指示する。
ｐｏｒｔ Ｎｏ．が等しい場合、順番入替え部２２５へキューの順番を入れ替えるように指示する。
順番の入れ替え方法については、図６の調停のフローの説明で述べる。
ここで、アドレス、コマンドの長さ、アドレスまたはコマンド内のｐｏｒｔ Ｎｏ．またはｃｍｄ種類がそれぞれ示されている場所、ｐｏｒｔ Ｎｏ．またはｃｍｄ種類へのビットの割り当て方は一実施例に過ぎず、上記に限定するものではない。
また、共有メモリ部１１４が２重化されていない場合、２重アクセスは生じないため、ｃｍｄ種類抽出部２２２及び使用ｐｏｒｔ決定部２２３は必要なくなり、ｐｏｒｔ Ｎｏ．抽出部２２１の出力をキュー管理部２０４へ直接入力すればよい。
【００２２】
次に、セレクタ部１１３での処理の手順について述べる。
図５は、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２とのＩ／Ｆポート２１０のうちの１つにおける処理フローを示している。
まず、ステップ３０１で、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２内の共有メモリアクセス回路からアクセス要求（ＲＥＱ ＯＮ）が来るまで待機する。
アクセス要求が来たら、ステップ３０２でアドレス（ａｄｒ）及びコマンド（ｃｍｄ）を解析する。
ステップ３０３でアドレス（ａｄｒ）、コマンド（ｃｍｄ）にエラーがないかどうかチェックし、エラーがあった場合ステップ３１５でエラー処理を行い、ステップ３０１のアクセス要求待機状態に戻る。
エラーがなかった場合、ステップ３０４で、共有メモリ部１１４とのＩ／Ｆポート２１１への接続要求として、キューに登録する。
そして、そのキューの内容に基づいてアービトレーションを行う。
ステップ３０５で、要求した共有メモリ部１１４とのＩ／Ｆポート２１１が獲得できるまで待機する。
獲得できたら、ステップ３０６でセレクタ２０６を切り替えて要求を出したＩ／Ｆポート２１０と獲得したＩ／Ｆポート２１１を接続する。
【００２３】
次に、ステップ３０７で共有メモリ（ＳＭ）部１１４へアクセス要求（ＲＥＱ
ＯＮ）を出し、アドレス（ａｄｒ）とコマンド（ｃｍｄ）を送出する。
ステップ３０８で、共有メモリ部１１４からアクセス承認（ＡＣＫ ＯＮ）が返ってくるまで待機する。
アクセス承認（ＡＣＫ ＯＮ）が返ってきたら、ステップ３０９でチャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２内の共有メモリアクセス回路へアクセス承認（ＡＣＫ ＯＮ）を返す。
ステップ３１０で、データの書き込み時は共有メモリアクセス回路から送られてきたデータを共有メモリ部１１４へ送信する。
また、データの読み出し時は共有メモリ部１１４から送られてきたデータを共有メモリアクセス回路へ送信する。
【００２４】
その際、ステップ３１１でエラーのチェックを行う。
エラーを発見した場合、ステップ３１５でエラー処理を行い、ステップ３０１のアクセス要求待機状態へ戻る。
エラーが無い場合、ステップ３１２でステータス（Ｓｔａｔｕｓ）が届くのをチェックし、ステータス（Ｓｔａｔｕｓ）が届くまでデータを送信する。
ステータス（Ｓｔａｔｕｓ）が届いたら、ステップ３１３で共有メモリ部へ、アクセス承認（ＡＣＫ ＯＮ）を取り下げるよう指示し、ステップ３０１のアクセス要求待機状態に戻る。
【００２５】
次に、ステップ３０４でのアービトレーション（調停）の方法について述べる。
図６は、調停のフローを示している。
ステップ４０１で、空いている出力ポートがあるかどうか調べ、空きポートができるまで待つ。
ステップ４０１で空きポートがあれば、ステップ４０２でキュー管理部２０４に到着順に格納された接続要求の中の先頭の要求を調べる。
ステップ４０３で現在空いている出力ポートへの要求であれば、ステップ４０４でその要求へ出力ポートを割り当てる。
ステップ４０３で、キュー管理部２０４に到着順に格納された接続要求の中の先頭の要求が、現在使用中の出力ポートへの要求であれば、ステップ４０６でキュー先頭の要求を（空きポート数＋１）番目にし、ステップ４０１へ戻る。
ステップ４０４で出力ポートを割り当てたら、ステップ４０５でキューの順番を１つ進め、ステップ４０１へ戻る。
上記の制御を行うことにより、共有メモリ部側のＩ／Ｆポート２１１を効率よく割り当てることが可能となり、高いスループットのデータ転送を実現できる。
【００２６】
また、図９に示すように、共有メモリ部１１４を各々物理的に独立した共有メモリ部１１４間で二重化して二重化領域（１６０）を形成する。すなわち、２個の共有メモリ部１１４を２重化した場合には各共有メモリ部に同一のデータが書き込まれる。また、各共有メモリ部全体を二重化したり、各共有メモリ部の一部分を二重化したりすることができる。
そして、セレクタ部１１３から二重化された共有メモリ部１１４両方への同時アクセス（２重アクセス）が発生するディスクアレイ制御装置４では、図６のステップ４０２、４０３においてキュー先頭の要求が２重アクセスかどうかを調べ、２重アクセスの場合、要求される２つのポートが空いていればポートを割り当て、そうでなければステップ４０６へ進むという処理を行う。
これによって、共有メモリ部１１４に格納したデータの信頼性を向上させることが可能となる。
また、磁気ディスク装置１２０に記録するデータの転送時、共有メモリ部１１４とのＩ／Ｆポート２１１を効率よく割り当てることが可能となり、高いスループットのデータ転送を実現できる。
【００２７】
《実施例２》
図１に示すディスクアレイ制御装置の構成を、図１０に示すように、共有メモリ部１１４を、磁気ディスク装置１２０に記録するデータを一時的に格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置５に関する制御情報を格納する共有メモリ部１１４に物理的に分割し、キャッシュメモリ部１１５に繋がるセレクタ部（ＣＭセレクタ部）１２３と、共有メモリ部に繋がるセレクタ部（ＳＭセレクタ部）１１３を物理的に独立させた構成にする。
そして、チャネルＩ／Ｆ部１１１、及びディスクＩ／Ｆ部１１２から、キャッシュメモリ部１１５、または共有メモリ部１１４へのアクセスパス０ １３５、アクセスパス１ １３６を物理的に独立させ、少なくともキャッシュメモリ部１１５に繋がるセレクタ部（ＣＭセレクタ部）１２３において、実施例１で述べた調停を行う。これは、共有メモリ部に格納されるのは、キャッシュメモリ部１１５及びディスクアレイ制御装置５に関する制御情報であり、制御情報のデータ量は少ないので、ポートが使用中となる時間は小さく、すぐにポートは使用可能となるため、調停をしなくても格別の差し障りはないからである。
【００２８】
また、図１１に示すように、共有メモリ部１１４、及びキャッシュメモリ部１１５を各々物理的に独立した共有メモリ部１１４、及びキャッシュメモリ部１１５間でそれぞれ二重化して二重化領域（１６０）を形成し、少なくともキャッシュメモリに繋がるセレクタ部（ＣＭセレクタ部）１２３から二重化されたキャッシュメモリ部１１５両方への同時アクセス（２重アクセス）が発生するディスクアレイ制御装置６では、図６のステップ４０２、４０３においてキュー先頭の要求が２重アクセスかどうかを調べ、２重アクセスの場合、要求される２つのポートが空いていればポートを割り当て、そうでなければステップ４０６へ進むという処理を、キャッシュメモリ部に繋がるセレクタ部（ＣＭセレクタ部）１２３で行う。
これによって、共有メモリ部１１４に格納したデータの信頼性を向上させることが可能となる。
また、磁気ディスク装置１２０に記録するデータの転送時、キャッシュメモリ部１１５とのＩ／Ｆポート２１１を効率よく割り当てることが可能となり、高いスループットのデータ転送を実現できる。
【００２９】
《実施例３》
図７は、チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内の共有メモリ（ＳＭ）アクセス回路から共有メモリ部１１４へ、またはチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内のキャッシュメモリ（ＣＭ）アクセス回路からキャッシュメモリ部１１５へデータの書き込みを行うときの処理の流れを示している。
データの書き込み時は、ステップ５０１でＳＭまたはＣＭアクセス回路からセレクタ部１１３または１２３へアクセス要求（ＲＥＱ）を出し、続けてステップ５０２、５０３でアドレス（ＡＤＲ）、コマンド（ＣＭＤ）を送出する。
ステップ５０４、５０５でセレクタ部１１３または１２３において、アービトレーションを行い、セレクタを切り替えて共有メモリ部１１４またはキャッシュメモリ部１１５へのポートを割り当てる。
ステップ５０６で、セレクタ部１１３または１２３から共有メモリ部またはキャッシュメモリ部へアクセス要求（ＲＥＱ）を出し、続けてステップ５０７、５０８でアドレス（ＡＤＲ）、コマンド（ＣＭＤ）を送出する。
【００３０】
ステップ５０９で、共有メモリ部１１４またはキャッシュメモリ部１１５において、アクセスするメモリモジュールの選択を行い、選択後、ステップ５１０でセレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へアクセス承認（ＡＣＫ ＯＮ）を返す。
ＳＭまたはＣＭアクセス回路はＡＣＫ ＯＮを受けたら、ステップ５１１でデータを送出する。
共有メモリ部１１４またはキャッシュメモリ部１１５はデータを全て受け取ったら、ステップ５１２で後処理を行い、ステップ５１３でセレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へステータス（ＳＴＡＴＵＳ）を返す。
セレクタ部１１３または１２３はＳＴＡＴＵＳを受けたら、ステップ５１４で共有メモリ部１１４またはキャッシュメモリ部１１５へ、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
ＳＭまたはＣＭアクセス回路はＳＴＡＴＵＳを受けたら、ステップ５１５でセレクタ部１１３または１２３に、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
【００３１】
図８は、チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内の共有メモリアクセス回路へ共有メモリ部１１４から、またはチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内のキャッシュメモリアクセス回路へキャッシュメモリ部１１５からデータの読み出しを行うときの処理の流れを示している。
データの読み出し時の処理ステップ６０１〜６１０までは、データの書き込み時の処理ステップ５０１〜５１０までと同じである。
【００３２】
その後、共有メモリ部１１４またはキャッシュメモリ部１１５において、ステップ６１１で読み出しの前処理を行う。
ステップ６１２で、セレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へデータを送出する。
データの送出が終了したら、共有メモリ部１１４またはキャッシュメモリ部１１５において、ステップ６１３で後処理を行い、ステップ６１４でセレクタ部１１３または１２３を経由してＳＭまたはＣＭアクセス回路へＳＴＡＴＵＳを返す。
セレクタ部１１３または１２３はＳＴＡＴＵＳを受けたら、ステップ６１５で共有メモリ部１１４またはキャッシュメモリ部１１５へ、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
ＳＭまたはＣＭアクセス回路はＳＴＡＴＵＳを受けたら、ステップ６１６でセレクタ部１１３または１２３へ、アクセス承認を取り下げるように指示を出す（ＡＣＫ ＯＦＦ）。
【００３３】
上記のように、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２から、共有メモリ部１１４またはキャッシュメモリ部１１５へのアクセスの際に、最初にアドレスとコマンドを連続して送出し、共有メモリ部１１４、またはキャッシュメモリ部１１５までのアクセスパスが確立した（ステップ５１０または６１０）後データを送出することによって、セレクタ部１１３または１２３において、転送データをバッファリングする必要がなくなり、セレクタ部１１３または１２３での制御が簡単化され、メモリへのアクセススループットの向上が可能となる。
【００３４】
【発明の効果】
本発明によれば、ホストコンピュータとのインターフェース部、または複数の磁気ディスク装置とのインタフェース部と共有メモリ部の間にあるセレクタ部において、ホストコンピュータとのインターフェース部、または複数の磁気ディスク装置とのインタフェース部から共有メモリ部へのアクセス要求を、共有メモリ部へのアクセスパスへ効率よく振り分けることが可能となる。
それによって、ディスクアレイ制御装置のデータ転送のスループットを向上することができる。
【図面の簡単な説明】
【図１】本発明によるディスクアレイ制御装置の構成を示す図である。
【図２】従来のディスクアレイ制御装置の構成を示す図である。
【図３】従来のディスクアレイ制御装置の構成を示す図である。
【図４】本発明によるディスクアレイ制御装置内のセレクタ部の構成を示す図である。
【図５】セレクタ部での動作フローを示す図である。
【図６】セレクタ部内のアービトレーション部での動作フローを示す図である。
【図７】共有メモリ部またはキャッシュメモリ部へデータの書き込みを行うときのシーケンスを示す図である。
【図８】共有メモリ部またはキャッシュメモリ部からデータの読み出しを行うときのシーケンスを示す図である。
【図９】本発明によるディスクアレイ制御装置の他の構成を示す図である。
【図１０】本発明によるディスクアレイ制御装置の他の構成を示す図である。
【図１１】本発明によるディスクアレイ制御装置の他の構成を示す図である。
【図１２】本発明によるディスクアレイ制御装置内のセレクタ部の部分の詳細構成を示す図である。
【図１３】チャネルＩ／Ｆ部の構成を示す図である。
【符号の説明】
１、４、５、６ ディスクアレイ制御装置
５０ マイクロプロセッサ
５１ ホストＩ／Ｆ
５２ 共有メモリアクセス回路
１０１ ホストコンピュータ
１１１ チャネルＩ／Ｆ部
１１２ ディスクＩ／Ｆ部
１１３ セレクタ部（ＳＭセレクタ部）
１１４ 共有メモリ部
１１５ キャッシュメモリ部
１２０ 磁気ディスク装置
１２３ ＣＭセレクタ部
１３５ アクセスパス０
１３６ アクセスパス１
１５０ セレクタグループ
Claims (14)
- ホストコンピュータと接続された第１のインターフェースと、
複数のディスク装置と接続された第２のインターフェースと、
上記ディスク装置のデータを一時的に格納するキャッシュメモリと、
セレクタを有し、
上記セレクタは、上記第１インターフェースと接続されたポートと、かつ、上記第２のインターフェースと接続されたポートを含む複数の第１のポートと、上記キャッシュメモリと接続された複数の第２のポートを有し、
占有されている上記第２のポートへの接続要求と空いている上記第２のポートへの接続要求を含む複数の接続要求を上記第１のポートが受けた場合に、空いている上記第２のポートへの接続要求を優先的に処理することを特徴とするディスクアレイ制御装置。 - 上記セレクタはさらに、
空いている上記第２のポートへの接続要求が上記第１のポートへ入力された場合に、上記空いている第２のポートと、上記接続要求を受けた上記第１のポートを接続する手段を備えることを特徴とする請求項１記載のディスクアレイ制御装置。 - 上記セレクタはさらに、
複数の接続要求をキューイングするキューと、
上記キューイングされた複数の接続要求のそれぞれが、空いている上記第２のポートへの接続要求かどうかを、一番目にキューイングされた接続要求から順々に判定する手段を有することを特徴とする請求項１または２に記載のディスクアレイ制御装置。 - 上記セレクタはさらに、
上記判定を受けた接続要求が、占有されている上記第２のポートへの接続要求だった場合に、該接続要求をキュー内の（空いているポートの数＋１）番目にずらす手段を有することを特徴とする請求項３記載のディスクアレイ制御装置。 - 上記セレクタはさらに、
上記判定を受けた接続要求が、空いている上記第２のポートへの接続要求だった場合に、該空いている上記第２のポートと上記接続要求を受けた上記第１のポートを接続する手段を有することを特徴とする請求項３記載のディスクアレイ制御装置。 - 上記セレクタは、
上記第２のポートの数よりも多い数の上記第１のポートを備えたことを特徴とする請求項１乃至５のいずれかに記載のディスクアレイ制御装置。 - 上記キャッシュメモリは２重化されていることを特徴とする請求項１乃至６のいずれかに記載のディスクアレイ制御装置。
- 上記セレクタは、２重化されたセレクタ回路を有することを特徴とする請求項１乃至７のいずれかに記載のディスクアレイ制御装置。
- ホストコンピュータと接続された第１のインターフェースと、
複数のディスク装置と接続された第２のインターフェースと、
上記ディスク装置に格納されている、又は格納されるデータを一時的に格納するキャッシュメモリと、
セレクタを有し、
上記セレクタは、上記第１又は上記第２のインターフェースと上記キャッシュメモリとの間に接続され、
さらに、上記セレクタは、
上記第１のインターフェースに接続されたポートと、かつ、上記第２のインターフェースと接続されたポートを含む複数の第１のポートと、
上記キャッシュメモリに接続された複数の第２のポートを備え、
上記第２のポートのうちポートAへの第１の接続要求が上記第１のポートのいずれかから発行され、その後、上記ポートAへの第２の接続要求が上記第１のポートのいずれかから発行され、さらにその後、上記第２のポートのうち上記ポートAとは異なるポートBへの第３の接続要求が上記第１のポートのいずれかから発行された場合に、上記ポートAと上記第１の接続要求を発行した上記第１のポートを接続し、上記ポートBと上記第３の接続要求を発行した上記第１のポートを接続することを特徴とするディスクアレイ制御装置。 - ホストコンピュータと接続された第１のインターフェースと、
複数のディスク装置と接続された第２のインターフェースと、
上記ディスク装置に格納されている、又は格納されるデータを一時的に格納するメモリ部と、
セレクタ部を有し、
上記セレクタ部は、上記第１又は上記第２のインターフェースと上記メモリ部との間に接続され、
さらに、上記セレクタ部は、
上記第１のインターフェースに接続されたポートと、かつ、上記第２のインターフェースと接続されたポートを含む複数の入力ポートと、上記キャッシュメモリと接続された複数の出力ポートと、
上記入力ポートから上記出力ポートへの接続要求を、該接続要求の到着順に格納する手段と、
複数の接続要求を調停し、上記入力ポートからの接続要求に対して上記出力ポートを割り当てる調停手段を有し、
上記調停手段は、
上記到着順に格納されている接続要求のうちの１番目の接続要求が、空いている上記出力ポートへの接続要求である場合には、上記１番目の接続要求に上記出力ポートを割り当て、
上記到着順に格納されている接続要求のうちの１番目の接続要求が、占有されている上記出力ポートへの接続要求である場合には、２番目の接続要求を調べ、
さらに、上記２番目の接続要求が空いている上記出力ポートへの接続要求である場合には、上記２番目の接続要求に上記出力ポートを割り当て、
上記到着順に格納されている接続要求のうちの２番目の接続要求が、占有されている上記出力ポートへの接続要求である場合には、３番目の接続要求を調べ、
以後、最大で、空いている上記出力ポートの数と同じ回数だけ、上記接続要求への上記出力ポートの割り当てを繰り返すことを特徴とするディスクアレイ制御装置。 - 上記メモリ部は、
物理的に独立しており、２重化された第１及び第２のキャッシュメモリ部を有し、
上記セレクタ部は、
上記第１及び上記第２のキャッシュメモリ部に同時にアクセス可能なことを特徴とする請求項１０記載のディスクアレイ制御装置。 - 上記メモリ部は物理的に分離したキャッシュメモリ部と共有メモリ部を有し、上記キャッシュメモリ部は上記ディスク装置のデータを一時的に格納し、
上記共有メモリ部は上記キャッシュメモリ部及び上記ディスクアレイ制御装置に関する制御情報を格納し、
上記セレクタ部は物理的に独立した第１及び第２のセレクタを有し、
上記第１のセレクタは上記キャッシュメモリ部に接続され、
上記第２のセレクタは上記共有メモリ部に接続され、
さらに、上記ディスクアレイ制御装置は上記第１及び上記第２のインターフェースと上記キャッシュメモリ部または上記共有メモリ部との間を接続する、物理的に独立した複数のアクセスパスを有し、
上記第１及び上記第２のセレクタのうち、少なくとも上記第１のセレクタは上記調停手段を備えたことを特徴とする請求項１０記載のディスクアレイ制御装置。 - 上記キャッシュメモリ部は、物理的に独立しており、２重化された第１及び第２のキャッシュメモリを有し、
上記共有メモリ部は、物理的に独立しており、２重化された第１及び第２の共有メモリを有し、
上記第１のセレクタは、上記第１及び上記第２のキャッシュメモリに同時にアクセス可能なことを特徴とする請求項１２記載のディスクアレイ制御装置。 - 上記第１及び上記第２のインターフェースが上記メモリ部にアクセスする際に、アドレスとコマンドを連続して送信し、上記メモリ部へのアクセスパスが確立した後に、データを送信することを特徴とする請求項１０乃至１３のいずれかに記載のディスクアレイ制御装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18995798A JP3946873B2 (ja) | 1998-06-19 | 1998-06-19 | ディスクアレイ制御装置 |
| US09/334,599 US6393519B1 (en) | 1998-06-19 | 1999-06-17 | Disk array controller with connection path formed on connection request queue basis |
| US09/756,748 US6341332B2 (en) | 1998-06-19 | 2001-01-10 | Disk array controller with connection path formed on connection request queue basis |
| US09/756,798 US6336165B2 (en) | 1998-06-19 | 2001-01-10 | Disk array controller with connection path formed on connection request queue basis |
| US09/985,785 US6484236B2 (en) | 1998-06-19 | 2001-11-06 | Disk array controller with connection path formed on connection request queue basis |
| US10/189,238 US6523088B2 (en) | 1998-06-19 | 2002-07-05 | Disk array controller with connection path formed on connection request queue basis |
| US10/271,797 US7103710B2 (en) | 1998-06-19 | 2002-10-17 | Disk array controller with connection path formed on connection request queue basis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18995798A JP3946873B2 (ja) | 1998-06-19 | 1998-06-19 | ディスクアレイ制御装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005362101A Division JP4737702B2 (ja) | 2005-12-15 | 2005-12-15 | ディスクアレイ制御装置 |
| JP2006249394A Division JP4485503B2 (ja) | 2006-09-14 | 2006-09-14 | ディスクアレイ制御装置及びディスクアレイ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000010901A JP2000010901A (ja) | 2000-01-14 |
| JP3946873B2 true JP3946873B2 (ja) | 2007-07-18 |
Family
ID=16250031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18995798A Expired - Fee Related JP3946873B2 (ja) | 1998-06-19 | 1998-06-19 | ディスクアレイ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (6) | US6393519B1 (ja) |
| JP (1) | JP3946873B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3946873B2 (ja) * | 1998-06-19 | 2007-07-18 | 株式会社日立製作所 | ディスクアレイ制御装置 |
| US6957346B1 (en) * | 1999-06-15 | 2005-10-18 | Ssh Communications Security Ltd. | Method and arrangement for providing security through network address translations using tunneling and compensations |
| JP3987241B2 (ja) * | 1999-07-29 | 2007-10-03 | 株式会社東芝 | 系間情報通信システム |
| US6769046B2 (en) * | 2000-02-14 | 2004-07-27 | Palmchip Corporation | System-resource router |
| JP2001256003A (ja) * | 2000-03-10 | 2001-09-21 | Hitachi Ltd | ディスクアレイ制御装置、そのディスクアレイ制御ユニットおよびその増設方法 |
| US6675253B1 (en) * | 2000-04-04 | 2004-01-06 | Hewlett-Packard Development Company, L.P. | Dynamic routing of data across multiple data paths from a source controller to a destination controller |
| JP2002123479A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Ltd | ディスク制御装置およびそのキャッシュ制御方法 |
| US6701390B2 (en) * | 2001-06-06 | 2004-03-02 | Koninklijke Philips Electronics N.V. | FIFO buffer that can read and/or write multiple and/or selectable number of data words per bus cycle |
| US6728848B2 (en) * | 2001-06-11 | 2004-04-27 | Hitachi, Ltd. | Method and system for backing up storage system data |
| US7359397B2 (en) * | 2002-04-19 | 2008-04-15 | Seagate Technology Llc | Prioritizing transfers across an interface |
| JP4166516B2 (ja) * | 2002-06-14 | 2008-10-15 | 株式会社日立製作所 | ディスクアレイ装置 |
| JP2004171437A (ja) | 2002-11-22 | 2004-06-17 | Fujitsu Ltd | ストレージ制御装置及びその制御方法 |
| JP2004348464A (ja) | 2003-05-22 | 2004-12-09 | Hitachi Ltd | ストレージ装置、及び通信信号の整形回路 |
| JP4060235B2 (ja) | 2003-05-22 | 2008-03-12 | 株式会社日立製作所 | ディスクアレイ装置及びディスクアレイ装置の制御方法 |
| JP4220887B2 (ja) * | 2003-11-17 | 2009-02-04 | 株式会社日立製作所 | ディスク装置及びその制御方法 |
| JP4156499B2 (ja) | 2003-11-28 | 2008-09-24 | 株式会社日立製作所 | ディスクアレイ装置 |
| JP4497918B2 (ja) | 2003-12-25 | 2010-07-07 | 株式会社日立製作所 | ストレージシステム |
| JP2005190057A (ja) * | 2003-12-25 | 2005-07-14 | Hitachi Ltd | ディスクアレイ装置及びディスクアレイ装置のリモートコピー制御方法 |
| US7343451B2 (en) * | 2003-12-25 | 2008-03-11 | Hitachi, Ltd. | Disk array device and remote copying control method for disk array device |
| JP4634049B2 (ja) | 2004-02-04 | 2011-02-16 | 株式会社日立製作所 | ディスクアレイ装置における異常通知制御 |
| US20050204104A1 (en) * | 2004-03-15 | 2005-09-15 | Tatsundo Aoshima | Server and method for managing volume storing digital archive |
| JP4585217B2 (ja) * | 2004-03-29 | 2010-11-24 | 株式会社日立製作所 | ストレージシステムおよびその制御方法 |
| JP4688514B2 (ja) * | 2005-02-14 | 2011-05-25 | 株式会社日立製作所 | ストレージ制御装置 |
| US7984313B2 (en) * | 2008-04-17 | 2011-07-19 | International Business Machines Corporation | Method, apparatus and system for reducing power consumption involving data storage devices |
| US8291245B2 (en) * | 2008-04-17 | 2012-10-16 | International Business Machines Corporation | Method, apparatus and system for reducing power consumption based on storage device data migration |
| US8171181B2 (en) * | 2008-05-05 | 2012-05-01 | Micron Technology, Inc. | Memory module with configurable input/output ports |
| JP2011238038A (ja) * | 2010-05-11 | 2011-11-24 | Nec Corp | ディスクアレイ装置、ディスクアレイ装置制御方式、及び、ディスクアレイ装置制御プログラム |
| WO2013100783A1 (en) | 2011-12-29 | 2013-07-04 | Intel Corporation | Method and system for control signalling in a data path module |
| WO2013140459A1 (en) | 2012-03-23 | 2013-09-26 | Hitachi, Ltd. | Method for accessing mirrored shared memories and storage subsystem using method for accessing mirrored shared memories |
| US8694698B2 (en) | 2012-04-12 | 2014-04-08 | Hitachi, Ltd. | Storage system and method for prioritizing data transfer access |
| WO2014068620A1 (en) | 2012-10-31 | 2014-05-08 | Hitachi, Ltd. | Storage system and access arbitration method |
| US11086816B2 (en) | 2017-09-28 | 2021-08-10 | Intel Corporation | Processors, methods, and systems for debugging a configurable spatial accelerator |
| US11307873B2 (en) | 2018-04-03 | 2022-04-19 | Intel Corporation | Apparatus, methods, and systems for unstructured data flow in a configurable spatial accelerator with predicate propagation and merging |
| US11200186B2 (en) | 2018-06-30 | 2021-12-14 | Intel Corporation | Apparatuses, methods, and systems for operations in a configurable spatial accelerator |
| US10891240B2 (en) | 2018-06-30 | 2021-01-12 | Intel Corporation | Apparatus, methods, and systems for low latency communication in a configurable spatial accelerator |
| US10915471B2 (en) | 2019-03-30 | 2021-02-09 | Intel Corporation | Apparatuses, methods, and systems for memory interface circuit allocation in a configurable spatial accelerator |
| US11037050B2 (en) | 2019-06-29 | 2021-06-15 | Intel Corporation | Apparatuses, methods, and systems for memory interface circuit arbitration in a configurable spatial accelerator |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4476526A (en) * | 1981-11-27 | 1984-10-09 | Storage Technology Corporation | Cache buffered memory subsystem |
| US5051887A (en) * | 1987-08-25 | 1991-09-24 | International Business Machines Corporation | Maintaining duplex-paired storage devices during gap processing using of a dual copy function |
| JP2872251B2 (ja) * | 1988-10-12 | 1999-03-17 | 株式会社日立製作所 | 情報処理システム |
| EP0428021B1 (en) * | 1989-11-03 | 1998-09-02 | Compaq Computer Corporation | Method for data distribution in a disk array |
| JPH05143242A (ja) * | 1991-11-25 | 1993-06-11 | Hitachi Ltd | 磁気デイスクシステム |
| US5640596A (en) | 1992-03-10 | 1997-06-17 | Hitachi, Ltd. | Input output control system for transferring control programs collectively as one transfer unit designated by plurality of input output requests to be executed |
| JP3252517B2 (ja) * | 1992-03-10 | 2002-02-04 | 株式会社日立製作所 | 入出力制御方法および入出力制御システム |
| JP3264465B2 (ja) * | 1993-06-30 | 2002-03-11 | 株式会社日立製作所 | 記憶システム |
| JP3227069B2 (ja) * | 1994-12-22 | 2001-11-12 | 株式会社日立製作所 | 入出力処理システム |
| US5680580A (en) * | 1995-02-28 | 1997-10-21 | International Business Machines Corporation | Remote copy system for setting request interconnect bit in each adapter within storage controller and initiating request connect frame in response to the setting bit |
| JPH08328760A (ja) * | 1995-06-01 | 1996-12-13 | Hitachi Ltd | ディスクアレイ装置 |
| JP3776496B2 (ja) * | 1996-01-17 | 2006-05-17 | 株式会社日立製作所 | データ記憶システム |
| US5835925A (en) * | 1996-03-13 | 1998-11-10 | Cray Research, Inc. | Using external registers to extend memory reference capabilities of a microprocessor |
| US5864738A (en) * | 1996-03-13 | 1999-01-26 | Cray Research, Inc. | Massively parallel processing system using two data paths: one connecting router circuit to the interconnect network and the other connecting router circuit to I/O controller |
| US6018778A (en) * | 1996-05-03 | 2000-01-25 | Netcell Corporation | Disk array controller for reading/writing striped data using a single address counter for synchronously transferring data between data ports and buffer memory |
| US5890207A (en) * | 1996-11-27 | 1999-03-30 | Emc Corporation | High performance integrated cached storage device |
| US5890219A (en) * | 1996-11-27 | 1999-03-30 | Emc Corporation | Redundant writing of data to cached storage system |
| US5951656A (en) * | 1997-01-31 | 1999-09-14 | Hewlett-Packard Company | Method and system for controlling queue deletions in which pointer corresponding to item to be deleted is moved back and pointers for items after deleted item are shifted |
| US6098149A (en) * | 1997-06-13 | 2000-08-01 | Emc Corporation | Method and apparatus for extending commands in a cached disk array |
| JP3946873B2 (ja) * | 1998-06-19 | 2007-07-18 | 株式会社日立製作所 | ディスクアレイ制御装置 |
-
1998
- 1998-06-19 JP JP18995798A patent/JP3946873B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-17 US US09/334,599 patent/US6393519B1/en not_active Expired - Lifetime
-
2001
- 2001-01-10 US US09/756,798 patent/US6336165B2/en not_active Expired - Lifetime
- 2001-01-10 US US09/756,748 patent/US6341332B2/en not_active Expired - Lifetime
- 2001-11-06 US US09/985,785 patent/US6484236B2/en not_active Expired - Fee Related
-
2002
- 2002-07-05 US US10/189,238 patent/US6523088B2/en not_active Expired - Fee Related
- 2002-10-17 US US10/271,797 patent/US7103710B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6336165B2 (en) | 2002-01-01 |
| US6484236B2 (en) | 2002-11-19 |
| US6341332B2 (en) | 2002-01-22 |
| US6523088B2 (en) | 2003-02-18 |
| US20030033478A1 (en) | 2003-02-13 |
| US20010001324A1 (en) | 2001-05-17 |
| US6393519B1 (en) | 2002-05-21 |
| JP2000010901A (ja) | 2000-01-14 |
| US7103710B2 (en) | 2006-09-05 |
| US20010001325A1 (en) | 2001-05-17 |
| US20020029320A1 (en) | 2002-03-07 |
| US20020178327A1 (en) | 2002-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3946873B2 (ja) | ディスクアレイ制御装置 | |
| US5581709A (en) | Multiple computer system using I/O port adaptor to selectively route transaction packets to host or shared I/O device | |
| JP4400895B2 (ja) | ディスクアレイ制御装置 | |
| US7376034B2 (en) | Parallel data storage system | |
| US7421543B2 (en) | Network device, fiber channel switch, method for shared memory access control, and computer product | |
| JP2000099281A (ja) | ディスクアレイ制御装置 | |
| JP3200500B2 (ja) | ディスク装置及びディスク制御方法 | |
| JP4737702B2 (ja) | ディスクアレイ制御装置 | |
| JP4485503B2 (ja) | ディスクアレイ制御装置及びディスクアレイ制御方法 | |
| JPH08212178A (ja) | 並列計算機 | |
| JP4983133B2 (ja) | 入出力制御装置およびその制御方法、並びにプログラム | |
| JP3684902B2 (ja) | ディスクアレイ制御装置 | |
| JP2000250712A (ja) | ディスクアレイ制御装置 | |
| JP2000010900A (ja) | ディスクアレイ制御装置、及びディスクアレイ | |
| JP2000339101A (ja) | ディスクアレイ制御装置 | |
| JP4452697B2 (ja) | ディスクアレイ制御装置 | |
| JPH0830399A (ja) | データ伝送システム | |
| JP2003263278A (ja) | ディスクアレイ制御装置 | |
| JP2008010005A (ja) | ディスクアレイ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040317 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060914 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070403 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |