JP2001216227A - インターフェース制御装置およびインターフェース制御方法および外部記憶サブシステム - Google Patents
インターフェース制御装置およびインターフェース制御方法および外部記憶サブシステムInfo
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- JP2001216227A JP2001216227A JP2000025360A JP2000025360A JP2001216227A JP 2001216227 A JP2001216227 A JP 2001216227A JP 2000025360 A JP2000025360 A JP 2000025360A JP 2000025360 A JP2000025360 A JP 2000025360A JP 2001216227 A JP2001216227 A JP 2001216227A
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Abstract
(57)【要約】
【課題】 ハードウェアの物量増大を招くことなく、多
重動作可能なインターフェースプロトコルの適用によ
り、通信時間増大に伴う効率低下を回避する。 【解決手段】 ファイバチャネルパス４０００等の多重
動作可能なインターフェースにてホストコンピュータに
接続されるインターフェースプロトコル制御部１００
と、インターフェースプロトコル制御部１００からデー
タ格納メモリ１４０にデータ転送を行うＤＭＡＣ１３０
との間に、大容量バッファ１１０および制御部１２０を
設け、大容量バッファ１１０の複数のエリアへの、ホス
トコンピュータからの複数のデータ及び制御情報５００
の格納と、ＤＭＡＣ１３０による大容量バッファ１１０
内のデータ及び制御情報５００へのアクセスを制御部１
２０が非同期に行わせることで、インターフェースプロ
トコルにおける多重度以下の数のＤＭＡＣ１３０にて、
データ格納メモリ１４０へのデータ転送を可能にした。
重動作可能なインターフェースプロトコルの適用によ
り、通信時間増大に伴う効率低下を回避する。 【解決手段】 ファイバチャネルパス４０００等の多重
動作可能なインターフェースにてホストコンピュータに
接続されるインターフェースプロトコル制御部１００
と、インターフェースプロトコル制御部１００からデー
タ格納メモリ１４０にデータ転送を行うＤＭＡＣ１３０
との間に、大容量バッファ１１０および制御部１２０を
設け、大容量バッファ１１０の複数のエリアへの、ホス
トコンピュータからの複数のデータ及び制御情報５００
の格納と、ＤＭＡＣ１３０による大容量バッファ１１０
内のデータ及び制御情報５００へのアクセスを制御部１
２０が非同期に行わせることで、インターフェースプロ
トコルにおける多重度以下の数のＤＭＡＣ１３０にて、
データ格納メモリ１４０へのデータ転送を可能にした。
Description
【０００１】
【発明の属する技術分野】本発明は、インターフェース
制御技術および外部記憶サブシステムに関し、特に、多
重動作可能なインターフェースプロトコルを用いてデー
タ通信を行うコンピュータシステム及びネットワーク技
術等に適用して有効な技術に関する。
制御技術および外部記憶サブシステムに関し、特に、多
重動作可能なインターフェースプロトコルを用いてデー
タ通信を行うコンピュータシステム及びネットワーク技
術等に適用して有効な技術に関する。
【０００２】
【従来の技術】従来、特開平６−２３１０９０号公報
「コンピュータ・システム」に記載されている様に複数
のプロセッサが他のプロセッサ・メモリ要素と通信する
ための複数の通信経路を有し、通信を行うコンピュータ
・システムが提案されていた。また、特開平１０−１０
５５２２号公報「マルチコンピュータ・システム」にお
いては複数ノードからなるマルチコンピュータ・クラス
タ環境においてネットワーキング・プロトコールおよび
クライアント／サーバ・アプリケーションを実施する機
能を持つメッセージ送受信動作を可能にする方式が提案
されていた。
「コンピュータ・システム」に記載されている様に複数
のプロセッサが他のプロセッサ・メモリ要素と通信する
ための複数の通信経路を有し、通信を行うコンピュータ
・システムが提案されていた。また、特開平１０−１０
５５２２号公報「マルチコンピュータ・システム」にお
いては複数ノードからなるマルチコンピュータ・クラス
タ環境においてネットワーキング・プロトコールおよび
クライアント／サーバ・アプリケーションを実施する機
能を持つメッセージ送受信動作を可能にする方式が提案
されていた。
【０００３】
【発明が解決しようとする課題】以上の２つの提案では
多重度をもったインターフェースプロトコルに対して順
次メモリに格納することは可能になるがインターフェー
スからのデータ及び制御情報を処理する必要がある場
合、多重度をもったインターフェースプロトコルに対し
て制御情報単位に順次格納及び処理を実行するために、
データ処理に必要な多重度分のデータ転送機構を持たな
くてはならないという技術的課題があった。
多重度をもったインターフェースプロトコルに対して順
次メモリに格納することは可能になるがインターフェー
スからのデータ及び制御情報を処理する必要がある場
合、多重度をもったインターフェースプロトコルに対し
て制御情報単位に順次格納及び処理を実行するために、
データ処理に必要な多重度分のデータ転送機構を持たな
くてはならないという技術的課題があった。
【０００４】近年の記憶装置システムでは、ホストコン
ピュータとＩ／Ｏシステムを接続するパスが、多重度を
持つインターフェースプロトコルや長距離の通信が可能
な光ケーブルに置き換わり、より遠い距離間で複数の制
御情報の通信を行うことが可能になった。またＩ／Ｏシ
ステム内部の処理スピードも年々向上している。このよ
うな現状で技術的課題となっているのがホストコンピュ
ータとＩ／Ｏシステム間の距離に比例して増大する通信
時間である。Ｉ／Ｏシステムの内部処理の高速化によっ
て、ホストコンピュータからデータ及び制御情報が転送
されてくる時間は相対的に長くみえる。そのため、たと
えば通信処理単位毎に受信側の応答を待つ従来の通信方
式では遠距離通信が増えるほどＩ／Ｏシステムの高性能
化が生かされなくなってくる。また、逆に複数多重度を
持つインターフェースプロトコルに対して多重度と同数
のデータ転送機構を持ったシステムを構成した場合、多
重度に比例してハードウェアの物量が増大するという技
術的課題がある。
ピュータとＩ／Ｏシステムを接続するパスが、多重度を
持つインターフェースプロトコルや長距離の通信が可能
な光ケーブルに置き換わり、より遠い距離間で複数の制
御情報の通信を行うことが可能になった。またＩ／Ｏシ
ステム内部の処理スピードも年々向上している。このよ
うな現状で技術的課題となっているのがホストコンピュ
ータとＩ／Ｏシステム間の距離に比例して増大する通信
時間である。Ｉ／Ｏシステムの内部処理の高速化によっ
て、ホストコンピュータからデータ及び制御情報が転送
されてくる時間は相対的に長くみえる。そのため、たと
えば通信処理単位毎に受信側の応答を待つ従来の通信方
式では遠距離通信が増えるほどＩ／Ｏシステムの高性能
化が生かされなくなってくる。また、逆に複数多重度を
持つインターフェースプロトコルに対して多重度と同数
のデータ転送機構を持ったシステムを構成した場合、多
重度に比例してハードウェアの物量が増大するという技
術的課題がある。
【０００５】なお、他の従来技術として、たとえば特開
平５−２５７６０９号公報には、上位装置から受領した
データをバッファメモリを経由してディスク媒体に書き
込む動作を行うディスク装置において、上位装置から到
来するデータブロックが次のデータブロックと連続する
か否かを判定し、連続する場合には、最初のデータブロ
ックをバッファメモリに書き込んだ時点で上位装置に書
き込み完を応答して次のデータブロックを受領し、バッ
ファメモリ上に複数のデータブロックを連続して格納し
た後に、ディスク媒体に対する書き出しを実行する技術
が開示されている。
平５−２５７６０９号公報には、上位装置から受領した
データをバッファメモリを経由してディスク媒体に書き
込む動作を行うディスク装置において、上位装置から到
来するデータブロックが次のデータブロックと連続する
か否かを判定し、連続する場合には、最初のデータブロ
ックをバッファメモリに書き込んだ時点で上位装置に書
き込み完を応答して次のデータブロックを受領し、バッ
ファメモリ上に複数のデータブロックを連続して格納し
た後に、ディスク媒体に対する書き出しを実行する技術
が開示されている。
【０００６】この特開平５−２５７６０９号公報の技術
では、データブロックのバッファメモリまたはディスク
媒体への書き込み完了の都度、上位装置に応答するプロ
トコルについて開示されているだけであり、エラーが発
生しない限りステータス等の応答なしに上位装置側から
の複数の処理要求等のデータを受け続けるという多重度
を持つプロトコルにおける上述の技術的課題の解決手段
は開示されていない。
では、データブロックのバッファメモリまたはディスク
媒体への書き込み完了の都度、上位装置に応答するプロ
トコルについて開示されているだけであり、エラーが発
生しない限りステータス等の応答なしに上位装置側から
の複数の処理要求等のデータを受け続けるという多重度
を持つプロトコルにおける上述の技術的課題の解決手段
は開示されていない。
【０００７】また、他の従来技術として、たとえば、特
開平６−１４９４８２号公報には、上位装置から受領し
たライトデータを、一時データ保持手段に書き込んだ時
点で上位装置にライト完了を報告し、任意の契機で、一
時データ保持手段上のライトデータをディスク装置上に
書き込む技術が開示されている。また、一時データ保持
手段とディスク装置との間のデータ転送を行うＤＭＡコ
ントローラのＤＭＡバスに対するディスク装置の接続部
にＦＩＦＯ（先入れ先出し）メモリを配置し、このＦＩ
ＦＯメモリの前後でバス幅を変化させることでディスク
装置側とＤＭＡバス側のバス幅の変換を行う技術が開示
されている。
開平６−１４９４８２号公報には、上位装置から受領し
たライトデータを、一時データ保持手段に書き込んだ時
点で上位装置にライト完了を報告し、任意の契機で、一
時データ保持手段上のライトデータをディスク装置上に
書き込む技術が開示されている。また、一時データ保持
手段とディスク装置との間のデータ転送を行うＤＭＡコ
ントローラのＤＭＡバスに対するディスク装置の接続部
にＦＩＦＯ（先入れ先出し）メモリを配置し、このＦＩ
ＦＯメモリの前後でバス幅を変化させることでディスク
装置側とＤＭＡバス側のバス幅の変換を行う技術が開示
されている。
【０００８】この特開平６−１４９４８２号公報の技術
でも、ライトデータの一時データ保持手段への書き込み
完の都度、上位装置に応答が必要であり、エラーが発生
しない限りステータス等の応答なしに上位装置側からの
複数の処理要求等のデータを受け続けるという多重度を
持つプロトコルにおける上述の技術的課題の解決手段と
はならない。
でも、ライトデータの一時データ保持手段への書き込み
完の都度、上位装置に応答が必要であり、エラーが発生
しない限りステータス等の応答なしに上位装置側からの
複数の処理要求等のデータを受け続けるという多重度を
持つプロトコルにおける上述の技術的課題の解決手段と
はならない。
【０００９】また、多重度を持つプロトコルでは、個々
の処理要求の処理の処理順序は一定ではなく、単にデー
タの到来順に出力するＦＩＦＯメモリを設けただけで
は、多重度の増加に伴う上述のような技術的課題は解決
できない。
の処理要求の処理の処理順序は一定ではなく、単にデー
タの到来順に出力するＦＩＦＯメモリを設けただけで
は、多重度の増加に伴う上述のような技術的課題は解決
できない。
【００１０】本発明の目的は、周辺装置の高速化に伴っ
て発生する上位装置との通信の待ち時間の、多重動作可
能なインターフェースプロトコルの適用による有効利用
を、より少ない数の、複数の制御情報やデータを処理す
るためのデータ転送機構にて実現することが可能な技術
を提供することにある。
て発生する上位装置との通信の待ち時間の、多重動作可
能なインターフェースプロトコルの適用による有効利用
を、より少ない数の、複数の制御情報やデータを処理す
るためのデータ転送機構にて実現することが可能な技術
を提供することにある。
【００１１】本発明の他の目的は、多重動作可能なイン
ターフェースプロトコルの処理に必要なデータ転送機構
の数を多重度以下に削減して、多重動作可能なインター
フェースプロトコルの適用により、上位装置との間にお
ける通信時間の増大による性能低下を、ハードウェアの
物量増大を招くことなく、効率よく抑止することが可能
な技術を提供することにある。
ターフェースプロトコルの処理に必要なデータ転送機構
の数を多重度以下に削減して、多重動作可能なインター
フェースプロトコルの適用により、上位装置との間にお
ける通信時間の増大による性能低下を、ハードウェアの
物量増大を招くことなく、効率よく抑止することが可能
な技術を提供することにある。
【００１２】本発明の他の目的は、多重動作可能なイン
ターフェースプロトコルの処理に必要なデータ転送機構
の数等のハードウェアの物量増大を懸念することなく、
多重動作可能なインターフェースプロトコルの適用によ
り、上位装置との間における通信時間の増大による性能
低下を抑止することが可能な技術を提供することにあ
る。
ターフェースプロトコルの処理に必要なデータ転送機構
の数等のハードウェアの物量増大を懸念することなく、
多重動作可能なインターフェースプロトコルの適用によ
り、上位装置との間における通信時間の増大による性能
低下を抑止することが可能な技術を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明は、上位装置と周
辺装置との間に介在するインターフェース制御装置にお
いて、上位装置に接続される多重動作可能なインターフ
ェースプロトコルを持つパスと、多重動作可能なインタ
ーフェースプロトコルを制御するインターフェースプロ
トコル制御部と、インターフェースプロトコル制御部を
経由して上位装置との間で授受されるデータを周辺装置
との間で受け渡す処理を行う複数のデータ転送機構と、
インターフェースプロトコル制御部とデータ転送機構と
の間に配置され、インターフェースプロトコル制御部を
経由して上位装置との間で授受されるデータ及び当該デ
ータを処理するためのコマンドを含む制御情報から成る
１つまたは複数の処理単位を格納する容量を持つ第１の
記憶手段と、第１の記憶手段を介してインターフェース
プロトコル制御部とデータ転送機構との間で非同期にデ
ータを授受するための制御を行う制御部と、を備えたも
のである。
辺装置との間に介在するインターフェース制御装置にお
いて、上位装置に接続される多重動作可能なインターフ
ェースプロトコルを持つパスと、多重動作可能なインタ
ーフェースプロトコルを制御するインターフェースプロ
トコル制御部と、インターフェースプロトコル制御部を
経由して上位装置との間で授受されるデータを周辺装置
との間で受け渡す処理を行う複数のデータ転送機構と、
インターフェースプロトコル制御部とデータ転送機構と
の間に配置され、インターフェースプロトコル制御部を
経由して上位装置との間で授受されるデータ及び当該デ
ータを処理するためのコマンドを含む制御情報から成る
１つまたは複数の処理単位を格納する容量を持つ第１の
記憶手段と、第１の記憶手段を介してインターフェース
プロトコル制御部とデータ転送機構との間で非同期にデ
ータを授受するための制御を行う制御部と、を備えたも
のである。
【００１４】また、本発明は、上位装置とその配下で稼
働する周辺装置との間におけるデータの授受を、多重動
作可能なインターフェースプロトコルにて接続するイン
ターフェース制御方法であって、多重動作可能なインタ
ーフェースプロトコルを制御するインターフェースプロ
トコル制御部と、インターフェースプロトコル制御部を
経由して上位装置との間で授受されるデータを周辺装置
との間で受け渡す処理を行う複数のデータ転送機構との
間に、インターフェースプロトコル制御部を経由して上
位装置との間で授受されるデータ及び当該データを処理
するためのコマンドを含む制御情報から成る１つまたは
複数の処理単位を格納する容量を持つ第１の記憶手段を
配置し、インターフェースプロトコル制御部と第１の記
憶手段との間のデータ転送と、第１の記憶手段とデータ
転送機構との間のデータ転送を非同期に行うものであ
る。
働する周辺装置との間におけるデータの授受を、多重動
作可能なインターフェースプロトコルにて接続するイン
ターフェース制御方法であって、多重動作可能なインタ
ーフェースプロトコルを制御するインターフェースプロ
トコル制御部と、インターフェースプロトコル制御部を
経由して上位装置との間で授受されるデータを周辺装置
との間で受け渡す処理を行う複数のデータ転送機構との
間に、インターフェースプロトコル制御部を経由して上
位装置との間で授受されるデータ及び当該データを処理
するためのコマンドを含む制御情報から成る１つまたは
複数の処理単位を格納する容量を持つ第１の記憶手段を
配置し、インターフェースプロトコル制御部と第１の記
憶手段との間のデータ転送と、第１の記憶手段とデータ
転送機構との間のデータ転送を非同期に行うものであ
る。
【００１５】また、本発明は、インターフェース制御部
を介して上位装置と外部記憶装置との間におけるデータ
の授受を行う外部記憶サブシステムであって、インター
フェース制御部は、上位装置に接続される多重動作可能
なインターフェースプロトコルを持つパスと、多重動作
可能なインターフェースプロトコルを制御するインター
フェースプロトコル制御部と、インターフェースプロト
コル制御部を経由して上位装置との間で授受されるデー
タを周辺装置との間で受け渡す処理を行う複数のデータ
転送機構と、インターフェースプロトコル制御部とデー
タ転送機構との間に配置され、インターフェースプロト
コル制御部を経由して上位装置との間で授受されるデー
タ及び当該データを処理するためのコマンドを含む制御
情報から成る１つまたは複数の処理単位を格納する容量
を持つ第１の記憶手段と、第１の記憶手段を介してイン
ターフェースプロトコル制御部とデータ転送機構との間
で非同期にデータを授受するための制御を行う制御部
と、を含む構成としたものである。
を介して上位装置と外部記憶装置との間におけるデータ
の授受を行う外部記憶サブシステムであって、インター
フェース制御部は、上位装置に接続される多重動作可能
なインターフェースプロトコルを持つパスと、多重動作
可能なインターフェースプロトコルを制御するインター
フェースプロトコル制御部と、インターフェースプロト
コル制御部を経由して上位装置との間で授受されるデー
タを周辺装置との間で受け渡す処理を行う複数のデータ
転送機構と、インターフェースプロトコル制御部とデー
タ転送機構との間に配置され、インターフェースプロト
コル制御部を経由して上位装置との間で授受されるデー
タ及び当該データを処理するためのコマンドを含む制御
情報から成る１つまたは複数の処理単位を格納する容量
を持つ第１の記憶手段と、第１の記憶手段を介してイン
ターフェースプロトコル制御部とデータ転送機構との間
で非同期にデータを授受するための制御を行う制御部
と、を含む構成としたものである。
【００１６】上記した本発明によれば、周辺装置や外部
記憶装置等のＩ／Ｏシステムにおいて、対ホストコンピ
ュータとのインターフェースプロトコル制御に、多重動
作可能なインターフェースプロトコルを適用すること
で、データ及び制御情報を隙間を作ることなく連続した
処理を行うことを可能とし、通信時間の増大等に伴うホ
ストコンピュータとＩ／Ｏシステムとの間のデータ転送
性能等の低下を回避できるとともに、多重動作可能なイ
ンターフェースプロトコルの処理に必要なデータ転送機
構の数等のハードウェアの物量の増大も回避できる。
記憶装置等のＩ／Ｏシステムにおいて、対ホストコンピ
ュータとのインターフェースプロトコル制御に、多重動
作可能なインターフェースプロトコルを適用すること
で、データ及び制御情報を隙間を作ることなく連続した
処理を行うことを可能とし、通信時間の増大等に伴うホ
ストコンピュータとＩ／Ｏシステムとの間のデータ転送
性能等の低下を回避できるとともに、多重動作可能なイ
ンターフェースプロトコルの処理に必要なデータ転送機
構の数等のハードウェアの物量の増大も回避できる。
【００１７】また、ホストコンピュータシステムからの
データ及び制御信号の転送速度と、それらを処理するデ
ータ転送機構の転送速度との差を利用してインターフェ
ースプロトコルの持つ多重度より少ないデータ転送機構
の多重度によってインターフェース制御の実現が可能と
なる。
データ及び制御信号の転送速度と、それらを処理するデ
ータ転送機構の転送速度との差を利用してインターフェ
ースプロトコルの持つ多重度より少ないデータ転送機構
の多重度によってインターフェース制御の実現が可能と
なる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１９】図１は、本発明の一実施の形態であるイン
ターフェース制御装置およびインターフェース制御方法
が適用される外部記憶サブシステムの構成の一例を示す
概念図であり、図２は、本発明の一実施の形態であるイ
ンターフェース制御方法が適用されるインターフェース
制御装置の一例であるインターフェース制御部の構成の
一例を示す概念図である。
ターフェース制御装置およびインターフェース制御方法
が適用される外部記憶サブシステムの構成の一例を示す
概念図であり、図２は、本発明の一実施の形態であるイ
ンターフェース制御方法が適用されるインターフェース
制御装置の一例であるインターフェース制御部の構成の
一例を示す概念図である。
【００２０】また、図３は、本実施の形態におけるイン
ターフェース制御部を構成するインターフェースプロト
コル制御部の作用の一例を示すフローチャート、図４
は、本実施の形態におけるインターフェース制御部を構
成する制御部の作用の一例を示すフローチャート、図５
は、本実施の形態におけるインターフェース制御部を構
成するＤＭＡＣの作用の一例を示すフローチャートであ
る。
ターフェース制御部を構成するインターフェースプロト
コル制御部の作用の一例を示すフローチャート、図４
は、本実施の形態におけるインターフェース制御部を構
成する制御部の作用の一例を示すフローチャート、図５
は、本実施の形態におけるインターフェース制御部を構
成するＤＭＡＣの作用の一例を示すフローチャートであ
る。
【００２１】図１では、外部記憶サブシステムの一例と
してディスクサブシステムにおける本実施の形態のイン
ターフェース制御部の位置づけの一例が示されている。
してディスクサブシステムにおける本実施の形態のイン
ターフェース制御部の位置づけの一例が示されている。
【００２２】本実施の形態のディスクサブシステムは、
たとえば、多重動作可能なファイバチャネル（ＦＣ：Ｆ
ｉｂｒｅ Ｃｈａｎｎｅｌ）４０００等の通信インター
フェースを介してホストコンピュータ１０００との間で
の情報の授受を制御するインターフェース制御部２００
０と、ディスク装置部３０００からなる。
たとえば、多重動作可能なファイバチャネル（ＦＣ：Ｆ
ｉｂｒｅ Ｃｈａｎｎｅｌ）４０００等の通信インター
フェースを介してホストコンピュータ１０００との間で
の情報の授受を制御するインターフェース制御部２００
０と、ディスク装置部３０００からなる。
【００２３】インターフェース制御部２０００は、イン
ターフェースプロトコル制御部１００、大容量バッファ
１１０、複数のＤＭＡＣ１３０、データ格納メモリ１４
０、等で構成されている。
ターフェースプロトコル制御部１００、大容量バッファ
１１０、複数のＤＭＡＣ１３０、データ格納メモリ１４
０、等で構成されている。
【００２４】ディスク装置部３０００は、ディスク装置
制御部６０１と、配下の複数のディスク装置６０２から
なる。
制御部６０１と、配下の複数のディスク装置６０２から
なる。
【００２５】インターフェース制御部２０００はホスト
コンピュータ１０００からのデータ及び制御情報を、デ
ィスク装置部３０００内の複数のディスク装置６０２に
読み書きするために必要な処理を行い、データ格納メモ
リ１４０にデータを格納するための制御を行う部位であ
る。処理されたデータはデータ格納メモリ１４０に格納
された後、ディスク装置制御部６０１によってデータ格
納メモリ１４０からデータを取り出し、一つまたは複数
のディスク装置６０２に書込まれる。
コンピュータ１０００からのデータ及び制御情報を、デ
ィスク装置部３０００内の複数のディスク装置６０２に
読み書きするために必要な処理を行い、データ格納メモ
リ１４０にデータを格納するための制御を行う部位であ
る。処理されたデータはデータ格納メモリ１４０に格納
された後、ディスク装置制御部６０１によってデータ格
納メモリ１４０からデータを取り出し、一つまたは複数
のディスク装置６０２に書込まれる。
【００２６】たとえば、複数のディスク装置６０２がデ
ィスクアレイを構成する場合、ディスク装置制御部６０
１は、ホストコンピュータ１０００から受領したライト
データを所定の単位の複数の分割データに分割するとと
もに、複数の分割データから冗長データを生成し、複数
の分割データおよび冗長データを複数のディスク装置６
０２に分散して格納する処理を行う。また、一部の分割
データに障害が発生した場合には、障害の分割データ以
外の保守管理の分割データと冗長データから、障害の分
割データを復元する動作を行う。
ィスクアレイを構成する場合、ディスク装置制御部６０
１は、ホストコンピュータ１０００から受領したライト
データを所定の単位の複数の分割データに分割するとと
もに、複数の分割データから冗長データを生成し、複数
の分割データおよび冗長データを複数のディスク装置６
０２に分散して格納する処理を行う。また、一部の分割
データに障害が発生した場合には、障害の分割データ以
外の保守管理の分割データと冗長データから、障害の分
割データを復元する動作を行う。
【００２７】図２および図３、図４および図５のフロー
チャート等を参照して本実施の形態におけるインターフ
ェース制御方法を実施するインターフェース制御部２０
００についてより詳細に説明する。インターフェース制
御部２０００はインターフェースプロトコル制御部１０
０、大容量バッファ１１０、データ転送機構１３０（Ｄ
ＭＡＣ:Direct Memory Access Channel)、データ格納メ
モリ１４０、制御部１２０から構成されている。
チャート等を参照して本実施の形態におけるインターフ
ェース制御方法を実施するインターフェース制御部２０
００についてより詳細に説明する。インターフェース制
御部２０００はインターフェースプロトコル制御部１０
０、大容量バッファ１１０、データ転送機構１３０（Ｄ
ＭＡＣ:Direct Memory Access Channel)、データ格納メ
モリ１４０、制御部１２０から構成されている。
【００２８】ファイバチャネルパス４０００のような多
重動作可能なインターフェースプロトコル（たとえば、
一例としてＦＣ−ＳＢ２：Ｍａｐｐｉｎｇ ｏｆ Ｓｉ
ｎｇｌｅ Ｂｙｔｅ Ｃｏｍｍａｎｄ Ｃｏｄｅ Ｓｅ
ｔｓ等）からのデータ及び制御情報５００はインターフ
ェースプロトコル制御部１００のデータ及び制御情報受
信部１０１で一度受信される（ステップ１１、ステップ
１６）。
重動作可能なインターフェースプロトコル（たとえば、
一例としてＦＣ−ＳＢ２：Ｍａｐｐｉｎｇ ｏｆ Ｓｉ
ｎｇｌｅ Ｂｙｔｅ Ｃｏｍｍａｎｄ Ｃｏｄｅ Ｓｅ
ｔｓ等）からのデータ及び制御情報５００はインターフ
ェースプロトコル制御部１００のデータ及び制御情報受
信部１０１で一度受信される（ステップ１１、ステップ
１６）。
【００２９】なお、このデータ及び制御情報５００は、
たとえば、転送対象のデータと、データ長、ディスク装
置６０２における格納アドレス、ＷＲＩＴＥ／ＲＥＡＤ
の種別、エラー訂正符号、等からなる。
たとえば、転送対象のデータと、データ長、ディスク装
置６０２における格納アドレス、ＷＲＩＴＥ／ＲＥＡＤ
の種別、エラー訂正符号、等からなる。
【００３０】続いて、大容量バッファ１１０内のエリア
ｍに書込み可能か否かを示すエリアｍフラグの情報を含
むバッファ情報５８０に基づき、エリアｍに書込み可能
であることを示すエリアｍフラグが落ち（リセットさ
れ）ていることを条件に（ステップ１２、ステップ１
７）、大容量バッファ制御部Ａ１０２が大容量バッファ
１１０に対してエリアｍに書込むことをバッファ制御ａ
５２０で指示する。書込み可能なエリアｍにデータ転送
を開始し、使用中であることをエリアｍフラグを立てる
（セットする）ことによって表す（ステップ１３）。
ｍに書込み可能か否かを示すエリアｍフラグの情報を含
むバッファ情報５８０に基づき、エリアｍに書込み可能
であることを示すエリアｍフラグが落ち（リセットさ
れ）ていることを条件に（ステップ１２、ステップ１
７）、大容量バッファ制御部Ａ１０２が大容量バッファ
１１０に対してエリアｍに書込むことをバッファ制御ａ
５２０で指示する。書込み可能なエリアｍにデータ転送
を開始し、使用中であることをエリアｍフラグを立てる
（セットする）ことによって表す（ステップ１３）。
【００３１】エリアｍへのデータ転送が終了すると（ス
テップ１４、ステップ１８）、インターフェースプロト
コル制御部１００は、制御部１２０に格納完了したこと
を示す情報とエリア１からｍの何処のエリアに格納して
いるかを示す情報を含む制御情報ｅ５７０を送る（ステ
ップ１５）。
テップ１４、ステップ１８）、インターフェースプロト
コル制御部１００は、制御部１２０に格納完了したこと
を示す情報とエリア１からｍの何処のエリアに格納して
いるかを示す情報を含む制御情報ｅ５７０を送る（ステ
ップ１５）。
【００３２】この制御情報ｅ５７０は、具体的には、一
例として、大容量バッファ１１０におけるエリア番号
（１〜ｍ）と、ＷＲＩＴＥ／ＲＥＡＤの種別、データ
長、等の情報を含む。
例として、大容量バッファ１１０におけるエリア番号
（１〜ｍ）と、ＷＲＩＴＥ／ＲＥＡＤの種別、データ
長、等の情報を含む。
【００３３】インターフェースプロトコル制御部１００
は大容量バッファ１１０のエリアｍにデータ及び制御情
報ａ５１０を格納したことによって次のデータ及び制御
情報ａ５１０を受け入れることが可能になる。よって、
ホストコンピュータ１０００はインターフェースプロト
コル制御部１００からの応答を待たずに次のデータ及び
制御情報５００をファイバチャネルパス４０００を介し
て転送することが可能になる。
は大容量バッファ１１０のエリアｍにデータ及び制御情
報ａ５１０を格納したことによって次のデータ及び制御
情報ａ５１０を受け入れることが可能になる。よって、
ホストコンピュータ１０００はインターフェースプロト
コル制御部１００からの応答を待たずに次のデータ及び
制御情報５００をファイバチャネルパス４０００を介し
て転送することが可能になる。
【００３４】なお、このデータ及び制御情報ａ５１０
は、たとえば、転送対象のデータと、データ長、ディス
ク装置６０２における格納アドレス、ＷＲＩＴＥ／ＲＥ
ＡＤの種別、エラー訂正符号、等からなる。ＷＲＩＴＥ
の場合には、大容量バッファ１１０のエリアｍに、ホス
トコンピュータ１０００からの書き込みデータが格納さ
れ、ＲＥＡＤの場合には、ディスク装置６０２（データ
格納メモリ１４０）の側からの読み出しデータの格納エ
リアが、大容量バッファ１１０のエリアｍに確保され
る。確保されたエリアには、データ格納メモリ１４０を
経由してディスク装置６０２から読み出されたデータ
が、ＤＭＡＣ１３０によって格納される。
は、たとえば、転送対象のデータと、データ長、ディス
ク装置６０２における格納アドレス、ＷＲＩＴＥ／ＲＥ
ＡＤの種別、エラー訂正符号、等からなる。ＷＲＩＴＥ
の場合には、大容量バッファ１１０のエリアｍに、ホス
トコンピュータ１０００からの書き込みデータが格納さ
れ、ＲＥＡＤの場合には、ディスク装置６０２（データ
格納メモリ１４０）の側からの読み出しデータの格納エ
リアが、大容量バッファ１１０のエリアｍに確保され
る。確保されたエリアには、データ格納メモリ１４０を
経由してディスク装置６０２から読み出されたデータ
が、ＤＭＡＣ１３０によって格納される。
【００３５】ホストコンピュータ１０００から連続して
送られてくる複数のデータ及び制御情報５００はインタ
ーフェースプロトコル制御部１００によって大容量バッ
ファ１１０のエリア１，２，３・・ｍのエリアｍフラグ
が立っていないエリアに制御情報単位に格納されて行
く。上記動作を連続的に実行することによって対ホスト
インターフェースの転送動作は連続に動作することが保
証される。
送られてくる複数のデータ及び制御情報５００はインタ
ーフェースプロトコル制御部１００によって大容量バッ
ファ１１０のエリア１，２，３・・ｍのエリアｍフラグ
が立っていないエリアに制御情報単位に格納されて行
く。上記動作を連続的に実行することによって対ホスト
インターフェースの転送動作は連続に動作することが保
証される。
【００３６】制御部１２０は制御情報ｅ５７０により大
容量バッファ１１０における転送可能なエリアを知り
（ステップ２１、ステップ２４）、さらにＤＭＡＣ情報
５９０にて使用可能なＤＭＡＣ１３０が存在したら（ス
テップ２２、ステップ２５）、前記各ＤＭＡＣ１３０
（ＤＭＡＣ−１〜ＤＭＡＣ−ｎ）に対して大容量バッフ
ァ１１０のエリア１からｍの何処のエリアからデータ及
び制御情報５３０を転送すれば良いかを制御情報５５０
（ｄ１〜ｄｎ）によってＤＭＡＣ１３０内の大容量バッ
ファ制御部Ｂ１３２に指示する（ステップ２３）。ま
た、制御部１２０は転送開始したエリアと転送指示した
データ転送機構：ＤＭＡＣ１３０の番号を記憶してい
る。
容量バッファ１１０における転送可能なエリアを知り
（ステップ２１、ステップ２４）、さらにＤＭＡＣ情報
５９０にて使用可能なＤＭＡＣ１３０が存在したら（ス
テップ２２、ステップ２５）、前記各ＤＭＡＣ１３０
（ＤＭＡＣ−１〜ＤＭＡＣ−ｎ）に対して大容量バッフ
ァ１１０のエリア１からｍの何処のエリアからデータ及
び制御情報５３０を転送すれば良いかを制御情報５５０
（ｄ１〜ｄｎ）によってＤＭＡＣ１３０内の大容量バッ
ファ制御部Ｂ１３２に指示する（ステップ２３）。ま
た、制御部１２０は転送開始したエリアと転送指示した
データ転送機構：ＤＭＡＣ１３０の番号を記憶してい
る。
【００３７】データ及び制御情報５３０（ｂ１〜ｂｎ）
は、たとえば、転送対象のデータと、データ長、ディス
ク装置６０２における格納アドレス、ＷＲＩＴＥ／ＲＥ
ＡＤの種別、エラー訂正符号、等からなる。
は、たとえば、転送対象のデータと、データ長、ディス
ク装置６０２における格納アドレス、ＷＲＩＴＥ／ＲＥ
ＡＤの種別、エラー訂正符号、等からなる。
【００３８】制御情報５５０（ｄ１〜ｄｎ）は、具体的
には、一例として、大容量バッファ１１０におけるエリ
ア番号（１〜ｍ）と、ＷＲＩＴＥ／ＲＥＡＤの種別、デ
ータ長、等の情報を含む。
には、一例として、大容量バッファ１１０におけるエリ
ア番号（１〜ｍ）と、ＷＲＩＴＥ／ＲＥＡＤの種別、デ
ータ長、等の情報を含む。
【００３９】指示されたＤＭＡＣ１３０内の大容量バッ
ファ制御部Ｂ１３２は（ステップ３１、ステップ３
５）、大容量バッファ１１０へバッファ制御５４０（ｂ
１〜ｂｎ）を送り、どこのエリアに格納されたデータ及
び制御情報を取り出すか（リードの場合には、どこのエ
リアに、データ格納メモリ１４０から読み出されたリー
ドデータを格納すべきか）を指示する。大容量バッファ
１１０はバッファ制御５４０（ｂ１〜ｂｎ）に基づいて
データ及び制御情報５３０（ｂ１〜ｂｍ）をＤＭＡＣ１
３０内のデータ受信部１３１へ転送する（ステップ３
２）。
ファ制御部Ｂ１３２は（ステップ３１、ステップ３
５）、大容量バッファ１１０へバッファ制御５４０（ｂ
１〜ｂｎ）を送り、どこのエリアに格納されたデータ及
び制御情報を取り出すか（リードの場合には、どこのエ
リアに、データ格納メモリ１４０から読み出されたリー
ドデータを格納すべきか）を指示する。大容量バッファ
１１０はバッファ制御５４０（ｂ１〜ｂｎ）に基づいて
データ及び制御情報５３０（ｂ１〜ｂｍ）をＤＭＡＣ１
３０内のデータ受信部１３１へ転送する（ステップ３
２）。
【００４０】データ及び制御情報５３０を転送し終わっ
たら（ステップ３３、ステップ３６）、当該エリアは空
であることを示すエリアｍフラグを落す。
たら（ステップ３３、ステップ３６）、当該エリアは空
であることを示すエリアｍフラグを落す。
【００４１】各ＤＭＡＣ１３０（ＤＭＡＣ−１〜ＤＭＡ
Ｃ−ｍ）はデータ格納メモリ１４０にデータ５６０（ｃ
１〜ｃｍ）を格納するための処理を行う。処理が終了す
ると制御部１２０に対して転送終了報告（自ＤＭＡＣが
空きであること）を示すＤＭＡＣ情報５９０を送る（ス
テップ３４）。
Ｃ−ｍ）はデータ格納メモリ１４０にデータ５６０（ｃ
１〜ｃｍ）を格納するための処理を行う。処理が終了す
ると制御部１２０に対して転送終了報告（自ＤＭＡＣが
空きであること）を示すＤＭＡＣ情報５９０を送る（ス
テップ３４）。
【００４２】本実施の形態によるデータ転送方式は次の
２つの方式を各々または結合して実施される。
２つの方式を各々または結合して実施される。
【００４３】１つはインターフェースプロトコル多重度
（≦ｍ）のデータ及び制御情報５００を大容量バッファ
１１０の各エリアに順次格納することによってＤＭＡＣ
１３０が対ホストコンピュータインターフェースのｍ多
重度分のエリア１〜ｍの処理を対ホストインターフェー
スの転送速度に合わせて同時に転送を開始する必要がな
くＤＭＡＣ１３０の転送速度で制御部の制御情報ｄ１〜
ｄｎ（ｎ≦ｍ）に従い、順番にデータ及び制御情報５３
０（ｂ1 、ｂｎ）を大容量バッファ１１０のエリアから
転送処理を行うことが可能になる。結果、ＤＭＡＣ１３
０の多重度（１〜ｎ）をインターフェースプロトコル多
重度（≦ｍ）より少なく構成することが可能となる。
（≦ｍ）のデータ及び制御情報５００を大容量バッファ
１１０の各エリアに順次格納することによってＤＭＡＣ
１３０が対ホストコンピュータインターフェースのｍ多
重度分のエリア１〜ｍの処理を対ホストインターフェー
スの転送速度に合わせて同時に転送を開始する必要がな
くＤＭＡＣ１３０の転送速度で制御部の制御情報ｄ１〜
ｄｎ（ｎ≦ｍ）に従い、順番にデータ及び制御情報５３
０（ｂ1 、ｂｎ）を大容量バッファ１１０のエリアから
転送処理を行うことが可能になる。結果、ＤＭＡＣ１３
０の多重度（１〜ｎ）をインターフェースプロトコル多
重度（≦ｍ）より少なく構成することが可能となる。
【００４４】２つめは大容量バッファ１１０に格納され
るインターフェースプロトコル多重度（≦ｍ）のデータ
及び制御情報ａ５１０の転送速度と比較して、ＤＭＡＣ
１３０と大容量バッファ１１０間のデータ及び制御情報
ｂ５３０の転送速度を速くする転送制御を行う。このこ
とによって、データ及び制御情報ａ５１０が大容量バッ
ファ１１０のエリア１に格納され、次のデータ及び制御
情報ａ５１０をエリア２に格納する間に制御部１２０が
制御情報５５０（ｄ１〜ｄn ）によって各ＤＭＡＣ１３
０に転送を実行させ、インターフェースプロトコル制御
部１００がエリア２にデータ及び制御情報ａ５１０を格
納し終わる前にＤＭＡＣ１３０によるエリア１の転送を
終了させ、エリア１フラグを落してしまう。
るインターフェースプロトコル多重度（≦ｍ）のデータ
及び制御情報ａ５１０の転送速度と比較して、ＤＭＡＣ
１３０と大容量バッファ１１０間のデータ及び制御情報
ｂ５３０の転送速度を速くする転送制御を行う。このこ
とによって、データ及び制御情報ａ５１０が大容量バッ
ファ１１０のエリア１に格納され、次のデータ及び制御
情報ａ５１０をエリア２に格納する間に制御部１２０が
制御情報５５０（ｄ１〜ｄn ）によって各ＤＭＡＣ１３
０に転送を実行させ、インターフェースプロトコル制御
部１００がエリア２にデータ及び制御情報ａ５１０を格
納し終わる前にＤＭＡＣ１３０によるエリア１の転送を
終了させ、エリア１フラグを落してしまう。
【００４５】よって、転送が終了したエリアは次のデー
タ及び制御情報ａ５１０を格納する準備をすることが可
能になる。同様にＤＭＡＣ１３０もデータ格納メモリ１
４０へのデータ転送が終了後は次のデータｃ５６０の転
送を行う準備が可能になる。このデータ転送制御方式に
よれば、大容量バッファ１１０内の各エリアとＤＭＡＣ
１３０をインターフェースプロトコル多重度以下の数で
データ及び制御情報ａ５１０を順次処理することを可能
にする。
タ及び制御情報ａ５１０を格納する準備をすることが可
能になる。同様にＤＭＡＣ１３０もデータ格納メモリ１
４０へのデータ転送が終了後は次のデータｃ５６０の転
送を行う準備が可能になる。このデータ転送制御方式に
よれば、大容量バッファ１１０内の各エリアとＤＭＡＣ
１３０をインターフェースプロトコル多重度以下の数で
データ及び制御情報ａ５１０を順次処理することを可能
にする。
【００４６】本実施の形態によると、多重動作可能なフ
ァイバチャネルパス４０００等のインターフェースプロ
トコルにて接続されたホストコンピュータ１０００とデ
ィスクサブシステム等のＩ／Ｏシステム間の転送要求の
通信時間を使って、Ｉ／Ｏシステムがホストコンピュー
タ１０００からの別のコマンド及びデータの処理を行え
るように、要求のあったコマンド及びデータを大容量バ
ッファ１１０に順次蓄えてゆくことによって、対ホスト
コンピュータ１０００とのインターフェースプロトコル
制御に隙間を作ることなく連続したプロトコル処理動作
を行うことが可能となる。
ァイバチャネルパス４０００等のインターフェースプロ
トコルにて接続されたホストコンピュータ１０００とデ
ィスクサブシステム等のＩ／Ｏシステム間の転送要求の
通信時間を使って、Ｉ／Ｏシステムがホストコンピュー
タ１０００からの別のコマンド及びデータの処理を行え
るように、要求のあったコマンド及びデータを大容量バ
ッファ１１０に順次蓄えてゆくことによって、対ホスト
コンピュータ１０００とのインターフェースプロトコル
制御に隙間を作ることなく連続したプロトコル処理動作
を行うことが可能となる。
【００４７】また、インターフェースプロトコルの多重
度分のデータ及び制御情報５１０を大容量バッファ１１
０に一旦蓄えてからＤＭＡＣ１３０が順次処理すること
によって、ＤＭＡＣ１３０の多重度（１〜ｎ）をインタ
ーフェースプロトコルの多重度（＜ｍ）より少なく設定
（ｎ＜ｍ）することが可能となる。
度分のデータ及び制御情報５１０を大容量バッファ１１
０に一旦蓄えてからＤＭＡＣ１３０が順次処理すること
によって、ＤＭＡＣ１３０の多重度（１〜ｎ）をインタ
ーフェースプロトコルの多重度（＜ｍ）より少なく設定
（ｎ＜ｍ）することが可能となる。
【００４８】さらに、ファイバチャネルパス４０００等
の対ホストインターフェースからの転送速度より大容量
バッファ１１０からＤＭＡＣ１３０〜データ格納メモリ
１４０以降の転送速度を速くすることで、大容量バッフ
ァ１１０の持つインターフェースプロトコルに対するエ
リアの多重度とＤＭＡＣ１３０の多重度を実際のインタ
ーフェースプロトコルの多重度より少なく構成すること
が可能になる。
の対ホストインターフェースからの転送速度より大容量
バッファ１１０からＤＭＡＣ１３０〜データ格納メモリ
１４０以降の転送速度を速くすることで、大容量バッフ
ァ１１０の持つインターフェースプロトコルに対するエ
リアの多重度とＤＭＡＣ１３０の多重度を実際のインタ
ーフェースプロトコルの多重度より少なく構成すること
が可能になる。
【００４９】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００５０】
【発明の効果】本発明のインターフェース制御装置によ
れば、周辺装置の高速化に伴って発生する上位装置との
通信の待ち時間の、多重動作可能なインターフェースプ
ロトコルの適用による有効利用を、より少ない数の、複
数の制御情報やデータを処理するためのデータ転送機構
にて実現することができる、という効果が得られる。
れば、周辺装置の高速化に伴って発生する上位装置との
通信の待ち時間の、多重動作可能なインターフェースプ
ロトコルの適用による有効利用を、より少ない数の、複
数の制御情報やデータを処理するためのデータ転送機構
にて実現することができる、という効果が得られる。
【００５１】本発明のインターフェース制御装置によれ
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数を多重度以下に削減して、
多重動作可能なインターフェースプロトコルの適用によ
り、上位装置との間における通信時間の増大による性能
低下を、ハードウェアの物量増大を招くことなく、効率
よく抑止することができる、という効果が得られる。
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数を多重度以下に削減して、
多重動作可能なインターフェースプロトコルの適用によ
り、上位装置との間における通信時間の増大による性能
低下を、ハードウェアの物量増大を招くことなく、効率
よく抑止することができる、という効果が得られる。
【００５２】本発明のインターフェース制御装置によれ
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数等のハードウェアの物量増
大を懸念することなく、多重動作可能なインターフェー
スプロトコルの適用により、上位装置との間における通
信時間の増大による性能低下を抑止することができる、
という効果が得られる。
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数等のハードウェアの物量増
大を懸念することなく、多重動作可能なインターフェー
スプロトコルの適用により、上位装置との間における通
信時間の増大による性能低下を抑止することができる、
という効果が得られる。
【００５３】本発明のインターフェース制御方法によれ
ば、周辺装置の高速化に伴って発生する上位装置との通
信の待ち時間の、多重動作可能なインターフェースプロ
トコルの適用による有効利用を、より少ない数の、複数
の制御情報やデータを処理するためのデータ転送機構に
て実現することができる、という効果が得られる。
ば、周辺装置の高速化に伴って発生する上位装置との通
信の待ち時間の、多重動作可能なインターフェースプロ
トコルの適用による有効利用を、より少ない数の、複数
の制御情報やデータを処理するためのデータ転送機構に
て実現することができる、という効果が得られる。
【００５４】本発明のインターフェース制御方法によれ
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数を多重度以下に削減して、
多重動作可能なインターフェースプロトコルの適用によ
り、上位装置との間における通信時間の増大による性能
低下を、ハードウェアの物量増大を招くことなく、効率
よく抑止することができる、という効果が得られる。
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数を多重度以下に削減して、
多重動作可能なインターフェースプロトコルの適用によ
り、上位装置との間における通信時間の増大による性能
低下を、ハードウェアの物量増大を招くことなく、効率
よく抑止することができる、という効果が得られる。
【００５５】本発明のインターフェース制御方法によれ
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数等のハードウェアの物量増
大を懸念することなく、多重動作可能なインターフェー
スプロトコルの適用により、上位装置との間における通
信時間の増大による性能低下を抑止することができる、
という効果が得られる。
ば、多重動作可能なインターフェースプロトコルの処理
に必要なデータ転送機構の数等のハードウェアの物量増
大を懸念することなく、多重動作可能なインターフェー
スプロトコルの適用により、上位装置との間における通
信時間の増大による性能低下を抑止することができる、
という効果が得られる。
【００５６】本発明の外部記憶サブシステムによれば、
外部記憶装置等の周辺装置の高速化に伴って発生する上
位装置との通信の待ち時間の、多重動作可能なインター
フェースプロトコルの適用による有効利用を、より少な
い数の、複数の制御情報やデータを処理するためのデー
タ転送機構にて実現することができる、という効果が得
られる。
外部記憶装置等の周辺装置の高速化に伴って発生する上
位装置との通信の待ち時間の、多重動作可能なインター
フェースプロトコルの適用による有効利用を、より少な
い数の、複数の制御情報やデータを処理するためのデー
タ転送機構にて実現することができる、という効果が得
られる。
【００５７】本発明の外部記憶サブシステムによれば、
多重動作可能なインターフェースプロトコルの処理に必
要なデータ転送機構の数を多重度以下に削減して、多重
動作可能なインターフェースプロトコルの適用により、
上位装置との間における通信時間の増大による性能低下
を、ハードウェアの物量増大を招くことなく、効率よく
抑止することができる、という効果が得られる。
多重動作可能なインターフェースプロトコルの処理に必
要なデータ転送機構の数を多重度以下に削減して、多重
動作可能なインターフェースプロトコルの適用により、
上位装置との間における通信時間の増大による性能低下
を、ハードウェアの物量増大を招くことなく、効率よく
抑止することができる、という効果が得られる。
【００５８】本発明の外部記憶サブシステムによれば、
多重動作可能なインターフェースプロトコルの処理に必
要なデータ転送機構の数等のハードウェアの物量増大を
懸念することなく、多重動作可能なインターフェースプ
ロトコルの適用により、上位装置との間における通信時
間の増大による性能低下を抑止することができる、とい
う効果が得られる。
多重動作可能なインターフェースプロトコルの処理に必
要なデータ転送機構の数等のハードウェアの物量増大を
懸念することなく、多重動作可能なインターフェースプ
ロトコルの適用により、上位装置との間における通信時
間の増大による性能低下を抑止することができる、とい
う効果が得られる。
【図１】本発明の一実施の形態であるインターフェース
制御装置およびインターフェース制御方法が適用される
外部記憶サブシステムの構成の一例を示す概念図であ
る。
制御装置およびインターフェース制御方法が適用される
外部記憶サブシステムの構成の一例を示す概念図であ
る。
【図２】本発明の一実施の形態であるインターフェース
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部の構成の一例を示す概念
図である。
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部の構成の一例を示す概念
図である。
【図３】本発明の一実施の形態であるインターフェース
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部を構成するインターフェ
ースプロトコル制御部の作用の一例を示すフローチャー
トである。
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部を構成するインターフェ
ースプロトコル制御部の作用の一例を示すフローチャー
トである。
【図４】本発明の一実施の形態であるインターフェース
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部を構成する制御部の作用
の一例を示すフローチャートである。
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部を構成する制御部の作用
の一例を示すフローチャートである。
【図５】本発明の一実施の形態であるインターフェース
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部を構成するＤＭＡＣの作
用の一例を示すフローチャートである。
制御方法が適用されるインターフェース制御装置の一例
であるインターフェース制御部を構成するＤＭＡＣの作
用の一例を示すフローチャートである。
【符号の説明】 １００…インターフェースプロトコル制御部、１０１…
データ及び制御情報受信部、１０２…大容量バッファ制
御部Ａ、１１０…大容量バッファ（第１の記憶手段）、
１２０…制御部、１３０…データ転送機構（ＤＭＡＣ…
Direct AccessMemory Channel）、１３１…データ受信
部、１３２…大容量バッファ制御部Ｂ、１４０…データ
格納メモリ（第２の記憶手段）、５００…データ及び制
御情報（ホストコンピュータ−インターフェースプロト
コル制御部間）（処理単位）、５１０…データ及び制御
情報ａ（インターフェースプロトコル制御部−大容量バ
ッファ間）（処理単位）、５２０…大容量バッファ制御
ａ（インターフェースプロトコル制御部−大容量バッフ
ァ間）（第１の制御インターフェース）、５３０…デー
タ及び制御情報ｂ１〜ｂｎ（大容量バッファ−ＤＭＡＣ
間）（処理単位）、５４０…バッファ制御ｂ１〜ｂｎ
（大容量バッファ−ＤＭＡＣ間）（第１の制御インター
フェース）、５５０…制御信号ｄ１〜ｄｎ（制御部−Ｄ
ＭＡＣ間）（第３の制御インターフェース）、５６０…
データｃ１〜ｃｎ（ＤＭＡＣ−データ格納メモリ間）、
５７０…制御情報ｅ（インターフェースプロトコル制御
部−制御部）（第２の制御インターフェース）、５８０
…バッファ情報（インターフェースプロトコル制御部−
大容量バッファ間）（第１の制御インターフェース）、
５９０…ＤＭＡＣ情報（制御部−ＤＭＡＣ間）（第４の
制御インターフェース）、６０１…ディスク装置制御
部、６０２…ディスク装置、１０００…ホストコンピュ
ータ、２０００…インターフェース制御部、３０００…
ディスク装置部、４０００…ファイバチャネルパス。
データ及び制御情報受信部、１０２…大容量バッファ制
御部Ａ、１１０…大容量バッファ（第１の記憶手段）、
１２０…制御部、１３０…データ転送機構（ＤＭＡＣ…
Direct AccessMemory Channel）、１３１…データ受信
部、１３２…大容量バッファ制御部Ｂ、１４０…データ
格納メモリ（第２の記憶手段）、５００…データ及び制
御情報（ホストコンピュータ−インターフェースプロト
コル制御部間）（処理単位）、５１０…データ及び制御
情報ａ（インターフェースプロトコル制御部−大容量バ
ッファ間）（処理単位）、５２０…大容量バッファ制御
ａ（インターフェースプロトコル制御部−大容量バッフ
ァ間）（第１の制御インターフェース）、５３０…デー
タ及び制御情報ｂ１〜ｂｎ（大容量バッファ−ＤＭＡＣ
間）（処理単位）、５４０…バッファ制御ｂ１〜ｂｎ
（大容量バッファ−ＤＭＡＣ間）（第１の制御インター
フェース）、５５０…制御信号ｄ１〜ｄｎ（制御部−Ｄ
ＭＡＣ間）（第３の制御インターフェース）、５６０…
データｃ１〜ｃｎ（ＤＭＡＣ−データ格納メモリ間）、
５７０…制御情報ｅ（インターフェースプロトコル制御
部−制御部）（第２の制御インターフェース）、５８０
…バッファ情報（インターフェースプロトコル制御部−
大容量バッファ間）（第１の制御インターフェース）、
５９０…ＤＭＡＣ情報（制御部−ＤＭＡＣ間）（第４の
制御インターフェース）、６０１…ディスク装置制御
部、６０２…ディスク装置、１０００…ホストコンピュ
ータ、２０００…インターフェース制御部、３０００…
ディスク装置部、４０００…ファイバチャネルパス。
Claims (5)
- 【請求項１】 上位装置と周辺装置との間に介在するイ
ンターフェース制御装置であって、 前記上位装置に接続される多重動作可能なインターフェ
ースプロトコルを持つパスと、 多重動作可能な前記インターフェースプロトコルを制御
するインターフェースプロトコル制御部と、 前記インターフェースプロトコル制御部を経由して前記
上位装置との間で授受されるデータを前記周辺装置との
間で受け渡す処理を行う複数のデータ転送機構と、 前記インターフェースプロトコル制御部と前記データ転
送機構との間に配置され、前記インターフェースプロト
コル制御部を経由して前記上位装置との間で授受される
前記データ及び当該データを処理するためのコマンドを
含む制御情報から成る１つまたは複数の処理単位を格納
する容量を持つ第１の記憶手段と、 前記第１の記憶手段を介して前記インターフェースプロ
トコル制御部と前記データ転送機構との間で非同期に前
記データを授受するための制御を行う制御部と、を備え
たことを特徴とするインターフェース制御装置。 - 【請求項２】 請求項１記載のインターフェース制御装
置において、 前記データ転送機構と前記周辺装置との間には、前記イ
ンターフェースプロトコル制御部および前記第１の記憶
手段および前記データ転送機構を介して前記上位装置と
の間で授受される前記データが一時的に格納される第２
の記憶手段が配置され、 前記インターフェースプロトコル制御部および前記デー
タ転送機構の各々と前記第１の記憶手段との間には、前
記第１の記憶手段における個々の前記処理単位の格納状
態を識別するフラグの設定および参照を行う第１の制御
インターフェースが設けられ、 前記制御部と前記インターフェースプロトコル制御部と
の間には、前記第１の記憶手段における前記処理単位の
格納位置、およびデータ転送方向の種別および転送デー
タのデータ長を、前記インターフェースプロトコル制御
部から前記制御部に伝達する第２の制御インターフェー
スが設けられ、 前記制御部と前記データ転送機構との間には、前記第１
の記憶手段における前記処理単位の格納位置、およびデ
ータ転送方向の種別および転送データのデータ長を、前
記制御部から前記データ転送機構に伝達する第３の制御
インターフェース、および前記データ転送機構の稼働状
態を前記制御部に伝達する第４の制御インターフェース
が設けられていることを特徴とするインターフェース制
御装置。 - 【請求項３】 上位装置とその配下で稼働する周辺装置
との間におけるデータの授受を、多重動作可能なインタ
ーフェースプロトコルにて接続するインターフェース制
御方法であって、 多重動作可能な前記インターフェースプロトコルを制御
するインターフェースプロトコル制御部と、前記インタ
ーフェースプロトコル制御部を経由して前記上位装置と
の間で授受されるデータを前記周辺装置との間で受け渡
す処理を行う複数のデータ転送機構との間に、前記イン
ターフェースプロトコル制御部を経由して前記上位装置
との間で授受される前記データ及び当該データを処理す
るためのコマンドを含む制御情報から成る１つまたは複
数の処理単位を格納する容量を持つ第１の記憶手段を配
置し、 前記インターフェースプロトコル制御部と前記第１の記
憶手段との間のデータ転送と、前記第１の記憶手段と前
記データ転送機構との間のデータ転送を非同期に行うこ
とを特徴とするインターフェース制御方法。 - 【請求項４】 インターフェース制御部を介して上位装
置と外部記憶装置との間におけるデータの授受を行う外
部記憶サブシステムであって、 前記インターフェース制御部は、 前記上位装置に接続される多重動作可能なインターフェ
ースプロトコルを持つパスと、 多重動作可能な前記インターフェースプロトコルを制御
するインターフェースプロトコル制御部と、 前記インターフェースプロトコル制御部を経由して前記
上位装置との間で授受されるデータを前記周辺装置との
間で受け渡す処理を行う複数のデータ転送機構と、 前記インターフェースプロトコル制御部と前記データ転
送機構との間に配置され、前記インターフェースプロト
コル制御部を経由して前記上位装置との間で授受される
前記データ及び当該データを処理するためのコマンドを
含む制御情報から成る１つまたは複数の処理単位を格納
する容量を持つ第１の記憶手段と、 前記第１の記憶手段を介して前記インターフェースプロ
トコル制御部と前記データ転送機構との間で非同期に前
記データを授受するための制御を行う制御部と、を含む
ことを特徴とする外部記憶サブシステム。 - 【請求項５】 請求項４記載の外部記憶サブシステムに
おける前記インターフェース制御部において、 前記データ転送機構と前記外部記憶装置との間には、前
記インターフェースプロトコル制御部および前記第１の
記憶手段および前記データ転送機構を介して前記上位装
置との間で授受される前記データが一時的に格納される
第２の記憶手段が配置され、 前記インターフェースプロトコル制御部および前記デー
タ転送機構の各々と前記第１の記憶手段との間には、前
記第１の記憶手段における個々の前記処理単位の格納状
態を識別するフラグの設定および参照を行う第１の制御
インターフェースが設けられ、 前記制御部と前記インターフェースプロトコル制御部と
の間には、前記第１の記憶手段における前記処理単位の
格納位置、およびデータ転送方向の種別および転送デー
タのデータ長を、前記インターフェースプロトコル制御
部から前記制御部に伝達する第２の制御インターフェー
スが設けられ、 前記制御部と前記データ転送機構との間には、前記第１
の記憶手段における前記処理単位の格納位置、およびデ
ータ転送方向の種別および転送データのデータ長を、前
記制御部から前記データ転送機構に伝達する第３の制御
インターフェース、および前記データ転送機構の稼働状
態を前記制御部に伝達する第４の制御インターフェース
が設けられていることを特徴とする外部記憶サブシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025360A JP2001216227A (ja) | 2000-02-02 | 2000-02-02 | インターフェース制御装置およびインターフェース制御方法および外部記憶サブシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025360A JP2001216227A (ja) | 2000-02-02 | 2000-02-02 | インターフェース制御装置およびインターフェース制御方法および外部記憶サブシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001216227A true JP2001216227A (ja) | 2001-08-10 |
Family
ID=18551227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025360A Pending JP2001216227A (ja) | 2000-02-02 | 2000-02-02 | インターフェース制御装置およびインターフェース制御方法および外部記憶サブシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001216227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7627697B2 (en) | 2004-01-16 | 2009-12-01 | Kabushiki Kaisha Toshiba | Device using multiple DMA controllers for transferring data between a storage device and multiple processing units |
| CN104717433A (zh) * | 2015-03-27 | 2015-06-17 | 电子科技大学 | 一种用于视频流信号处理系统的分布式传输装置 |
-
2000
- 2000-02-02 JP JP2000025360A patent/JP2001216227A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7627697B2 (en) | 2004-01-16 | 2009-12-01 | Kabushiki Kaisha Toshiba | Device using multiple DMA controllers for transferring data between a storage device and multiple processing units |
| CN104717433A (zh) * | 2015-03-27 | 2015-06-17 | 电子科技大学 | 一种用于视频流信号处理系统的分布式传输装置 |
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