JPH077955B2 - データ通信制御装置 - Google Patents

データ通信制御装置

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JPH077955B2
JPH077955B2 JP1120151A JP12015189A JPH077955B2 JP H077955 B2 JPH077955 B2 JP H077955B2 JP 1120151 A JP1120151 A JP 1120151A JP 12015189 A JP12015189 A JP 12015189A JP H077955 B2 JPH077955 B2 JP H077955B2
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data
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microprocessor
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高速データ通信を可能にした不競合バス構成を
有するデータ通信制御装置に関するものである。
（従来の技術） ネットワークバス（NB）とホスト処理装置のシステムバ
ス（SB）との間のデータ転送を制御するデータ通信制御
装置は周知である。
このデータ通信制御装置の従来例を説明する前にシステ
ム全体におけるデータ通信制御装置の役割について説明
する。
第３図に示す如くに、このシステムは、ホスト処理装置
100、上記ホスト処理装置100に接続されたシステムバス
SBとネットワークバスNBとの間に接続されたデータ通信
制御装置200、上記データ通信制御装置200を制御するた
めのデータ通信手順が記憶されているROM300、上記シス
テムバスSBを介して送受信されるデータを格納するため
のRAM400、上記ネットワークバスNBに接続された端末50
0を有している。
そして、送信モードにおいては、上記RAM400に格納され
ているデータが、上記データ通信制御装置200によって
上記システムバスSBから上記ネットワークバスNBへ送信
される。そして、受信モードにおいては、上記端末500
よりのデータが、上記データ通信制御装置200によって
上記ネットワークバスNBからシステムバスSBを介してRA
M400へ受信される。
すなわち、上記システムバスSBとネットワークバスNB間
で上記データ通信制御装置200によりデータの転送制御
が行なわれる。
次に、従来技術によるデータ通信制御装置の構成を第４
図に示す。
すなわち、第４図において、データ通信制御装置は、ネ
ットワークバスインタフェース（NBI）10、データ転送
を制御するマイクロプロセッサ20、制御理論回路部30、
転送データを保持する２ポートメモリ40、２ポートメモ
リのアクセスを行うための直接メモリアクセス（DMA）
部50、システムバスインタフェース（SBI）60、スイッ
チ70で構成されている。なお、NBはネットワークバス、
SBはホスト処理装置のシステムバスを示す。
そして２ポートメモリ40のポート１側とSBI60のバッフ
ァ２とマイクロプロセッサ20との間がデータバスB3によ
って接続され、２ポートメモリ40のポート２側とスイッ
チ70との間はデータバスB4によって接続され、スイッチ
70とNBI10およびDMA50との間はデータバスB1,B2によっ
て、それぞれ接続されている。そして、制御理論回路部
30の制御のもとでスイッチ70が切り換わり、上記データ
バスB1,B2は、選択的に２ポートメモリ40のポート２側
に接続されたデータバスB4に接続されるようになってい
る。
次に、上述の如き構成の従来のデータ通信制御装置の動
作について説明する。
まず、上記システムバスSBからネットワークバスNBへの
データの送信モードについて述べる。
まず、システムバスSBを介して、前記ホスト処理装置10
0よりデータ送信のコマンドが、このデータ通信制御装
置へ送られると、そのコマンドは、SBI60のバッファ２
に送られ、さらに、データバスB3を介してマイクロプロ
セッサ20へ送られる。
次に、上記システムバスSBを介して、前記RAM400よりの
送信データが、SBI60のバッファ１に送られ、DMA50およ
びデータバスB2を介してスイッチ70へ送られる。ここ
で、前記RAM400よりの送信データの一部は、SBI60のバ
ッファ２に送られ、データバスB3を介して上記２ポート
メモリ40のポート１側へ送られる。
スイッチ70は、上記送信コマンドを受けたマイクロプロ
セッサ20および制御理論回路部30よりの制御により、デ
ータバスB2とデータバスB4とを接続させる様に切り換わ
り、上記送信データは、データバスB4を介して２ポート
メモリ40のポート２側に入力される。２ポートメモリ40
は、マイクロプロセッサ20および制御論理回路部30より
の制御により上記送信データを組み換え、その組み換え
られた送信データおよび上記ポート１側へ送られた送信
データの一部が、ポート２よりデータバスB4を介してス
イッチ70へ送られる。
スイッチ70は、マイクロプロセッサ20および制御論理回
路部30よりの制御により、データバスB4とデータバスB1
とを接続させる様に切り換わり、上記送信データは、デ
ータバスB1およびNBI10を介してネットワークバスNBへ
送られる。
次に、ネットワークバスNBからシステムバスSBへのデー
タの受信モードについて述べる。
まず、上記システムバスSBを介して、前記ホスト処理装
置100よりデータ受信のコマンドが、SBI60のバッファ２
に送られ、さらに、データバスB3を介して上記マイクロ
プロセッサ20へ送られる。次に、ネットワークバスNBを
介して、前記端末500等より受信データが、NBI10へ送ら
れ、データバスB1を介してスイッチ70へ送られる。スイ
ッチ70は、上記受信コマンドを受けたマイクロプロセッ
サ20および制御論理回路部30よりの制御により、データ
バスB1とデータバスB4とを接続させる様に切り換わり、
上記受信データは、データバスB4を介して２ポートメモ
リ40のポート２側に入力される。上記２ポートメモリ40
は、上記マイクロプロセッサ20および制御論理回路部30
よりの制御により上記受信データを組み換え、その組み
換えられた受信データが、ポート２よりデータバスB4を
介してスイッチ70へ送られる。スイッチ70は、上記マイ
クロプロセッサ20および制御論理回路部30よりの制御に
より、データバスB4とデータバスB2とを接続させる様に
切り換わり、上記受信データは、上記データバスB2、DM
A50、およびSBI60を介して上記システムバスSBへ送られ
る。
（発明が解決しようとする課題） しかしながら、第４図に示した如き従来技術によるデー
タ通信制御装置においては、２ポートメモリ40のポート
２側にスイッチ70が設けられていて、データの送信、受
信のたび毎に制御論理回路30の制御のもとでデータバス
B1またはB2を切替える構成になっていた。従って、スイ
ッチ70の切替えの動作速度には限界があるため、データ
転送を高速に行なうことができない欠点があった。
また、I/O命令が格納されているSBI60のバッファ２側
と、マイクロプロセッサ20と、２ポートメモリ40のポー
ト１側とが１本のデータバスB3によって接続されている
ために、上記２ポートメモリ40のポート１側、マイクロ
プロセッサ20、SBI60との間で、該３者を結ぶデータバ
スB3についての使用上の競合が生じ、マイクロプロセッ
サ20の動作が制限されてしまっていた。
例えば、上述した送信モードにおいては、上記システム
バスSBよりのコマンドが、SBI60よりデータバスB3を通
してマイクロプロセッサ20に送られると共に、上記シス
テムバスSBよりの送信データの一部が、SBI60よりデー
タバスB3を通して２ポートメモリ40のポート１側へ送ら
れるものであった。従って、この場合、データバスB3の
利用率が非常に高くなってしまうものであった。
その結果、２ポートメモリ40のポート２側がスイッチ70
を介してデータバスB1またはB2に切替えられるようなバ
ス構成、および前記メモリ40のポート１側のデータバス
B3において前述の如き使用上の競合が生ずるバス構成を
有する従来のデータ新制御装置では、高速のデータ転
送、データ通信が行ない難かった。
本発明は上述の如き問題点を解決するためのもので、そ
の目的は、高速のデータ通信が行なえる不競合バス構成
を有するデータ通信制御装置を提供することである。
［発明の構成］ （課題を解決するための手段） 従って、本発明に従うデータ通信制御装置においては、
２ポートメモリのポート１側のデータバスをNBI、DMAお
よびマイクロプロセッサに直接接続するバス構成にする
と共に、２ポートメモリのポート２側のデータバスをDM
Aに直接接続するバス構成にし、SBIとマイクロプロセッ
サ間を１つのデータバスで結んで２ポートメモリのポー
ト１側で、バス使用上の競合が生じないようなバス構成
にしている。
（作用） 本発明によるデータ通信制御装置においては、従来のよ
うに２ポートメモリのポート２側でのスイッチによりデ
ータバスの切替えを行なう必要もなく、また、２ポート
メモリのポート１側でのデータバス使用上の競合が生じ
ないので、高速のデータ通信が可能となる。なお、本発
明においては、スイッチによるデータバスの切替えの必
要がないので、スイッチを制御することも不要になる。
（実施例） 第１図は本発明に従うデータ通信制御装置の１つの実施
例を示す。このデータ通信制御装置は、上記ネットワー
クバスNBに接続されたネットワークバスインタフェース
（NBI）10と、上記システムバスSBに接続されたシステ
ムバスインタフェース（SBI）60と、転送データを記憶
するための２ポートメモリ70およびこの２ポートメモリ
70を制御する制御論理回路部80を含むFIFO/RAM90と、上
記２ポートメモリを含むFIFO/RAM90のアクセスを行うた
めの直接メモリアクセス（DMA）部50と、データの転送
において上記NBI10、SBI60、FIFO/RAM90、および直接メ
モリアクセス部50を制御するマイクロプロセッサ20とを
有している。
そして、バスB4によって、NBI10と、２ポートメモリ70
のポー１側と、DMA50と、マイクロプロセッサ20とが接
続されており、バスB5によって、２ポートメモリ70のポ
ート２側と、DMA50とが接続されている。そして、バスB
6によって、マイクロプロセッサ20と、SBI60とが接続さ
れ、バスB7によって、DMA50と、SBI60とが接続され、バ
スB8によって、SBI60と、システムバスSBとが接続され
ている。そして、バスB9によって、NBI10と、ネットワ
ークバスNBとが接続されている。
次に、上述の如き構成の本発明に従うデータ通信制御装
置の動作について説明する。
まず、システムバスSBからネットワークバスNBへのデー
タ送信モードについて述べる。
まず、システムバスSBを介して、前記ホスト処理装置10
0よりデータ送信のコマンドが、このデータ通信制御装
置へ送られると、そのコマンドは、バスB8を介してSBI6
0へ送られ、さらに、バスB6を介してマイクロプロセッ
サ20へ送られる。次に、システムバスSBを介して、前記
RAM400より送信データが、SBI60へ送られ、DMA50および
バスB5を介して２ポートメモリ70のポート２側へ送られ
る。
２ポートメモリ70は、上記送信コマンドを受けたマイク
ロプロセッサ20および制御論理回路部80よりの制御によ
り上記送信データを組み換え、その組み換えられた送信
データが、ポート１よりバスB4を介してNBI10へ送られ
る。そして、その送信データは、NBI10からバスB9を介
してネットワークバスNBへ送られる。
次に、ネットワークバスNBからシステムバスSBへのデー
タの受信モードについて述べる。
まず、システムバスSBを介して、前記ホスト処理装置10
0よりデータ受信のコマンドが、バスB8を介してSBI60へ
送られ、さらに、バスB6を介してマイクロプロセッサ20
へ送られる。
次に、ネットワークバスNBおよびバスB9を介して前記端
末500等より受信データが、NBI10へ送られ、さらに、バ
スB4を介して２ポートメモリ70のポート１側へ送られ
る。２ポートメモリ70は、上記受信コマンドを受けたマ
イクロプロセッサ20および制御論理回路部80よりの制御
により、受信データを組み換え、その組み換えられた受
信データが、ポート２より出力され、バスB5、DMA50、
バスB7、SBI60、およびバスB8を介して、システムバスS
Bへ送られる。
上記実施例においては、上述した如くに、２ポートメモ
リに対してバスの接続を切り換えるスイッチ手段を持た
ないバス構成となっているため、データの送受信におい
て、その度毎に上記バスの接続を切り換える必要がな
く、その結果、高速のデータ転送を行いえるものであ
る。
また、第１図に示すように上記実施例においては、何ら
のスイッチ手段を持たないと共に、バスB4を介して２ポ
ートメモリを含むFIFO/RAM90とNBI10との間が接続さ
れ、バスB5を介して前記FIFO/RAM90とDMA50との間も独
立して直接に接続されているのでバスB4,B5介をしてデ
ータの転送は同時（並列）に行ないうる。
従って、高速のデータ転送が達成できる。
また、上記実施例においては、マイクロプロセッサ20と
SBI60の間が、第２図に示した従来例によるものと違っ
て、１つのバスB6で独立して直接接続されているので、
従来例の如きホスト処理装置からの命令における競合は
生じない。
なお、例えば、、通信速度を4Mbps、クロック周波数を8
MHzとし、16ビットマイクロプロセッサ20、16ビットの
バスB4を用いたシステム構成の場合に、マイクロプロセ
ッサ20による内部バスB4の利用率は、出願人のシミュレ
ーションによれば約30％程度であるので、マイクロプロ
セッサ20をフルに運転したとしても処理能力に十分な余
裕があることになる。したがって、マイクロプロセッサ
をフル運転し、DMAへのデータ転送が高速化しても競合
は発生せず、全体として高速のデータ通信が可能とな
る。
第２図は本発明によるデータ通信制御装置の別の実施例
の構成を示す。
この実施例においては、第１図においてマイクロプロセ
ッサ20に接続されている内部バスB4とB6を共通化し、内
部バスB10を介してマイクロプロセッサ20とSBI60とを結
んだ構成となっている。それ以外の構成は第１図のもの
と同じであるので、詳細な構成の説明は省略する。
ここで、第２図に示す実施例の内部バス構成についても
第１図のものと同じ効果である高速化が実現できる。す
なわち、第１図の実施例において、前述したシステム条
件、すなわち、通信速度を4Mbps、クロック周波数を8MH
zとし、16ビットマイクロプロセッサ20、16ビットのバ
スB10を用いたシステム構成の場合に、NBI10と２ポート
メモリを含むFIFO/RAM90間の内部バスB10の利用率は約1
2.5％程度であり、一方マイクロプメセッサ20の該バスB
10の利用率は既に述べたように約30％程度なので、両者
を合算しても約42.5％程度であることから、内部バスB6
をB4に吸収して共通化しても第１図に示した実施例と同
じ効果が得られる。
［発明の効果］ 以上述べたように、本発明によるデータ通信制御装置の
実施例においては、従来の２ポートメモリに対するスイ
ッチ手段を持たない構成とすると共に、２ポートメモリ
のポート１側を少なくともマイクロプロセッサおよびDM
Aに直接接続する構成とすることによって、２ポートメ
モリのポート２側とシステムバス間でのDMAを介しての
データ転送を高速化しうる。
更にマイクロプロセッサと２ポートメモリのポート１側
間における内部バス使用上の競合を生じない内部バス構
成としたので、マイクロプロセッサをフルに運転しうる
ので、一層、データ転送の高速化が実現できる。
【図面の簡単な説明】
第１図は本発明に従うデータ通信制御装置の実施例の構
成図である。 第２図は本発明に従うデータ通信制御装置の別の実施例
の構成図である。 第３図は、データ通信制御装置を使用したシステムの全
体構成図である。 第４図は、従来技術によるデータ通信制御装置の構成図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西川 哲人 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 加沼 安喜良 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (56)参考文献 特開 昭61−221817（ＪＰ，Ａ) 特開 昭62−152057（ＪＰ，Ａ) 特開 昭62−182953（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】ネットワークバスとシステムバスとの間で
    のデータ転送を制御するデータ通信制御装置にして、 上記ネットワークバスに接続されたネットワークバスイ
    ンタフェースと、 上記システムバスに接続されたシステムバスインタフェ
    ースと、 転送データを記憶するための２ポートメモリを含むFIFO
    /RAMと、 上記FIFO/RAM内２ポートメモリのアクセスを行うための
    直接メモリアクセス部と、 データの転送において上記ネットワークバスインタフェ
    ース，システムバスインタフェース,FIFO/RAMおよび直
    接メモリアクセス部を制御するマイクロプロセッサと、 上記FIFO/RAM内２ポートメモリのポート１側を、少なく
    とも上記ネットワークバスインタフェース，マイクロプ
    ロセッサ，直接メモリアクセス部へ接続するための第１
    のバスと、 上記FIFO/RAM内２ポートメモリのポート２側を、上記直
    接メモリアクセス部へ接続するための第２のバスと、 上記マイクロプロセッサを前記システムバスインタフェ
    ースへ接続するための第３のバスと、 前記直接メモリアクセス部と上記システムバスインタフ
    ェースをつなぐ第４のバスと、を具備することを特徴と
    するデータ通信制御装置。
  2. 【請求項２】システムバスからネットワークバスへのデ
    ータの送信モードにおいては、システムバスよりのデー
    タ送信のコマンドが、システムバスインタフェースへ送
    られ、さらに、第３のバスを介してマイクロプロセッサ
    へ送られ、システムバスよりの送信データが、システム
    バスインタフェースへ送られ、第４のバス、直接メモリ
    アクセス部、および第２のバスを介して２ポートメモリ
    のポート２側へ送られ、 ２ポートメモリは、上記送信コマンドを受けたマイクロ
    プロセッサよりの制御により上記送信データを組み換
    え、その組み換えられた送信データが、ポート１より第
    １のバスを介してネットワークバスインタフェースへ送
    られ、その送信データは、ネットワークバスインタフェ
    ースからネットワークバスへ送られることを特徴とする
    請求項１に記載のデータ通信制御装置。
  3. 【請求項３】ネットワークバスからシステムバスへのデ
    ータの受信モードにおいては、システムバスよりのデー
    タ受信のコマンドが、システムバスインタフェースへ送
    られ、さらに、第３のバスを介してマイクロプロセッサ
    へ送られ、 次に、ネットワークバスよりの受信データが、ネットワ
    ークバスインタフェースへ送られ、さらに、第１のバス
    を介して２ポートメモリのポート１側へ送られ、２ポー
    トメモリは、上記受信コマンドを受けたマイクロプロセ
    ッサよりの制御により、受信データを組み換え、その組
    み換えられた受信データが、ポート２より出力され、第
    ２のバス、直接メモリアクセス部、第４のバス、システ
    ムバスインタフェースを介して、システムバスへ送られ
    ることを特徴とする請求項２に記載のデータ通信制御装
    置。
  4. 【請求項４】ネットワークバスとシステムバスとの間で
    のデータ転送を制御するデータ通信制御装置にして、 上記ネットワークバスに接続されたネットワークバスイ
    ンタフェースと、 上記システムバスに接続されたシステムバスインタフェ
    ースと、 転送データを記憶するための２ポートメモリを含むFIFO
    /RAMと、 上記FIFO/RAM内２ポートメモリのアクセスを行うための
    直接メモリアクセス部と、 データの転送において上記ネットワークバスインタフェ
    ース，システムバスインタフェース,FIFO/RAMおよび直
    接メモリアクセス部を制御するマイクロプロセッサと、 上記FIFO/RAM内２ポートメモリのポート１側を、少なく
    とも上記ネットワークバスインタフェース，マイクロプ
    ロセッサ，直接メモリアクセス部、システムバスインタ
    フェースへ接続するための第１のバスと、 上記FIFO/RAM内２ポートメモリのポート２側を、上記直
    接メモリアクセス部へ接続するための第２のバスと、 前記直接メモリアクセス部と上記システムバスインタフ
    ェースをつなぐ第３のバスと、を具備することを特徴と
    するデータ通信制御装置。
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EP90108912A EP0398178B1 (en) 1989-05-13 1990-05-11 Data communication control device
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353417A (en) * 1991-05-28 1994-10-04 International Business Machines Corp. Personal computer with bus interface controller coupled directly with local processor and input/output data buses and for anticipating memory control changes on arbitration for bus access
SE9103450L (sv) * 1991-11-21 1993-02-08 Icl Data Ab Anordning foer oeverfoering av data mellan datasaendande och datamottagande enheter anslutna till en gemensam databuss.
FR2685512B1 (fr) * 1991-12-19 1994-02-11 Bull Sa Controleur de transfert multiple de donnees entre une pluralite de memoires et un bus d'ordinateur.
US5781749A (en) * 1991-12-19 1998-07-14 Bull S.A. Controller for multiple data transfer between a plurality of memories and a computer bus
US5664223A (en) * 1994-04-05 1997-09-02 International Business Machines Corporation System for independently transferring data using two independently controlled DMA engines coupled between a FIFO buffer and two separate buses respectively
JP3531074B2 (ja) * 1994-11-28 2004-05-24 富士通株式会社 記憶装置制御システム
FR2755523B1 (fr) * 1996-11-05 1998-12-04 Bull Sa Circuit electrique pour echanger des donnees entre un microprocesseur et une memoire et calculateur comprenant un tel circuit
US6868082B1 (en) * 1999-08-30 2005-03-15 International Business Machines Corporation Network processor interface for building scalable switching systems
FR2800952B1 (fr) * 1999-11-09 2001-12-07 Bull Sa Architecture d'un circuit de chiffrement mettant en oeuvre differents types d'algorithmes de chiffrement simultanement sans perte de performance
JP4097883B2 (ja) * 2000-07-04 2008-06-11 松下電器産業株式会社 データ転送装置および方法
EP1233346A1 (de) * 2001-02-14 2002-08-21 Micronas GmbH Netzwerk-Co-Prozessor für Kraftfahrzeuge
US20020184381A1 (en) * 2001-05-30 2002-12-05 Celox Networks, Inc. Method and apparatus for dynamically controlling data flow on a bi-directional data bus
FI20012173A (fi) * 2001-11-09 2003-05-10 Nokia Corp Synkronisoiva paikallisverkko
CN113949454B (zh) * 2021-09-08 2023-02-14 国网电力科学研究院有限公司 光纤/e1转换设备、安全稳定控制系统站间通信方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4276594A (en) * 1978-01-27 1981-06-30 Gould Inc. Modicon Division Digital computer with multi-processor capability utilizing intelligent composite memory and input/output modules and method for performing the same
US4493021A (en) * 1981-04-03 1985-01-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Multicomputer communication system
US4590468A (en) * 1983-03-10 1986-05-20 Western Digital Corporation Token access controller protocol and architecture
US4660141A (en) * 1983-12-06 1987-04-21 Tri Sigma Corporation Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers
US4604683A (en) * 1984-12-10 1986-08-05 Advanced Computer Communications Communication controller using multiported random access memory
US4646324A (en) * 1985-02-11 1987-02-24 United Technologies Corporation Digital information transfer system (DITS) transmitter
US4744078A (en) * 1985-05-13 1988-05-10 Gould Inc. Multiple path multiplexed host to network data communication system
US4751634A (en) * 1985-06-14 1988-06-14 International Business Machines Corporation Multiple port communications adapter apparatus
US4747047A (en) * 1985-12-06 1988-05-24 Unisys Corporation Data transfer system using two peripheral controllers to access dual-ported data storage units
US4724521A (en) * 1986-01-14 1988-02-09 Veri-Fone, Inc. Method for operating a local terminal to execute a downloaded application program
US4845609A (en) * 1986-07-25 1989-07-04 Systech Corporation Computer communications subsystem using an embedded token-passing network
US4891751A (en) * 1987-03-27 1990-01-02 Floating Point Systems, Inc. Massively parallel vector processing computer
US4933846A (en) * 1987-04-24 1990-06-12 Network Systems Corporation Network communications adapter with dual interleaved memory banks servicing multiple processors
EP0321544B1 (en) * 1987-06-18 1992-07-22 Unisys Corporation Intercomputer communication control apparatus and method
US5058109A (en) * 1989-06-28 1991-10-15 Digital Equipment Corporation Exclusionary network adapter apparatus and related method

Also Published As

Publication number Publication date
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