JPH0746991Y2 - 通信コントローラ - Google Patents
通信コントローラInfo
- Publication number
- JPH0746991Y2 JPH0746991Y2 JP7494290U JP7494290U JPH0746991Y2 JP H0746991 Y2 JPH0746991 Y2 JP H0746991Y2 JP 7494290 U JP7494290 U JP 7494290U JP 7494290 U JP7494290 U JP 7494290U JP H0746991 Y2 JPH0746991 Y2 JP H0746991Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- switch
- fifo
- fifo memory
- communication controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、FIFO（First In First out）メモリ（以下FI
FOを呼ぶ）を有しコンピュータ・ステーション間のデー
タ送受信に関与する通信コントローラに関し、詳しく
は、ループバック時のFIFOメモリの制御方式を改善する
ものである。
FOを呼ぶ）を有しコンピュータ・ステーション間のデー
タ送受信に関与する通信コントローラに関し、詳しく
は、ループバック時のFIFOメモリの制御方式を改善する
ものである。
〈従来の技術〉 従来の一般的な通信コントローラの構成を第２図に表わ
す。
す。
例えば、コンピュータ・ステーションで発生したデータ
DATAは、バス・インターフェイス１を介してFIFOメモリ
２に与えられ、シリアライザ３でパラレル信号からシリ
アル信号に変換されて送信データTxDとして外部へ送出
される。また、外部から受信した受信データRxDは、デ
シリアライザ４でシリアル信号からパラレル信号に変換
され、FIFO2、バス・インターフェイス１を介してデー
タDATAとして内部に取り込まれる。
DATAは、バス・インターフェイス１を介してFIFOメモリ
２に与えられ、シリアライザ３でパラレル信号からシリ
アル信号に変換されて送信データTxDとして外部へ送出
される。また、外部から受信した受信データRxDは、デ
シリアライザ４でシリアル信号からパラレル信号に変換
され、FIFO2、バス・インターフェイス１を介してデー
タDATAとして内部に取り込まれる。
FIFO2は、パラレル信号側とシリアル信号側との間のデ
ータ・バッファとしての役割を有するとともに、パラレ
ル信号側とシリアル信号側との伝送速度の差を吸収す
る。
ータ・バッファとしての役割を有するとともに、パラレ
ル信号側とシリアル信号側との伝送速度の差を吸収す
る。
尚、この例で取り扱うデータは16ビットとする。
第３図に示す例は、データ送信用とデータ受信用に、別
々に第１のFIFO21と第２のFIFO22とを設けたものであ
る。データ送信時は、内部のデータTxDinが第１のFIFO2
1を介して送信データTxDoutとして外部へ送信される。
データ受信時は、外部からのデータRxDinが第２のFIFO2
2を介して受信データRxDoutとして取り込まれる。
々に第１のFIFO21と第２のFIFO22とを設けたものであ
る。データ送信時は、内部のデータTxDinが第１のFIFO2
1を介して送信データTxDoutとして外部へ送信される。
データ受信時は、外部からのデータRxDinが第２のFIFO2
2を介して受信データRxDoutとして取り込まれる。
第３図のような従来の回路は、単純な構成であり、点線
で示すようなループバック動作をするのに好都合であ
る。即ち、このコントローラ及び周辺に設置される機器
の診断のために送信するデータをそのまま受信するのに
問題はない。
で示すようなループバック動作をするのに好都合であ
る。即ち、このコントローラ及び周辺に設置される機器
の診断のために送信するデータをそのまま受信するのに
問題はない。
更に、第４図のような従来の回路もある。この例はFIFO
2の入力in側にスイッチSW1を設け、出力OUT側にスイッ
チSW2を設けたものである。
2の入力in側にスイッチSW1を設け、出力OUT側にスイッ
チSW2を設けたものである。
この例では、データ送信時、スイッチSW1はac側、スイ
ッチSW2はde側に切り替えられ、内部のデータTxDinはス
イッチSW1（ac）,FIFO2,スイッチSW2（de）を介して送
信データTxDoutとして送信される。データ受信時は、ス
イッチSW1はbc側、スイッチ２はdf側に切り替えられ、
外部からのデータRxDinはスイッチSW1（bc）,FIFO2,ス
イッチSW2（df）を介して受信データRxDoutとして取り
込まれる。
ッチSW2はde側に切り替えられ、内部のデータTxDinはス
イッチSW1（ac）,FIFO2,スイッチSW2（de）を介して送
信データTxDoutとして送信される。データ受信時は、ス
イッチSW1はbc側、スイッチ２はdf側に切り替えられ、
外部からのデータRxDinはスイッチSW1（bc）,FIFO2,ス
イッチSW2（df）を介して受信データRxDoutとして取り
込まれる。
〈考案が解決しようとする課題〉 しかしながら、上述したような従来の通信コントローラ
は、次のような問題を有していた。
は、次のような問題を有していた。
第３図に示すような回路は、ループバック時には良い
が、通常のデータ送信またはデータ受信の際にはどちら
か一方のFIFOしか用いられず、ハードウェア資源が有効
に用いられていないという欠点がある。
が、通常のデータ送信またはデータ受信の際にはどちら
か一方のFIFOしか用いられず、ハードウェア資源が有効
に用いられていないという欠点がある。
第４図に示すような回路は、FIFOは１個ですみ構成は簡
単であるが、データ送信を行いながら同時にそのデータ
を受信するループバック動作を行うことはできないとい
う欠点がある。
単であるが、データ送信を行いながら同時にそのデータ
を受信するループバック動作を行うことはできないとい
う欠点がある。
本考案は、以上のような問題を解決することを課題と
し、通信コントローラにおいてループバック可能でかつ
ハードウェア資源を有効に利用できるFIFOの制御方式を
実現することを目的とする。
し、通信コントローラにおいてループバック可能でかつ
ハードウェア資源を有効に利用できるFIFOの制御方式を
実現することを目的とする。
〈課題を解決するための手段〉 上記の課題を解決した本考案は、第１のFIFOメモリと、
第２のFIFOメモリと、内部で発生する送信データと外部
からの受信データとを切り替えて前記第１のFIFOメモリ
に与える第１のスイッチと、前記第１のFIFOメモリから
のデータと外部からの受信データとを切り替えて前記第
２のFIFOメモリに与える第２のスイッチと、前記第１の
FIFOメモリからのデータと前記第２のFIFOメモリからの
データとを切り替えて出力する第３のスイッチとを備
え、ループバック時に、送信データを前記第１のスイッ
チ，前記第１のFIFOメモリ，前記第３のスイッチを経由
して外部へ送信し、一旦送信した前記送信データを前記
第２のスイッチ，前記第２のFIFOメモリを経由して内部
に取り込むように前記第1,第2,第３のスイッチを制御す
ることを特徴とする通信コントローラである。
第２のFIFOメモリと、内部で発生する送信データと外部
からの受信データとを切り替えて前記第１のFIFOメモリ
に与える第１のスイッチと、前記第１のFIFOメモリから
のデータと外部からの受信データとを切り替えて前記第
２のFIFOメモリに与える第２のスイッチと、前記第１の
FIFOメモリからのデータと前記第２のFIFOメモリからの
データとを切り替えて出力する第３のスイッチとを備
え、ループバック時に、送信データを前記第１のスイッ
チ，前記第１のFIFOメモリ，前記第３のスイッチを経由
して外部へ送信し、一旦送信した前記送信データを前記
第２のスイッチ，前記第２のFIFOメモリを経由して内部
に取り込むように前記第1,第2,第３のスイッチを制御す
ることを特徴とする通信コントローラである。
〈作用〉 本考案の通信コントローラは次のように動作する。送信
データは、第１のスイッチ，第１のFIFO,第２のスイッ
チ，第２のFIFO,第３のスイッチを経由する。受信デー
タは、第１のスイッチ，第１のFIFO,第２のスイッチ，
第２のFIFOを経由する。ループバック時は、それぞれの
FIFOを送信用、受信用として使用する。即ち、ループバ
ック時、データは第１のスイッチ，第１のFIFO,第３の
スイッチより外部へ送信され、外部から戻ってきたデー
タは第２のスイッチ，第２のFIFOより内部に取り込まれ
る。
データは、第１のスイッチ，第１のFIFO,第２のスイッ
チ，第２のFIFO,第３のスイッチを経由する。受信デー
タは、第１のスイッチ，第１のFIFO,第２のスイッチ，
第２のFIFOを経由する。ループバック時は、それぞれの
FIFOを送信用、受信用として使用する。即ち、ループバ
ック時、データは第１のスイッチ，第１のFIFO,第３の
スイッチより外部へ送信され、外部から戻ってきたデー
タは第２のスイッチ，第２のFIFOより内部に取り込まれ
る。
〈実施例〉 以下、図面を用いて本考案の通信コントローラを説明す
る。
る。
第１図の実施例では、第１のFIFO21の入力側inに、内部
からのデータTxDin（ａ側）と外部から送信されたデー
タRxDin（ｂ側）とを切り替えて（ｃ側）より出力する
第１のスイッチSW1を設け、第２のFIFO22側の入力側in
に、第１のFIFO21の出力データ（ｄ側）と外部から送信
されたデータRxDin（ｅ側）とを切り替えて（ｆ側）よ
り出力する第２のスイッチSW2を設け、第１のFIFO21の
出力データ（ｇ側）と第２のFIFO22の出力データ（ｈ
側）とを切り替えて送信データTxDoutを外部（ｉ側）へ
出力する第３のスイッチSW3を設ける。
からのデータTxDin（ａ側）と外部から送信されたデー
タRxDin（ｂ側）とを切り替えて（ｃ側）より出力する
第１のスイッチSW1を設け、第２のFIFO22側の入力側in
に、第１のFIFO21の出力データ（ｄ側）と外部から送信
されたデータRxDin（ｅ側）とを切り替えて（ｆ側）よ
り出力する第２のスイッチSW2を設け、第１のFIFO21の
出力データ（ｇ側）と第２のFIFO22の出力データ（ｈ
側）とを切り替えて送信データTxDoutを外部（ｉ側）へ
出力する第３のスイッチSW3を設ける。
次に、このように構成された本考案の通信コントローラ
の動作を説明する。
の動作を説明する。
（ａ）データ送信時 データ送信時は、第１のスイッチSW1はac側、第２のス
イッチSW2はdf側、第３のスイッチSW3はhi側に切り替え
る。
イッチSW2はdf側、第３のスイッチSW3はhi側に切り替え
る。
内部で発生したデータTxDinは、第１のスイッチSW1（a
c）、第１のFIFO21、第２のスイッチSW2（df）、第２の
FIFO22、第３のスイッチSW3（hi）を経由して送信デー
タTxDoutとして外部へ送信される。
c）、第１のFIFO21、第２のスイッチSW2（df）、第２の
FIFO22、第３のスイッチSW3（hi）を経由して送信デー
タTxDoutとして外部へ送信される。
（ｂ）データ受信時 データ受信時は、第１のスイッチSW1はbc側、第２のス
イッチSW2はdf側、第３のスイッチSW3はオフ（gi側,hi
側のいずれでもない状態）に切り替える。
イッチSW2はdf側、第３のスイッチSW3はオフ（gi側,hi
側のいずれでもない状態）に切り替える。
外部から受信したデータRxDinは、第１のスイッチSW1
（bc），第１のFIFO21,第２のスイッチSW2（df），第２
のFIFO22を経由して受信データRxDoutとして内部に取り
込まれる。
（bc），第１のFIFO21,第２のスイッチSW2（df），第２
のFIFO22を経由して受信データRxDoutとして内部に取り
込まれる。
（ｃ）ループバック時 ループバック時は、第１のスイッチSW1はac側，第２の
スイッチSW2はef側，第３のスイッチSW3はgi側に切り替
える。
スイッチSW2はef側，第３のスイッチSW3はgi側に切り替
える。
内部で発生したTxDinは、第１のスイッチSW1（ac），第
１のFIFO21,第３のスイッチ（gi）を経由して送信デー
タTxDoutとして外部に送出される。一方、外部から送信
されてきたデータRxDinは、第２のスイッチSW2（ef），
第２のFIFO22を経由して受信データRxDoutとして内部に
取り込まれる。このようにして、データ送信動作と同時
にデータ受信動作が可能となり、ループバック動作を行
うことができる。
１のFIFO21,第３のスイッチ（gi）を経由して送信デー
タTxDoutとして外部に送出される。一方、外部から送信
されてきたデータRxDinは、第２のスイッチSW2（ef），
第２のFIFO22を経由して受信データRxDoutとして内部に
取り込まれる。このようにして、データ送信動作と同時
にデータ受信動作が可能となり、ループバック動作を行
うことができる。
以上のように、データ送信時とデータ受信時は第１のFI
FO21と第２のFIFO22とをカスケード接続し、ループバッ
ク時は第１のFIFO21と第２のFIFO22をそれぞれ送信用、
受信用として使用する。いずれの場合も全てのFIFOメモ
リを有効に利用でき、ハードウェア資源に無駄がない。
FO21と第２のFIFO22とをカスケード接続し、ループバッ
ク時は第１のFIFO21と第２のFIFO22をそれぞれ送信用、
受信用として使用する。いずれの場合も全てのFIFOメモ
リを有効に利用でき、ハードウェア資源に無駄がない。
〈考案の効果〉 以上述べたように、本考案の通信コントローラによれ
ば、装置内のFIFO等のハードウェア資源を有効に使用で
きるとともに無駄な素子もなく、かつループバック動作
も可能である。
ば、装置内のFIFO等のハードウェア資源を有効に使用で
きるとともに無駄な素子もなく、かつループバック動作
も可能である。
第１図は本考案を実施した通信コントローラを表わす
図、第２図は一般的な通信コントローラの全体構成を表
わす図、第３図及び第４図は従来の通信コントローラの
構成を表わす図である。 １……バス・インターフェイス、２……FIFOメモリ、21
……第１のFIFOメモリ、22……第２のFIFOメモリ、３…
…シリアライザ、４……デシリアライザ、SW1……第１
のスイッチ、SW2……第２のスイッチ、SW3……第３のス
イッチ。
図、第２図は一般的な通信コントローラの全体構成を表
わす図、第３図及び第４図は従来の通信コントローラの
構成を表わす図である。 １……バス・インターフェイス、２……FIFOメモリ、21
……第１のFIFOメモリ、22……第２のFIFOメモリ、３…
…シリアライザ、４……デシリアライザ、SW1……第１
のスイッチ、SW2……第２のスイッチ、SW3……第３のス
イッチ。
Claims (1)
- 【請求項１】第１のFIFOメモリと、第２のFIFOメモリ
と、内部で発生する送信データと外部からの受信データ
とを切り替えて前記第１のFIFOメモリに与える第１のス
イッチと、前記第１のFIFOメモリからのデータと外部か
らの受信データとを切り替えて前記第２のFIFOメモリに
与える第２のスイッチと、前記第１のFIFOメモリからの
データと前記第２のFIFOメモリからのデータとを切り替
えて出力する第３のスイッチとを備え、ループバック時
に、送信データを前記第１のスイッチ，前記第１のFIFO
メモリ，前記第３のスイッチを経由して外部へ送信し、
一旦送信した前記送信データを前記第２のスイッチ，前
記第２のFIFOメモリを経由して内部に取り込むように前
記第1,第2,第３のスイッチを制御することを特徴とする
通信コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7494290U JPH0746991Y2 (ja) | 1990-07-13 | 1990-07-13 | 通信コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7494290U JPH0746991Y2 (ja) | 1990-07-13 | 1990-07-13 | 通信コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0434043U JPH0434043U (ja) | 1992-03-19 |
| JPH0746991Y2 true JPH0746991Y2 (ja) | 1995-10-25 |
Family
ID=31615082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7494290U Expired - Lifetime JPH0746991Y2 (ja) | 1990-07-13 | 1990-07-13 | 通信コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746991Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752487A (ja) * | 1993-08-12 | 1995-02-28 | Nec Corp | インクリボンカセット |
-
1990
- 1990-07-13 JP JP7494290U patent/JPH0746991Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434043U (ja) | 1992-03-19 |
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