JPH10207801A - ネットワークインターフェースモジュール - Google Patents
ネットワークインターフェースモジュールInfo
- Publication number
- JPH10207801A JPH10207801A JP9279234A JP27923497A JPH10207801A JP H10207801 A JPH10207801 A JP H10207801A JP 9279234 A JP9279234 A JP 9279234A JP 27923497 A JP27923497 A JP 27923497A JP H10207801 A JPH10207801 A JP H10207801A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- receiving
- memory
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【課題】 両方向に実時間にデータを伝送するためのリ
アルタイムデュアルディレクトメモリアクセスを具現し
たネットワークインターフェースモジュールを提示す
る。 【解決手段】 一つの中央処理装置１と二つのメモリア
クセス制御装置５１，５２とから構成され、システムバ
スを介するデータ伝送を制御するマイクロプロセッサ５
と、内部メモリに貯蔵されたデータを外部に伝送するた
めの伝送デバイス部６と、外部から伝送されるデータを
受け取るための受信デバイス部７から構成される。
アルタイムデュアルディレクトメモリアクセスを具現し
たネットワークインターフェースモジュールを提示す
る。 【解決手段】 一つの中央処理装置１と二つのメモリア
クセス制御装置５１，５２とから構成され、システムバ
スを介するデータ伝送を制御するマイクロプロセッサ５
と、内部メモリに貯蔵されたデータを外部に伝送するた
めの伝送デバイス部６と、外部から伝送されるデータを
受け取るための受信デバイス部７から構成される。
Description
【０００１】
【発明の属する技術分野】本発明はネットワークインタ
ーフェースモジュール（Network Interface Module）に
関し、特に両方向性実時間情報伝送のためのリアルタイ
ムデュアルディレクトメモリアクセス（Real Time Dire
ct Memory Access）を具現したネットワークインターフ
ェースモジュールに関する。
ーフェースモジュール（Network Interface Module）に
関し、特に両方向性実時間情報伝送のためのリアルタイ
ムデュアルディレクトメモリアクセス（Real Time Dire
ct Memory Access）を具現したネットワークインターフ
ェースモジュールに関する。
【０００２】
【従来の技術】一般に使用されるネットワークインター
フェースモジュールは、図１に示すように、システムを
制御する中央処理装置１と、データを貯蔵しているメモ
リ３と、外部デバイスとのデータ入／出力のための入／
出力デバイス４と、中央処理装置１と入／出力デバイス
４間のメモリアクセスタイムを制御するディレクトメモ
リアクセス制御装置（Direct Memory Access Controlle
r ）２とから構成される。
フェースモジュールは、図１に示すように、システムを
制御する中央処理装置１と、データを貯蔵しているメモ
リ３と、外部デバイスとのデータ入／出力のための入／
出力デバイス４と、中央処理装置１と入／出力デバイス
４間のメモリアクセスタイムを制御するディレクトメモ
リアクセス制御装置（Direct Memory Access Controlle
r ）２とから構成される。
【０００３】前記構成の動作は、入／出力デバイス４
が、メモリアクセス制御装置２に外部から入力されたデ
ータをメモリ３に貯蔵するかメモリ３に貯蔵されたデー
タを外部に出力するようにデータの伝送を要求すると、
メモリアクセス制御装置２では中央処理装置１にシステ
ムバスの使用を要求する。
が、メモリアクセス制御装置２に外部から入力されたデ
ータをメモリ３に貯蔵するかメモリ３に貯蔵されたデー
タを外部に出力するようにデータの伝送を要求すると、
メモリアクセス制御装置２では中央処理装置１にシステ
ムバスの使用を要求する。
【０００４】そして、中央処理装置１がメモリアクセス
制御装置２から要求されたシステムバスの使用を許可す
ると、メモリアクセス制御装置２は、入／出力デバイス
４にデータ伝送を許可し、データ伝送が行われる。
制御装置２から要求されたシステムバスの使用を許可す
ると、メモリアクセス制御装置２は、入／出力デバイス
４にデータ伝送を許可し、データ伝送が行われる。
【０００５】この際に、システムバスがメモリ３に貯蔵
されたデータを外部に出力するデータの外部伝送用に使
用中であると、外部から入力されたデータをメモリ３に
貯蔵するためのシステムバスの使用が禁止され、システ
ムバスが外部から入力されたデータをメモリ３に貯蔵す
るよう外部から伝送されたデータの受信用に使用中であ
ると、メモリ３に貯蔵されたデータを外部に出力する伝
送のためのシステムバスの使用が禁止される。
されたデータを外部に出力するデータの外部伝送用に使
用中であると、外部から入力されたデータをメモリ３に
貯蔵するためのシステムバスの使用が禁止され、システ
ムバスが外部から入力されたデータをメモリ３に貯蔵す
るよう外部から伝送されたデータの受信用に使用中であ
ると、メモリ３に貯蔵されたデータを外部に出力する伝
送のためのシステムバスの使用が禁止される。
【０００６】このように、一般的に使用されているネッ
トワークインターフェースモジュールは一つのシステム
バスを使用し、一つのメモリアクセス制御装置でシステ
ムバスの使用を制御してデータ伝送を遂行するため、一
方向へのデータ伝送のみが可能であってデータ伝送時間
が長くかかった。
トワークインターフェースモジュールは一つのシステム
バスを使用し、一つのメモリアクセス制御装置でシステ
ムバスの使用を制御してデータ伝送を遂行するため、一
方向へのデータ伝送のみが可能であってデータ伝送時間
が長くかかった。
【０００７】よって、前記のようにデータ伝送時間が長
くかかることを解決するための技術が研究されており、
その一例としては米国特許第５，４３４，９７６号が挙
げられる。
くかかることを解決するための技術が研究されており、
その一例としては米国特許第５，４３４，９７６号が挙
げられる。
【０００８】前記米国特許第５，４３４，９７６号は、
ミディアムアクセスコントロール（Medium access cont
rol)階層（Layer)関数を処理するためのミディアムアク
セスコントロール中央処理装置と、データの送受信を制
御するためのバッファ（Buffer）マネージメント（Mana
gement）中央処理装置と、前記各中央処理装置と接続さ
れ、各中央処理装置で使用するプログラムを貯蔵してい
る二つのプログラムＲＯＭ（Read Only Memory）と、４
メモリアクセス（Direct Memory Access）チャネルと、
前記４メモリアクセスチャネルを制御するためのメモリ
アクセス制御器と、データの送受信によってシステムバ
スをスイッチングするためのバススイッチと、送受信さ
れるデータを処理するための多数のＦＩＦＯ（First-In
First-Out）と、フィルタと、マルチプレクサと、メモ
リと、インタラプト及びクロック信号発生等のためのレ
ジスタ等を含んで構成される。
ミディアムアクセスコントロール（Medium access cont
rol)階層（Layer)関数を処理するためのミディアムアク
セスコントロール中央処理装置と、データの送受信を制
御するためのバッファ（Buffer）マネージメント（Mana
gement）中央処理装置と、前記各中央処理装置と接続さ
れ、各中央処理装置で使用するプログラムを貯蔵してい
る二つのプログラムＲＯＭ（Read Only Memory）と、４
メモリアクセス（Direct Memory Access）チャネルと、
前記４メモリアクセスチャネルを制御するためのメモリ
アクセス制御器と、データの送受信によってシステムバ
スをスイッチングするためのバススイッチと、送受信さ
れるデータを処理するための多数のＦＩＦＯ（First-In
First-Out）と、フィルタと、マルチプレクサと、メモ
リと、インタラプト及びクロック信号発生等のためのレ
ジスタ等を含んで構成される。
【０００９】このような米国特許第５，４３４，９７６
号は、二つの中央処理装置を持ち、一つの中央処理装置
ではミディアムアクセスコントロール階層関数を処理
し、外の中央処理装置ではより上位階層の関数（送受信
されるデータ）を処理するようにし、各々の中央処理装
置は個別的にデータ処理コマンドプログラム及び前記デ
ータ処理コマンドプログラムが内装されたプログラムＲ
ＯＭを有しているが、メモリ、マルチプレクサ及び制御
器等のような他のシステム要素は共有しており、特に前
記のようなシステムをワンチップ化することにより、よ
り早いデータ通信が可能である。
号は、二つの中央処理装置を持ち、一つの中央処理装置
ではミディアムアクセスコントロール階層関数を処理
し、外の中央処理装置ではより上位階層の関数（送受信
されるデータ）を処理するようにし、各々の中央処理装
置は個別的にデータ処理コマンドプログラム及び前記デ
ータ処理コマンドプログラムが内装されたプログラムＲ
ＯＭを有しているが、メモリ、マルチプレクサ及び制御
器等のような他のシステム要素は共有しており、特に前
記のようなシステムをワンチップ化することにより、よ
り早いデータ通信が可能である。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うに、米国特許第５，４３４，９７６号は、多くのハー
ドウェア素子を使用するためその構成が非常に複雑であ
る。また、一つのシステムバスを使用しつつ異なる機能
を遂行する二つの中央処理装置を用いてより速い通信を
具現したため、データ伝送時、中央処理装置は、現在の
メモリ状態を把握してデータの送信及び受信率を制御
し、一度に一方向にデータを伝送する。このため、デー
タ伝送速度に限界があり、送受信データの衝突によるエ
ラー発生確率が高い。
うに、米国特許第５，４３４，９７６号は、多くのハー
ドウェア素子を使用するためその構成が非常に複雑であ
る。また、一つのシステムバスを使用しつつ異なる機能
を遂行する二つの中央処理装置を用いてより速い通信を
具現したため、データ伝送時、中央処理装置は、現在の
メモリ状態を把握してデータの送信及び受信率を制御
し、一度に一方向にデータを伝送する。このため、デー
タ伝送速度に限界があり、送受信データの衝突によるエ
ラー発生確率が高い。
【００１１】従って、本発明は前記のような点を改善す
るためのもので、両方向に実時間にデータを伝送するた
めのリアルタイムデュアルディレクトメモリアクセスを
具現したネットワークインターフェースモジュールを提
示することをその目的とする。
るためのもので、両方向に実時間にデータを伝送するた
めのリアルタイムデュアルディレクトメモリアクセスを
具現したネットワークインターフェースモジュールを提
示することをその目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のネットワークインターフェースモジュール
は、一つの中央処理装置と二つのメモリアクセス制御器
とから構成され、システムバスを介するデータ伝送を制
御するマイクロプロセッサと、内部メモリに貯蔵された
データを外部に伝送するための伝送デバイス部と、外部
から伝送されるデータを受け取るための受信デバイス部
から構成される。
め、本発明のネットワークインターフェースモジュール
は、一つの中央処理装置と二つのメモリアクセス制御器
とから構成され、システムバスを介するデータ伝送を制
御するマイクロプロセッサと、内部メモリに貯蔵された
データを外部に伝送するための伝送デバイス部と、外部
から伝送されるデータを受け取るための受信デバイス部
から構成される。
【００１３】
【発明の実施の形態】以下、添付図面を参照して本発明
の一実施の形態を説明する。
の一実施の形態を説明する。
【００１４】先ず、前記リアルタイムデュアルディレク
トメモリアクセス（Real Time DualDirect Memory Acce
ss ）を略述すると、送受信データの伝送時、送信され
るデータがデータの受信状態又は受信メモリ状態にかか
わらず直接送信メモリをアクセスして送信され、受信さ
れるデータがデータの送信状態又は送信メモリ状態にか
かわらず直接受信メモリをアクセスして受信されるの
で、送受信データが両方向から直接メモリに接近して、
送受信データが同時に処理される。そして、かかるリア
ルタイムデュアルディレクトメモリアクセスのため、当
該ネットワークインターフェースモジュールでは、送信
及び受信データのためのメモリ及びメモリ制御器を別個
に用いている。
トメモリアクセス（Real Time DualDirect Memory Acce
ss ）を略述すると、送受信データの伝送時、送信され
るデータがデータの受信状態又は受信メモリ状態にかか
わらず直接送信メモリをアクセスして送信され、受信さ
れるデータがデータの送信状態又は送信メモリ状態にか
かわらず直接受信メモリをアクセスして受信されるの
で、送受信データが両方向から直接メモリに接近して、
送受信データが同時に処理される。そして、かかるリア
ルタイムデュアルディレクトメモリアクセスのため、当
該ネットワークインターフェースモジュールでは、送信
及び受信データのためのメモリ及びメモリ制御器を別個
に用いている。
【００１５】図２は本発明のネットワークインターフェ
ースモジュールの構成を示すブロック図で、システムバ
スを介するデータ送受信を制御するマイクロプロセッサ
５と、外部にデータを伝送するための伝送デバイス部６
と、外部から伝送されるデータを受け取るための受信デ
バイス部７とから構成される。
ースモジュールの構成を示すブロック図で、システムバ
スを介するデータ送受信を制御するマイクロプロセッサ
５と、外部にデータを伝送するための伝送デバイス部６
と、外部から伝送されるデータを受け取るための受信デ
バイス部７とから構成される。
【００１６】前記マイクロプロセッサ５は、外部に伝送
すべきメモリアクセスタイムを制御するための伝送メモ
リアクセス制御装置（伝送メモリアクセス制御器）５１
と、外部から伝送されたデータのメモリアクセスタイム
を制御するための受信メモリアクセス制御装置（受信メ
モリアクセス制御器）５２と、二つのメモリアクセス制
御装置を制御する中央処理装置１とからなる。
すべきメモリアクセスタイムを制御するための伝送メモ
リアクセス制御装置（伝送メモリアクセス制御器）５１
と、外部から伝送されたデータのメモリアクセスタイム
を制御するための受信メモリアクセス制御装置（受信メ
モリアクセス制御器）５２と、二つのメモリアクセス制
御装置を制御する中央処理装置１とからなる。
【００１７】前記伝送デバイス部６は、内部メモリ（図
示せず）から外部に伝送すべきデータを受け取って待機
させる伝送ＦＩＦＯ６１と、外部に伝送すべきデータの
情報伝送のための伝送部メールボックス６２と、伝送Ｆ
ＩＦＯ６１から外部に伝送すべきデータを受け取って出
力部６４に伝送する伝送パケット（Packet）メモリ６３
と、伝送パケットメモリ６３から出力されたデータを受
け取って外部に出力する出力部６４とからなる。
示せず）から外部に伝送すべきデータを受け取って待機
させる伝送ＦＩＦＯ６１と、外部に伝送すべきデータの
情報伝送のための伝送部メールボックス６２と、伝送Ｆ
ＩＦＯ６１から外部に伝送すべきデータを受け取って出
力部６４に伝送する伝送パケット（Packet）メモリ６３
と、伝送パケットメモリ６３から出力されたデータを受
け取って外部に出力する出力部６４とからなる。
【００１８】前記伝送パケットメモリ６３は伝送ＦＩＦ
Ｏ６１の出力端と出力部６４の入力端とに接続され、出
力部６４は伝送パケットメモリ６３の出力端とマイクロ
プロセッサ５の内部の伝送メモリアクセス制御装置５１
の出力端とに同時に接続され、伝送部メールボックス６
２は伝送ＦＩＦＯ６１の出力端とマイクロプロセッサ５
の内部の伝送メモリアクセス制御装置５１の入力端との
間に接続される。
Ｏ６１の出力端と出力部６４の入力端とに接続され、出
力部６４は伝送パケットメモリ６３の出力端とマイクロ
プロセッサ５の内部の伝送メモリアクセス制御装置５１
の出力端とに同時に接続され、伝送部メールボックス６
２は伝送ＦＩＦＯ６１の出力端とマイクロプロセッサ５
の内部の伝送メモリアクセス制御装置５１の入力端との
間に接続される。
【００１９】前記受信デバイス部７は、外部から入力さ
れるデータを受け取って受信パケットメモリ７３に伝送
する入力部７４と、入力部７４から伝送されるデータを
受け取って受信ＦＩＦＯ７２に伝送する受信パケットメ
モリ７３と、受信パケットメモリ７３からデータを受け
取って内部メモリ（図示せず）に貯蔵するためデータを
待機させる受信ＦＩＦＯ７２と、外部から受け取ったデ
ータの情報伝送のための受信部メールボックス７１とか
らなる。
れるデータを受け取って受信パケットメモリ７３に伝送
する入力部７４と、入力部７４から伝送されるデータを
受け取って受信ＦＩＦＯ７２に伝送する受信パケットメ
モリ７３と、受信パケットメモリ７３からデータを受け
取って内部メモリ（図示せず）に貯蔵するためデータを
待機させる受信ＦＩＦＯ７２と、外部から受け取ったデ
ータの情報伝送のための受信部メールボックス７１とか
らなる。
【００２０】前記入力部７４は受信パケットメモリ７３
の入力端とマイクロプロセッサ５の内部の受信メモリア
クセス制御装置５２の入力端とに同時に接続され、受信
パケットメモリ７３は入力部７４の出力端と受信ＦＩＦ
Ｏ７２の入力端とに接続され、受信ＦＩＦＯ７２は受信
パケットメモリ７３の出力端と受信部メールボックス７
１とに同時に接続され、受信部メールボックス７１は受
信ＦＩＦＯ７２とマイクロプロセッサ５の内部の受信メ
モリアクセス制御装置５２の出力端とに同時に接続され
る。
の入力端とマイクロプロセッサ５の内部の受信メモリア
クセス制御装置５２の入力端とに同時に接続され、受信
パケットメモリ７３は入力部７４の出力端と受信ＦＩＦ
Ｏ７２の入力端とに接続され、受信ＦＩＦＯ７２は受信
パケットメモリ７３の出力端と受信部メールボックス７
１とに同時に接続され、受信部メールボックス７１は受
信ＦＩＦＯ７２とマイクロプロセッサ５の内部の受信メ
モリアクセス制御装置５２の出力端とに同時に接続され
る。
【００２１】前記構成において、伝送デバイス部６の動
作は、内部メモリ（図示せず）に貯蔵されたデータを外
部デバイスに伝送するため伝送ＦＩＦＯ６１に待機させ
ると、外部デバイスに伝送すべきデータに対する情報、
例えばデータの大きさとデータを貯蔵すべきメモリアド
レス又はデータを読んできたメモリアドレス等のデータ
が伝送部メールボックス６２を介してマイクロプロセッ
サ５に入力される。
作は、内部メモリ（図示せず）に貯蔵されたデータを外
部デバイスに伝送するため伝送ＦＩＦＯ６１に待機させ
ると、外部デバイスに伝送すべきデータに対する情報、
例えばデータの大きさとデータを貯蔵すべきメモリアド
レス又はデータを読んできたメモリアドレス等のデータ
が伝送部メールボックス６２を介してマイクロプロセッ
サ５に入力される。
【００２２】そして、マイクロプロセッサ５は伝送部メ
ールボックス６２から伝送された、外部デバイスに伝送
すべきデータに対する情報を出力部６４に知らせ、伝送
パケットメモリ６３は伝送ＦＩＦＯ６１からデータを受
け取って出力部６４に伝送し、出力部６４では伝送パケ
ットメモリ６３から伝送されたデータを受け取って図示
しなかった外部デバイスに出力する。
ールボックス６２から伝送された、外部デバイスに伝送
すべきデータに対する情報を出力部６４に知らせ、伝送
パケットメモリ６３は伝送ＦＩＦＯ６１からデータを受
け取って出力部６４に伝送し、出力部６４では伝送パケ
ットメモリ６３から伝送されたデータを受け取って図示
しなかった外部デバイスに出力する。
【００２３】前記構成において、受信デバイス部７の動
作は、入力部７４に図示しなかった外部デバイスから伝
送されたデータが入力されると、入力部７４では外部デ
バイスから伝送されたデータを受信パケットメモリ７３
に伝送し、そして入力部７４で外部から伝送されたデー
タに対する情報をマイクロプロセッサ５に知らせると、
マイクロプロセッサ５で受け取った、外部デバイスから
伝送されたデータに対する情報を受信部メールボックス
７１を介して受信ＦＩＦＯ７２に知らせる。
作は、入力部７４に図示しなかった外部デバイスから伝
送されたデータが入力されると、入力部７４では外部デ
バイスから伝送されたデータを受信パケットメモリ７３
に伝送し、そして入力部７４で外部から伝送されたデー
タに対する情報をマイクロプロセッサ５に知らせると、
マイクロプロセッサ５で受け取った、外部デバイスから
伝送されたデータに対する情報を受信部メールボックス
７１を介して受信ＦＩＦＯ７２に知らせる。
【００２４】以後、受信ＦＩＦＯ７２では受信パケット
メモリ７３からデータを伝送受けて内部メモリ（図示せ
ず）に貯蔵する。
メモリ７３からデータを伝送受けて内部メモリ（図示せ
ず）に貯蔵する。
【００２５】前記メールボックスを介して伝送されるデ
ータはマイクロプロセッサ５の内部のメモリアクセス制
御装置５１，５２に存在するアドレスレジスタとバイト
カウント（byte count）レジスタを介して伝送される。
ータはマイクロプロセッサ５の内部のメモリアクセス制
御装置５１，５２に存在するアドレスレジスタとバイト
カウント（byte count）レジスタを介して伝送される。
【００２６】前記伝送デバイス部６と受信デバイス部７
は各々のバスをもって個別的に動作を遂行することによ
り、二つのデバイスの動作が同時に遂行できる。
は各々のバスをもって個別的に動作を遂行することによ
り、二つのデバイスの動作が同時に遂行できる。
【００２７】
【発明の効果】以上説明したように、本発明は、データ
の伝送のためのデバイス部とデータの受信のためのデバ
イス部を別々に設け、二つのシステムバスを使用し、各
デバイス制御装置により二つのデバイスがそれぞれ個別
的に動作するようにしたことにより、リアルタイムデュ
アルディレクトメモリアクセスによる両方向への実時間
データ伝送が可能になる。
の伝送のためのデバイス部とデータの受信のためのデバ
イス部を別々に設け、二つのシステムバスを使用し、各
デバイス制御装置により二つのデバイスがそれぞれ個別
的に動作するようにしたことにより、リアルタイムデュ
アルディレクトメモリアクセスによる両方向への実時間
データ伝送が可能になる。
【図１】従来のネットワークインターフェースモジュー
ルの構成を示すブロック図である。
ルの構成を示すブロック図である。
【図２】本発明のネットワークインターフェースモジュ
ールの構成を示すブロック図である。
ールの構成を示すブロック図である。
１ 中央処理装置 ２ メモリアクセス制御装置 ３ メモリ ４ 入／出力デバイス ５ マイクロプロセッサ ６ 伝送デバイス部 ７ 受信デバイス部 ５１ 伝送メモリアクセス制御装置 ５２ 受信メモリアクセス制御装置 ６１ 伝送ＦＩＦＯ ６２ 伝送部メールボックス ６３ 伝送パケットメモリ ６４ 出力部 ７１ 受信部メールボックス ７２ 受信ＦＩＦＯ ７３ 受信パケットメモリ ７４ 入力部
Claims (3)
- 【請求項１】 一つの中央処理装置と二つのメモリアク
セス制御器とから構成され、システムバスを介するデー
タ伝送を制御するマイクロプロセッサと、内部メモリに
貯蔵されたデータを外部に伝送するための伝送デバイス
部と、外部から伝送されるデータを受け取るための受信
デバイス部から構成されることを特徴とするネットワー
クインターフェースモジュール。 - 【請求項２】 前記伝送デバイス部は、内部メモリから
外部に伝送すべきデータを受け取って待機させる伝送Ｆ
ＩＦＯ（First-In First-Out）と、前記伝送ＦＩＦＯと
マイクロプロセッサ内の伝送メモリアクセス制御器とに
接続され、外部に伝送すべきデータの情報を伝送ＦＩＦ
Ｏからマイクロプロセッサ内の伝送メモリアクセス制御
器に伝送する伝送部メールボックスと、前記伝送ＦＩＦ
Ｏに接続され、伝送ＦＩＦＯから外部に伝送すべきデー
タを受け取って出力部に伝送する伝送パケットメモリ
と、前記伝送パケットメモリとマイクロプロセッサ内の
伝送メモリアクセス制御器とに接続され、前記伝送パケ
ットメモリから出力されたデータを受け取って外部に出
力する出力部とからなることを特徴とする請求項１記載
のネットワークインターフェースモジュール。 - 【請求項３】 前記受信デバイス部は、外部から入力さ
れるデータを受け取って、受信データを受信パケットメ
モリに伝送する一方、受信データに関する情報をマイク
ロプロセッサ内の受信メモリアクセス制御器に伝送する
入力部と、前記入力部に接続され、前記入力部から伝送
されるデータを受け取って受信ＦＩＦＯに伝送する受信
パケットメモリと、前記受信パケットメモリと受信部メ
ールボックスとに接続され、前記受信パケットメモリか
らデータを受け取って内部メモリに貯蔵するためデータ
を待機させる受信ＦＩＦＯと、前記受信ＦＩＦＯとマイ
クロプロセッサ内の受信メモリアクセス制御器とに接続
され、外部から受け取ったデータの情報を伝送するため
の受信部メールボックスとからなることを特徴とする請
求項１記載のネットワークインターフェースモジュー
ル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-48276 | 1996-10-25 | ||
| KR1019960048276A KR100227312B1 (ko) | 1996-10-25 | 1996-10-25 | 망 인터페이스 모듈 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207801A true JPH10207801A (ja) | 1998-08-07 |
Family
ID=19478915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9279234A Pending JPH10207801A (ja) | 1996-10-25 | 1997-10-13 | ネットワークインターフェースモジュール |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10207801A (ja) |
| KR (1) | KR100227312B1 (ja) |
-
1996
- 1996-10-25 KR KR1019960048276A patent/KR100227312B1/ko not_active IP Right Cessation
-
1997
- 1997-10-13 JP JP9279234A patent/JPH10207801A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980029037A (ko) | 1998-07-15 |
| KR100227312B1 (ko) | 1999-11-01 |
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