KR0183346B1 - 비아이에스디엔 정합 장치에서 디엠에이 제어 장치 - Google Patents

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Abstract

본 발명은 BISDN(Broadband Integrated Services Digital Network : 광대역 종합 정보 통신망)에서 비 BISDN용 장치를 BISDN에 접속시키는 BISDN 정합 장치에 관한 것으로, 특히 BISDN 정합 장치의 데이타 전송 속도 향상을 위한 BISDN 정합 장치에서 DMA(Direct Memory Access) 제어 장치에 관한 것이다.
본 발명의 목적은 패킷 데이타의 DMA 전송이 있을시 각종 어드레스, 데이타 버스들을 DMA 전송을 하는 버스와 DMA 전송을 하지 않는 버스로 구분하도록 하면서 DMA 전송이 없을 시에는 하나의 버스를 공유하도록 하는 장치를 제공하여 패킷 데이타를 DMA로 전송하는 동안에도 다른 회로들의 일반 액세스 동작들이 가능하도록 하는 것이다.
이에 따라, 패킷 데이타의 전송중에도 마이크로 프로세서가 정지됨이 없이 다른 동작을 수행할 수 있음으로 인해 BISDN을 통한 비 BISDN 단말로의 데이타 전송이 고속으로 이루어질 수 있게 되어 BISDN을 효율적으로 사용할 수 있게 된다.

Description

BISDN 정합 장치에서 DMA 제어 장치
본 발명은 BISDN(Broadband Integrated Services Digital Network : 광대역 종합 정보 통신망)에서 비 BISDN용 장치를 BISDN에 접속시키는 BISDN 정합 장치에 관한 것으로, 특히 BISDN 정합 장치의 데이타 전송 속도 향상을 위한 BISDN 정합 장치에서 DMA(Direct Memory Access) 제어 장치에 관한 것이다.
일반적으로 BISDN의 구성은 도 1과 같다.
즉, BISDN은 기본적으로 사용자 장치와 공중 BISDN(3)으로 구분되는데, 사용자 장치는 단말 장치와 사용자망을 포함한다. 이때, 사용자망은 광대역 종합 서비스 사설 교환기이거나 사설 BISDN(2)이다.
그리고, 단말 장치와 사용자망을 접속하는 기준점을 SB라하고, 사용자망과 공중망을 접속하는 기준점을 TB라 한다.
여기서, 상기 단말 장치에는 BISDN용 장치(1)와 비 BISDN용 장치(4)가 있는데, BISDN용 장치(1)는 BISDN 통신 방식을 만족하는 장치이고, 비 BISDN용 장치(4)는 BISDN이 나타나기 이전에 사용되어 왔던 기존의 통신 방식을 가지는 장치들이다.
이와 같이, BISDN과 통신 방식이 다른 비 BISDN용 장치(4)를 BISDN에 접속시키기 위해서는 BISDN 정합 장치(5)가 필요하다.
즉, BISDN 정합 장치(5)는 비 BISDN용 장치(4)들을 BISDN에 접속시키기 위해 개발된 장치인 것이다.
이때, 비 BISDN용 장치(4)와 BISDN 정합 장치(5)를 접속하는 기준점은 R이고, BISDN 정합 장치(5)를 사설 BISDN(2)에 접속시키는 기준점은 상기에서 설명한 바와 같이 SB이다.
이러한 BISDN 정합 장치(5)에서는 비 BISDN용 장치(4)에서 보내오는 신호들을 BISDN 통신 방식에 맞게 변환시켜 주고, BISDN에서 보내오는 신호들을 각 비 BISDN용 장치(4)의 통신 방식에 맞게 변환시켜 주는 역할을 한다.
이에 도 2를 참조하여 BISDN 정합 장치의 구성을 설명하면 다음과 같다.
그 구성은 마이크로 프로세서(10)와, 메모리부(20)와, 장치 제어 회로부(30)와, 주변 회로부(40)와, DMA 제어부(50)와, LAN(Local Area Network) 인터페이스부(60)와, 프레임 릴레이 인터페이스부(70)와, ATM(Asynchronous Transfer Mode : 비동기 전송 방식) 및 AAL(ATM Adaption Layer : ATM 적응 계층) 계층부(80)와, 물리 계층부(90)와, 패킷 메모리부(100)와, 제어 메모리부(110)를 포함한다. 이때, 상기 각 인터페이스부(60,70)는 연결된 비 BISDN용 장치의 종류에 따라 다르다. 즉, 여기에서는 비 BISDN용 장치를 LAN과 프레임 릴레이로 예를 들었다.
상기 마이크로 프로세서(10)는 BISDN 정합 장치의 전체 동작을 제어하고, 메모리부(20)는 상기 마이크로 프로세서(10)의 동작에 따른 데이타를 저장하며, 장치 제어 회로부(30)는 디바이스 셀렉트(Device Select) 등의 조정 회로로 구성되고, 주변 회로부(40)는 시리얼 입출력 포트와 타이머 등으로 구성된다.
상기 DMA 제어부(50)는 BISDN 정합 장치 내에서 공유되는 메모리의 직접 액세스에 대한 우선 순위를 결정하여 충돌이 발생하지 않도록 제어하고, LAN 인터페이스부(60)는 LAN과 R 기준점을 통해 연결되어 데이타를 인터페이스하며, 프레임 릴레이 인터페이스부(70)는 프레임 릴레이와 R 기준점을 통해 연결되어 데이타를 인터페이스하고, ATM 및 AAL 계층부(80)는 상기 각 인터페이스부(60)(70)를 통해 입력되는 사용자 정보를 BISDN에 적합하도록 AAL 처리 및 ATM 처리하여 ATM 셀로 만들어 다중화시키면서 BISDN을 통해 들어온 ATM 셀을 역다중화시켜 패킷 데이타로 변환시킨다.
상기 물리 계층부(90)는 상기 ATM 및 AAL 계층부(80)에서 생성된 ATM 셀을 BISDN과의 기준점인 SB로 접속시켜 주면서 BISDN을 통해 들어온 ATM 셀을 ATM 및 AAL 계층부(80)로 전해주고, 패킷 메모리부(100)는 상기 각 인터페이스부(60)(70)와 ATM 및 AAL 계층부(80)에서 생성되는 패킷 데이타를 저장하면서 요구에 따라 출력하며, 제어 메모리부(110)는 상기 ATM 및 AAL 계층부(100)에서 역다중화 되어 들어온 BISDN으로부터의 ATM 셀에 대한 각종 정보, 즉 ATM 헤더와 AAL 형태와 패킷 사이즈 등을 저장한다.
이에 따른 BISDN 정합 장치의 동작을 DMA 제어부(50)에 관련된 동작에 한정하여 설명한다.
우선, BISDN으로부터 받은 ATM 셀을 기준점 R로 전해주는 동작을 설명한다.
BISDN과 연결되도록 물리 계층 인터페이스를 제공하는 물리 계층부(90)에서 받은 ATM 셀은 ATM 및 AAL 계층부(80)에서 ATM 계층과 AAL3/4, AAL5 형식의 셀 데이타로 역변환시켜 셀에 관련된 정보, 즉 ATM 헤더와 AAL 형태와 패킷 사이즈 등의 정보를 제어 메모리부(110)에 저장시킨다.
그리고, 나머지 패킷 데이타는 DMA 제어부(50)로부터 DMA 허가를 받은 후, 패킷 메모리부(100)에 저장한다.
이때, DMA 제어부(50)에서는 현재 패킷 메모리부(100)를 사용하고자 하는 다른 회로가 있을 경우, 그 회로에 먼저 우선 순위를 주고 다른 회로들의 동작은 정지시킨 후, 해당 회로의 동작이 끝나면 이어 다음 순위에 있는 회로로 우선 순위를 주는 것으로, ATM 및 AAL 계층부(80)도 이에 따라 허가 신호를 받은 후 패킷 메모리부(100)로 패킷 데이타를 저장하게 된다.
한편, 마이크로 프로세서(10)에서는 상기 패킷 데이타의 저장이 완료되면 제어 메모리부(110)에 저장된 데이타를 분석하여 현재 패킷 메모리부(100)에 저장된 패킷 데이타가 LAN 데이타인지 프레임 릴레이 데이타인지를 파악한 후, 해당하는 인터페이스부(60)(70)로 패킷 데이타를 읽어오도록 하는 제어신호를 보낸다.
이에, 마이크로 프로세서(10)로부터 제어신호를 받은 인터페이스부(60)(70)는 DMA 제어부(50)로부터 DMA 허가를 받은 후, 패킷 메모리부(100)를 액세스하여 데이타를 읽어온 뒤 해당하는 형식, 즉 LAN 또는 프레임 릴레이 데이타로 변환시켜 R 기준점으로 전송한다.
이와 같이 하여, BISDN으로부터 수신된 데이타의 R 기준점으로의 전송이 완료된다.
반대로, R 기준점에서 BISDN으로의 전송은 상기 동작과 반대 방향으로 이루어지게 된다.
전술된 바와 같이 종래 BISDN 정합 장치는 패킷 데이타를 DMA로 전송하는 동안 마이크로 프로세서 및 다른 회로들의 동작은 정지된다.
이는 BISDN 정합 장치 내의 각 회로들 사이의 정보 교환이 하나의 버스를 통해 이루어지고, 또한 하나의 DMA 제어 신호 라인을 공유하고 있기 때문에 DMA에 의한 전송이 발생할 경우에는 우선 순위에 있는 회로만이 동작할 수 있게 되는 것이다.
이에 BISDN 정합 장치의 데이타 전송 속도가 느려지게 되어 BISDN 적용에 있어 효율적이지 못한 문제점이 있게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 패킷 데이타의 DMA 전송이 있을시 각종 어드레스, 데이타 버스들을 DMA 전송을 하는 버스와 DMA 전송을 하지 않는 버스로 구분하도록 하면서 DMA 전송이 없을 시에는 하나의 버스를 공유하도록 하는 장치를 제공하여 패킷 데이타를 DMA로 전송하는 동안에도 다른 회로들의 일반 액세스 동작들이 가능하도록 함을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명 BISDN 정합 장치에서 DMA 제어 장치는, BISDN 정합 장치에서 공유되는 패킷 메모리부로의 패킷 데이타 전송에 대해 우선 순위를 주어 충돌이 발생하지 않도록 하면서 DMA 전송이 가능하도록 제어하는 DMA 제어 장치에 있어서, 마이크로 프로세서와, 비 BISDN용 단말 인터페이스부와, ATM 및 AAL 계층부로부터 DMA 요구 신호를 입력하여 이에 대한 우선 순위를 결정하고 이에 따라 DMA 허가 신호를 발생하는 우선 순위 결정 회로부와; 상기 우선 순위 결정 회로부로부터 우선 순위가 결정된 회로로 허가 신호가 출력됨과 동시에 해당 요구 종류에 따른 칩 셀렉트 및 읽기/기록 신호를 상기 패킷 메모리부로 발생하는 DMA용 버스 및 패킷 메모리 제어 회로부와; 마이크로 프로세서로부터의 패킷 메모리부 사용을 위한 칩 셀렉트 신호를 입력하여 이를 DMA 요구 신호로 변환시켜 상기 우선 순위 결정 회로부로 출력하면서 마이크로 프로세서로부터의 각종 제어 신호를 인터페이스하는 마이크로 프로세서 인터페이스부와; 상기 우선 순위 결정 회로부로부터 현재 우선 순위에 대한 정보를 입력하여 저장하고 있다가 상기 마이크로 프로세서 인터페이스부를 통한 마이크로 프로세서의 요구에 따라 마이크로 프로세서로 상기 정보를 전해주는 상태 레지스터와; 상기 마이크로 프로세서 인터페이스부로부터 패킷 메모리부 사용에 대한 칩 셀렉트 신호가 입력되면 인네이블되어 마이크로 프로세서에서 패킷 메모리부로의 각종 어드레스, 데이타 버스가 연결되도록 하면서 비 BISDN용 단말 인터페이스부와 ATM 및 AAL 계층부에 의한 패킷 메모리부로의 DMA 전송시에는 디저블되어 마이크로 프로세서로부터 패킷 메모리부로의 버스 연결을 차단함에 따라 버스를 분리시켜 각 회로에 의한 DMA 전송중에도 분리된 버스를 통해 각 회로의 동작 상태에 대한 마이크로 프로세서의 액세스가 가능하도록 하는 버스 조정용 버퍼를 포함하는 것을 특징으로 한다.
도 1은 일반적인 BISDN의 구성도,
도 2는 종래 BISDN 정합 장치의 구성도,
도 3은 본 발명에 따른 BISDN 정합 장치의 구성도,
도 4는 본 발명 BISDN 정합 장치에서 DMA 제어 장치의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : BISDN용 장치 2 : 사설 BISDN
3 : 공중 BISDN 4 : 비 BISDN용 장치
5 : BISDN 정합 장치 10 : 마이크로 프로세서
20 : 메모리부 30 : 장치 제어 회로부
40 : 주변 회로부 50,120 : DMA 제어부
60 : LAN 인터페이스부 70 : 프레임 릴레이 인터페이스부
80 : ATM 및 AAL 계층부 90 : 물리 계층부
100 : 패킷 메모리부 110 : 제어 메모리부
121 : 우선 순위 결정 회로부
122 : DMA용 버스 및 패킷 메모리 제어 회로부
123 : 마이크로 프로세서 인터페이스부
124 : 상태 레지스터
125 : 버스 조정용 버퍼
이하, 본 발명의 일실시예를 첨부 도면을 참조로 하여 좀 더 상세히 설명한다.
도 3은 본 발명에 따른 BISDN 정합 장치의 구성도이고, 도 4는 본 발명 BISDN 정합 장치에서 DMA 제어 장치의 구성도이다.
도 3에 따르면 본 발명 DMA 제어 장치는 DMA 제어부(120)이다.
여기서, DMA 제어부(120)는 마이크로 프로세서(10)가 패킷 메모리부(100)를 DMA 요구할 때와 LAN 인터페이스부(60)와 프레임 릴레이 인터페이스부(70)와 ATM 및 AAL 계층부(80)가 패킷 메모리부(100)를 DMA 요구할 때 사용하는 각종 어드레스, 데이타, 제어 버스들을 분리하면서 우선 순위를 결정한다.
즉, 마이크로 프로세서(10)가 패킷 메모리부(100)를 DMA 요구할 때에는 DMA 제어부(120)를 통해 마이크로 프로세서(10)에서부터 패킷 메모리부(100)로 버스가 연결되도록 하고, LAN 인터페이스부(60) 또는 프레임 릴레이 인터페이스부(70) 또는 ATM 및 AAL 계층부(80) 중 하나가 패킷 메모리부(100)를 DMA 요구할 때에는 DMA 제어부(120)에서 마이크로 프로세서(10)와 패킷 메모리부(100) 사이의 버스 연결을 차단하여 각 회로(60)(70)(80)가 패킷 메모리부(100)로 패킷 데이타를 전송하고 있을 때에도 DMA 제어부(120)를 통하지 않고 각 회로(60∼80)쪽으로 연결된 버스를 통해 마이크로 프로세서(10)에서 각 회로의 동작 상태를 액세스할 수 있도록 하는 것이다.
이에 도 4에 도시된 본 발명 DMA 제어 장치의 구성을 설명하면 다음과 같다.
그 구성은 우선 순위 결정 회로부(121)와, DMA용 버스 제어 및 패킷 메모리 제어 회로부(122)와, 마이크로 프로세서 인터페이스부(123)와, 상태 레지스터(124)와, 버스 조정용 버퍼(125)를 포함한다.
상기 우선 순위 결정 회로부(121)는 마이크로 프로세서(10)와, LAN 인터페이스부(60)와, 프레임 릴레이 인터페이스부(70)와, ATM 및 AAL 계층부(80)로부터 DMA 요구 신호를 입력하여 이에 대한 우선 순위를 결정하고 이에 따라 DMA 허가 신호를 발생한다. 이때의 허가 신호에 의해 각 회로들은 버스를 독점하여 패킷 메모리부(100)를 직접 액세스할 수 있게 된다.
상기 DMA용 버스 및 패킷 메모리 제어 회로부(122)는 상기 우선 순위 결정 회로부(121)로부터 우선 순위가 결정된 회로로 허가 신호가 출력됨과 동시에 해당 요구 종류에 따른 칩 셀렉트 및 읽기/기록 신호를 상기 패킷 메모리부(100)로 발생하여 패킷 메모리부(100)가 대기하도록 한다.
상기 마이크로 프로세서 인터페이스부(123)는 마이크로 프로세서(10)로부터의 패킷 메모리부(100) 사용을 위한 칩 셀렉트 신호를 입력하여 이를 DMA 요구 신호로 변환시켜 상기 우선 순위 결정 회로부(121)로 출력하면서 마이크로 프로세서(10)로부터의 각종 제어 신호를 인터페이스한다. 이는 마이크로 프로세서(10)에서 직접 DMA 요구 신호를 발생하지 못하기 때문에 필요한 중간 회로이다.
상기 상태 레지스터(124)는 상기 우선 순위 결정 회로부(121)로부터 현재 우선 순위에 대한 정보를 입력하여 저장하고 있다가 상기 마이크로 프로세서 인터페이스부(123)를 통한 마이크로 프로세서(10)의 요구에 따라 마이크로 프로세서(10)로 상기 정보를 전해준다.
상기 버스 조정용 버퍼(125)는 상기 마이크로 프로세서 인터페이스부(123)로부터 패킷 메모리부(100) 사용에 대한 칩 셀렉트 신호가 입력되면 인네이블되어 마이크로 프로세서(10)에서 패킷 메모리부(100)로의 각종 어드레스, 데이타 버스가 연결되도록 하면서 LAN 인터페이스부(60)와 프레임 릴레이 인터페이스부(70)와 ATM 및 AAL 계층부(80)에 의한 패킷 메모리부(100)로의 DMA 전송시에는 디저블되어 마이크로 프로세서(10)로부터 패킷 메모리부(100)로의 버스 연결을 차단함에 따라 버스를 분리시켜 각 회로(60)(70)(80)에 의한 DMA 전송중에도 분리된 버스를 통해 각 회로(60∼80)의 동작 상태에 대한 마이크로 프로세서(10)의 액세스가 가능하도록 한다.
상기와 같은 구성으로 이루어진 본 발명의 동작을 도 3과 같이 하여 설명하면 다음과 같다.
이때의 동작은 BISDN으로부터 기준점 R로의 데이타 전송에 대해 설명한다.
ATM 및 AAL 계층부(80)에서 역변환된 패킷 데이타를 해당하는 인터페이스부로 전송하기 위해서는 패킷 메모리부(100)에 우선 저장해야 한다.
이를 위해서는 DMA 제어부(120)의 우선 순위 결정 회로부(121)로 DMA 요구 신호를 보내어 순위를 결정 받아야 한다.
그런데, 이때 LAN 인터페이스부(60)나 프레임 릴레이 인터페이스부(70)나 마이크로 프로세서(10)가 패킷 메모리부(100)를 사용하고 있지 않는 경우나 동시에 다른 회로들에서 요구가 있을 경우와 같이 패킷 메모리부(100) 사용에 대해 ATM 및 AAL 계층부(80)가 가장 우선 순위에 있게 되면 우선 순위 결정 회로부(121)에서는 ATM 및 AAL 계층부(80)로 DMA 허가 신호를 보내게 된다.
이와 동시에 DMA용 버스 및 패킷 메모리 제어 회로부(122)에서는 패킷 메모리부(100)로 기록 신호를 보내어 패킷 메모리부(100)에서 데이타 입력 준비를 하도록 하면서 버스 조정용 버퍼(125)를 디저블시켜 마이크로 프로세서(10)와 패킷 메모리부(100)와의 버스 연결을 분리한다.
이에 ATM 및 AAL 계층부(80)에서 패킷 데이타를 패킷 메모리부(100)로 보내게 되면 패킷 메모리부(100)에서 이를 저장하게 된다.
상기와 같은 동작 진행 중에 마이크로 프로세서(10)는 DMA 제어부(120)의 마이크로 프로세서 인터페이스부(123)를 통해 상태 레지스터(124)로의 정보 요구 신호를 보내어 우선 순위 결정 회로부(121)에서 결정된 우선 순위에 대한 정보를 디저블된 버스 조정용 버퍼(125)에 의해 분리된 어드레스, 데이타 버스를 통해 읽어온다.
이렇게 읽어들인 정보가 상기와 같이 ATM 및 AAL 계층부(80)가 현재 패킷 메모리부(100) 사용에 대해 우선 순위에 있음을 알리는 정보이면 ATM 및 AAL 계층부(80)로부터 제어 메모리부(110)에 저장된 ATM 셀 관련 정보를 검색하여 현재 패킷 메모리부(100)에 저장되는 데이타가 LAN 데이타인지 프레임 릴레이 데이타인지를 확인한다.
이때, 패킷 메모리부(100)에 저장된 데이타가 LAN 데이타로 확인되면 마이크로 프로세서(10)에서는 DMA 제어부(120)의 버스 조정용 버퍼(125)에 의해 분리된 버스를 통해 LAN 인터페이스부(60)로 패킷 메모리부(100)에 저장된 데이타를 읽어오도록 하는 신호를 보낸다.
이에, LAN 인터페이스부(60)에서 DMA 제어부(120)의 우선 순위 결정 회로부(121)로 DMA 요구 신호를 보내어 허가 신호가 떨어질 때까지 대기하게 된다.
즉, 상기와 같이 ATM 및 AAL 계층부(80)에서 패킷 메모리부(100)로의 패킷 데이타 전송이 완료되면 이어 LAN 인터페이스부(60)로 DMA 허가 신호가 보내져 LAN 인터페이스부(60)에서 패킷 메모리부(100)에 저장된 패킷 데이타를 읽어오게 된다.
이때, 우선 순위 결정 회로부(121)에서 LAN 인터페이스부(60)로 패킷 메모리부(100)로의 데이타 읽기 허가 신호가 발생함과 동시에 DMA용 버스 및 패킷 메모리 제어 회로부(122)에서 패킷 메모리부(100)로 읽기 신호를 보내어 패킷 메모리부(100)가 대기 상태에 있도록 한다.
이에 LAN 인터페이스부(60)에서 패킷 메모리부(100)에 저장된 패킷 데이타를 읽어오게 된다.
한편, 현재 패킷 메모리부(100)를 사용하고 있는 회로가 없을 시에는 버스 조정용 버퍼(125)가 인네이블되어 마이크로 프로세서(10)와 패킷 메모리부(100) 사이의 어드레스, 데이타 버스가 연결된다. 이에 마이크로 프로세서(10)에서 DMA 제어부(120)의 상태 레지스터(124)를 검색한 결과에 따라 마이크로 프로세서(10)의 패킷 메모리부(100) 액세스가 가능하게 된다.
이와 같이, LAN 인터페이스부(60)와 프레임 릴레이 인터페이스부(70)와 ATM 및 AAL 계층부(80)에서 패킷 메모리부(100)를 사용하고 있을 때에는 DMA 제어부(120)의 버스 조정용 버퍼(125)에 의해 마이크로 프로세서(10)로부터 패킷 메모리부(100)로 이어지는 버스가 차단되어, 다른 회로들에 의한 DMA 전송시 마이크로 프로세서(10)의 다른 회로들의 액세스 동작이 가능하게 됨으로써 하나의 버스를 공유함에 따라 한 회로의 동작으로 다른 회로들의 동작이 정지되어야 했던 종래 문제점이 해결된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 패킷 데이타의 전송중에도 마이크로 프로세서가 정지됨이 없이 다른 동작을 수행할 수 있음으로 인해 BISDN을 통한 비 BISDN 단말로의 데이타 전송이 고속으로 이루어질 수 있게 되어 BISDN을 효율적으로 사용할 수 있게 된다.

Claims (1)

  1. BISDN 정합 장치에서 공유되는 패킷 메모리부로의 패킷 데이타 전송에 대해 우선 순위를 주어 충돌이 발생하지 않도록 하면서 DMA 전송이 가능하도록 제어하는 DMA 제어 장치에 있어서, 마이크로 프로세서와, 비 BISDN용 단말 인터페이스부와, ATM 및 AAL 계층부로부터 DMA 요구 신호를 입력하여 이에 대한 우선 순위를 결정하고 이에 따라 DMA 허가 신호를 발생하는 우선 순위 결정 회로부와; 상기 우선 순위 결정 회로부로부터 우선 순위가 결정된 회로로 허가 신호가 출력됨과 동시에 해당 요구 종류에 따른 칩 셀렉트 및 읽기/기록 신호를 상기 패킷 메모리부로 발생하는 DMA용 버스 및 패킷 메모리 제어 회로부와; 마이크로 프로세서로부터의 패킷 메모리부 사용을 위한 칩 셀렉트 신호를 입력하여 이를 DMA 요구 신호로 변환시켜 상기 우선 순위 결정 회로부로 출력하면서 마이크로 프로세서로부터의 각종 제어 신호를 인터페이스하는 마이크로 프로세서 인터페이스부와; 상기 우선 순위 결정 회로부로부터 현재 우선 순위에 대한 정보를 입력하여 저장하고 있다가 상기 마이크로 프로세서 인터페이스부를 통한 마이크로 프로세서의 요구에 따라 마이크로 프로세서로 상기 정보를 전해주는 상태 레지스터와; 상기 마이크로 프로세서 인터페이스부로부터 패킷 메모리부 사용에 대한 칩 셀렉트 신호가 입력되면 인네이블되어 마이크로 프로세서에서 패킷 메모리부로의 각종 어드레스, 데이타 버스가 연결되도록 하면서 비 BISDN용 단말 인터페이스부와 ATM 및 AAL 계층부에 의한 패킷 메모리부로의 DMA 전송시에는 디저블되어 마이크로 프로세서로부터 패킷 메모리부로의 버스 연결을 차단함에 따라 버스를 분리시켜 각 회로에 의한 DMA 전송중에도 분리된 버스를 통해 각 회로의 동작 상태에 대한 마이크로 프로세서의 액세스가 가능하도록 하는 버스 조정용 버퍼를 포함하는 것을 특징으로 하는 BISDN 정합 장치에서 DMA 제어 장치.
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