KR100227312B1 - 망 인터페이스 모듈 - Google Patents
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Abstract
본 발명은 망 인터페이스 모듈에 관한 것으로, 망에서 데이터 전송시에 한번에 한 방향으로만 데이터 전송이 가능하던 것을, 전송을 위한 디바이스부와 수신을 위한 디바이스부를 두고, 2개의 시스템 버스를 사용하여 두 디바이스부가 각각 개별적으로 동작하도록 망 인터페이스 모듈을 구성하여, 양방향성 실시간 정보 전송이 가능하도록 하였다.
Description
제1도는 종래의 망 인터페이스 모듈의 구성을 보여주는 블럭도.
제2도는 본 발명의 망 인터페이스 모듈의 구성을 보여주는 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 중앙 처리 장치 2 : DMAC
3 : 메모리 4 : 입/출력 디바이스
5 : 마이크로 프로세서 51 : 전송 DMAC
52 : 수신 DMAC 6 : 전송 디바이스부
61 : 전송 FIFO 62 : 전송 메일 박스
63 : 전송 패킷 메모리 64 : 출력부
7 : 수신 디바이스부 71 : 수신 FIFO
72 : 수신 메일 박스 73 : 수신 패킷 메모리
74 : 입력부
본 발명은 망 인터페이스 모듈(Network Interface Module)에 관한 것으로, 특히 양방향성 실시간 정보 전송을 위한 리얼 타임 듀얼 직접 기억 장치 접근(Real Time Dual Direct Memory Access : 이하 RTDD라 칭한다)을 구현한 망 인터페이스 모듈에 관한 것이다.
일반적으로 사용되는 망 인터페이스 모듈은 제1도에 도시된 바와 같이 시스템 버스를 제어하는 중앙 처리 장치(1)와, 데이터를 저장하고 있는 메모리(3)와, 외부 디바이스와의 데이터 입/출력을 위한 입/출력 디바이스(4)와, 중앙 처리 장치(1)와 입/출력 디바이스(4)간의 메모리 엑세스 타임을 제어하는 메모리 엑세스 제어 장치(Direct Memory Access Controller : 이하 DMAC라 칭한다)(2)로 구성된다.
상기 구성의 동작은 입/출력 디바이스(4)에서 DMAC(2)로 데이터 전송(외부로부터 입력된 데이터를 메모리(3)에 저장하거나 메모리(3)에 저장된 데이터를 외부로 출력)을 요구하면, DMAC(2)에서는 중앙 처리 장치(1)에 시스템 버스 사용을 요구하고, 중앙 처리 장치(1)에서 DMAC(2)에서 요구한 시스템 버스의 사용을 허가하면, DMAC(2)에서 입/출력 디바이스(4)에 데이터 전송을 허가하여 데이터 전송이 이루어진다. 이때 시스템 버스가 데이터의 외부 전송(메모리(3)에 저장된 데이터를 외부로 출력)용으로 사용중이면 수신(외부에서 입력된 데이터를 메모리(3)에 저장)을 위한 시스템 버스의 사용이 금지되고, 시스템 버스가 외부로부터 전송된 데이터의 수신(외부에서 입력된 데이터를 메모리(3)에 저장)용으로 사용중이면 전송(메모리(3)에 저장된 데이터를 외부로 출력)을 위한 시스템 버스의 사용이 금지된다.
상기와 같이 일반적으로 사용되고 있는 망 인터페이스 모듈은 하나의 시스템 버스를 사용하며, 하나의 DMAC에서 시스템 버스의 사용을 제어하여 데이터 전송을 수행함으로 인하여, 한번에 한 방향으로의 데이터 전송만이 가능하여 데이터 전송 시간이 오래 걸렸다.
본 발명은 상기와 같은 점을 개선하기 위한 것으로, 양방향에서 실시간에 데이터를 전송하는 것을 구현한 망 인터페이스 모듈을 제시함을 특징으로 한다.
즉, 전송을 위한 디바이스부와 수신을 위한 디바이스부를 따로 두고 2개의 시스템 버스를 사용하여 두 디바이스부가 각각 개별적으로 동작하도록 함으로서, 양방향으로 실시간 데이터 전송이 가능하도록 RTDD를 구현한 망 인터페이스 모듈을 구성하였다.
이하 도면을 참조하여 본 발명의 일실시예를 상세히 설명하면 아래와 같다.
제2도는 본 발명의 망 인터페이스 모듈의 구성을 보여주는 블록도로, 시스템 버스를 통한 데이터 전송을 제어하는 마이크로 프로세서(5)와, 외부로 데이터를 전송하기 위한 전송 디바이스부(6) 및, 외부로부터 전송되는 데이터를 입력받기 위한 수신 디바이스부(7)로 구성된다.
상기 마이크로 프로세서(5)는 외부로 전송할 데이터의 메모리 엑세스 타임을 제어하기 위한 전송 DMAC(51)와, 외부로부터 전송된 데이터의 메모리 엑세스 타임을 제어하기 위한 수신 DMAC(52) 및, 두개의 DMAC를 제어하는 중앙 처리 장치(1)로 이루어진다.
상기에서 전송 디바이스부(6)는 내부 메모리(도면에는 도시하지 않음)로부터 외부로 전송할 데이터를 입력받아 대기시키는 전송 FIFO(61)와, 외부로 전송할 데이터의 정보 전송을 위한 전송부 메일 박스와, 전송 FIFO(61)로부터 외부로 전송할 데이터를 입력받아 출력부(64)로 전송하는 전송 패킷 메모리(63) 및, 전송 패킷 메모리(63)에서 출력된 데이터를 입력받아 외부로 출력하는 출력부(64)로 이루어진다.
상기에서 수신 디바이스부(7)는 외부로부터 입력되는 데이터를 입력받아 수신 패킷 메모리(73)로 전송하는 입력부(74)와, 입력부(74)에서 전송되는 데이터를 입력받아 수신 FIFO(71)로 전송하는 수신 패킷 메모리(73)와, 외부로부터 입력받은 데이터의 정보 전송을 위한 수신부 메일 박스 및, 패킷 메모리로부터 데이터를 입력받아 내부 메모리(도면에는 도시하지 않음)에 저장하기 위해 데이터를 대기시키는 수신 FIFO(71)로 이루어진다.
상기 구성에서 전송 디바이스부(6)의 동작은 내부 메모리(도면에는 도시하지 않음)에 저장된 데이터를 외부 디바이스로 전송하기 위하여 전송 FIFO(61)에 대기시키면, 외부 디바이스로 전송할 데이터에 대한 정보가 전송 메일 박스(62)를 통해 마이크로 프로세서(5)에 입력되며, 마이크로 프로세서(5)에서 전송 메일 박스(62)로부터 전송받은 외부 디바이스로 전송할 데이터에 대한 정보를 출력부(64)에 알려주면, 전송 패킷 메모리(63)에서 전송 FIFO(61)로부터 데이터를 입력받아 출력부(64)로 전송하고, 출력부(64)에서는 전송 패킷 메모리(63)에서 전송된 데이터를 입력받아 외부 디바이스로 출력한다.
상기 구성에서 수신 디바이스부(7)의 동작은 입력부(74)에 외부 디바이스로부터 전송된 데이터가 입력되면, 입력부(74)에서 외부 디바이스로부터 전송된 데이터를 수신 패킷 메모리(73)로 전송하고, 외부로부터 전송된 데이터에 대한 정보를 마이크로 프로세서(5)에 알려주며, 마이크로 프로세서(5)에서 입력받은 외부 디바이스부로부터 전송된 데이터에 대한 정보를 수신 메일 박스(72)를 통해 수신 FIFO(71)에 알려주면, 수신 FIFO(71)에서 수신 패킷 메모리(73)로부터 데이터를 전송받아 내부 메모리(도면에는 도시하지 않음)에 저장한다.
참고로, 상기에서 메일 박스를 통해 전송되는 데이터 정보는 데이터의 크기와 데이터를 저장할 메모리 어드레스 또는 데이터를 읽어온 메모리 어드레스 등이며, 마이크로 프로세서(5)내에서는 DMAC에 존재하는 어드레스 레지스터와 바이트카운트 레지스터를 통해 전송된다.
상기에서 전송 디바이스부(6)와 수신 디바이스부(7)는 각각의 시스템 버스를 가지고 개별적으로 동작을 수행함으로써 두 디바이스의 동작이 동시에 수행될 수 있다.
본 발명은 상기와 같은 양방향으로의 실시간 데이터 전송을 위한 RTDD를 구현한 망 인터페이스 모듈을 구성하여 양방향으로 실시간에 데이터를 전송할 수 있도록 하였다.
Claims (3)
- 시스템 버스를 통한 데이터 전송을 제어하는 마이크로 프로세서(5)와, 외부로 데이터를 전송하기 위한 전송 디바이스부(6) 및, 외부로부터 전송되는 데이터를 입력받기 위한 수신 디바이스부(7)로 구성됨을 특징으로 하는 망 인터페이스 모듈.
- 제1항에 있어서, 전송 디바이스부(6)는 내부 메모리로부터 외부로 전송할 데이터를 입력받아 대기시키는 전송 FIFO(61)와, 외부로 전송할 데이터의 정보 전송을 위한 전송부 메일박스와, 전송 FIFO(61)로부터 외부로 전송할 데이터를 입력받아 출력부(64)로 전송하는 전송 패킷 메모리(63) 및, 전송 패킷 메모리(63)에서 출력된 데이터를 입력받아 외부로 출력하는 출력부(64)로 이루어짐을 특징으로 하는 망 인터페이스 모듈.
- 제1항에 있어서, 수신 디바이스부(7)는 외부로부터 입력되는 데이터를 입력받아 수신 패킷 메모리(73)로 전송하는 입력부(74)와, 입력부(74)에서 전송되는 데이터를 입력받아 수신 FIFO(71)로 전송하는 수신 패킷 메모리(73)와, 외부로부터 입력받은 데이터의 정보 전송을 위한 수신부 메일 박스 및, 패킷 메모리로부터 데이터를 입력받아 내부 메모리에 저장하기 위해 데이터를 대기시키는 수신 FIFO(71)로 이루어짐을 특징으로 하는 망 인터페이스 모듈.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048276A KR100227312B1 (ko) | 1996-10-25 | 1996-10-25 | 망 인터페이스 모듈 |
| JP9279234A JPH10207801A (ja) | 1996-10-25 | 1997-10-13 | ネットワークインターフェースモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048276A KR100227312B1 (ko) | 1996-10-25 | 1996-10-25 | 망 인터페이스 모듈 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980029037A KR19980029037A (ko) | 1998-07-15 |
| KR100227312B1 true KR100227312B1 (ko) | 1999-11-01 |
Family
ID=19478915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960048276A KR100227312B1 (ko) | 1996-10-25 | 1996-10-25 | 망 인터페이스 모듈 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10207801A (ko) |
| KR (1) | KR100227312B1 (ko) |
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1996
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-
1997
- 1997-10-13 JP JP9279234A patent/JPH10207801A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980029037A (ko) | 1998-07-15 |
| JPH10207801A (ja) | 1998-08-07 |
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