JP2553086B2 - 蓄積交換用処理装置のバス制御方式 - Google Patents
蓄積交換用処理装置のバス制御方式Info
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- JP2553086B2 JP2553086B2 JP62168831A JP16883187A JP2553086B2 JP 2553086 B2 JP2553086 B2 JP 2553086B2 JP 62168831 A JP62168831 A JP 62168831A JP 16883187 A JP16883187 A JP 16883187A JP 2553086 B2 JP2553086 B2 JP 2553086B2
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- dma
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- processor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、蓄積交換用処理装置のバス制御方式に関す
るものである。
るものである。
以下、蓄積交換用処理装置の一種としてのパケット処
理装置を例にとり説明する。
理装置を例にとり説明する。
第３図はシングルプロセッサ方式による一般のパケッ
ト処理装置の構成例を示すブロック図である。同図にお
いて、１はプロセッサ、２は主メモリ装置、３は回線制
御装置、４は主メモリ装置２と回線制御装置３の間でデ
ータのDMA（ダイレクトメモリアクセス）転送を行うた
めのDMA制御装置、５はプロセッサバスである。
ト処理装置の構成例を示すブロック図である。同図にお
いて、１はプロセッサ、２は主メモリ装置、３は回線制
御装置、４は主メモリ装置２と回線制御装置３の間でデ
ータのDMA（ダイレクトメモリアクセス）転送を行うた
めのDMA制御装置、５はプロセッサバスである。
一般のパケット処理装置のメモリ装置及びプロセッサ
バスはそれぞれ１系統であり、第３図に見られるよう
に、常にプロセッサ１、主メモリ装置２、回線制御装置
３、DMA制御装置４は同一のプロセッサバス５に接続さ
れている。そのため、回線からデータを受信し、回線制
御装置３から主メモリ装置２にデータを転送している
間、及び回線へデータを送出するために主メモリ装置２
から回線制御装置３にデータを転送している間は、プロ
セッサ１は主メモリ装置２をアクセスできず、データの
処理が行えなくなるので、プロセッサ１の使用率が低下
する。
バスはそれぞれ１系統であり、第３図に見られるよう
に、常にプロセッサ１、主メモリ装置２、回線制御装置
３、DMA制御装置４は同一のプロセッサバス５に接続さ
れている。そのため、回線からデータを受信し、回線制
御装置３から主メモリ装置２にデータを転送している
間、及び回線へデータを送出するために主メモリ装置２
から回線制御装置３にデータを転送している間は、プロ
セッサ１は主メモリ装置２をアクセスできず、データの
処理が行えなくなるので、プロセッサ１の使用率が低下
する。
第４図は第３図のパケット処理装置をプロセッサユニ
ットとして複数台リンクにより接続して１つのシステム
とした、疎結合形マルチプロセッサ方式による一般のパ
ケット処理装置の構成例を示すブロック図である。
ットとして複数台リンクにより接続して１つのシステム
とした、疎結合形マルチプロセッサ方式による一般のパ
ケット処理装置の構成例を示すブロック図である。
第４図のパケット処理装置は、第３図のものに対し
て、プロセッサユニット間通信用のリンク６と、各プロ
セッサユニットにリンクインタフェース装置７を付加し
たものに相当する。
て、プロセッサユニット間通信用のリンク６と、各プロ
セッサユニットにリンクインタフェース装置７を付加し
たものに相当する。
この場合、データのDMA転送が主メモリ装置２と回線
制御装置３の間のみならず、主メモリ装置２とリンクイ
ンタフェース装置７の間でも行われるので、プロセッサ
１の使用率は更に低下する。
制御装置３の間のみならず、主メモリ装置２とリンクイ
ンタフェース装置７の間でも行われるので、プロセッサ
１の使用率は更に低下する。
第５図はメモリ装置及びプロセッサバスを２系統設け
る方式による従来のパケット処理装置構成例を示すブロ
ック図である。同図において、１はプロセッサ、2Aはプ
ロセッサ１がデータの処理に用いるプログラム及びワー
クデータ格納用メモリ装置、３は回線制御装置、2Bは回
線制御装置３から受信したデータ及び回線制御装置３へ
送出するデータを蓄積するためのデータ蓄積用メモリ装
置、４は回線制御装置３とデータ蓄積用メモリ装置2Bの
間でデータのDMA転送を行うためのDMA制御装置、5Aは全
ての装置に接続される処理系バス、5Bは回線制御装置3,
データ蓄積用メモリ装置2B,DMA制御装置４のみに接続さ
れるDMA系バスである。
る方式による従来のパケット処理装置構成例を示すブロ
ック図である。同図において、１はプロセッサ、2Aはプ
ロセッサ１がデータの処理に用いるプログラム及びワー
クデータ格納用メモリ装置、３は回線制御装置、2Bは回
線制御装置３から受信したデータ及び回線制御装置３へ
送出するデータを蓄積するためのデータ蓄積用メモリ装
置、４は回線制御装置３とデータ蓄積用メモリ装置2Bの
間でデータのDMA転送を行うためのDMA制御装置、5Aは全
ての装置に接続される処理系バス、5Bは回線制御装置3,
データ蓄積用メモリ装置2B,DMA制御装置４のみに接続さ
れるDMA系バスである。
この第５図に示した方式では、処理系バス5Aを用いて
プロセッサ１がプログラム及びワークデータ格納用メモ
リ装置2Aをアクセスするのと独立に、DMA系バス5Bを用
いて回線制御装置３とデータ蓄積用メモリ装置2Bの間で
DMA転送が行えるので、パケット処理装置の処理能力を
向上させることが可能とはなるが、回線制御装置3,デー
タ蓄積用メモリ装置2B,DMA制御装置４を処理系バス5Aと
DMA系バス5Bの双方に接続するために２ポート化するこ
とが必要となり、回線制御装置3,DMA制御装置４及び、
第５図には示されていないが、リンクを用いて複数のパ
ケット処理装置（蓄積交換用処理装置）を接続する場合
は、リンクに通信処理装置を接続するためのリンクイン
タフェース装置等の各種入出力装置をそれぞれ２ポート
化する必要があるため、ハードウェア量及びコストが増
大するという欠点があった。
プロセッサ１がプログラム及びワークデータ格納用メモ
リ装置2Aをアクセスするのと独立に、DMA系バス5Bを用
いて回線制御装置３とデータ蓄積用メモリ装置2Bの間で
DMA転送が行えるので、パケット処理装置の処理能力を
向上させることが可能とはなるが、回線制御装置3,デー
タ蓄積用メモリ装置2B,DMA制御装置４を処理系バス5Aと
DMA系バス5Bの双方に接続するために２ポート化するこ
とが必要となり、回線制御装置3,DMA制御装置４及び、
第５図には示されていないが、リンクを用いて複数のパ
ケット処理装置（蓄積交換用処理装置）を接続する場合
は、リンクに通信処理装置を接続するためのリンクイン
タフェース装置等の各種入出力装置をそれぞれ２ポート
化する必要があるため、ハードウェア量及びコストが増
大するという欠点があった。
本発明の目的は、メモリ装置及びプロセッサバスを２
系統設けることにより、蓄積交換用処理装置の処理能力
を向上し、更に従来のメモリ分割，プロセッサバス分割
方式の欠点である、回線制御装置，データ蓄積用メモリ
装置,DMA制御装置等にそれぞれ２ポート化が要求される
という問題点を解決し２ポート化を不要としたバス制御
方式を提供することにある。
系統設けることにより、蓄積交換用処理装置の処理能力
を向上し、更に従来のメモリ分割，プロセッサバス分割
方式の欠点である、回線制御装置，データ蓄積用メモリ
装置,DMA制御装置等にそれぞれ２ポート化が要求される
という問題点を解決し２ポート化を不要としたバス制御
方式を提供することにある。
上記目的達成のため、本発明では、蓄積交換処理用プ
ロセッサと、該プロセッサが用いるプログラムやワーク
データを格納する第１のメモリと、前記両者の間を接続
する処理系バスと、 入出力通信回線を収容して制御する回線制御装置と、
通信回線から受信したデータまたは通信回線へ送出する
データを蓄積する第２のメモリと、前記回線制御装置と
第２のメモリとの間で行われるDMA（ダイレクトメモリ
アクセス）転送を制御するDMA制御装置と、前記回線制
御装置と第２のメモリとDMA制御装置との間を相互接続
するDMA系バスと、 を備えて成る蓄積交換用処理装置において、 前記処理系バスとDMA系バスとの接続、分離を制御す
るバス制御装置を具備した。
ロセッサと、該プロセッサが用いるプログラムやワーク
データを格納する第１のメモリと、前記両者の間を接続
する処理系バスと、 入出力通信回線を収容して制御する回線制御装置と、
通信回線から受信したデータまたは通信回線へ送出する
データを蓄積する第２のメモリと、前記回線制御装置と
第２のメモリとの間で行われるDMA（ダイレクトメモリ
アクセス）転送を制御するDMA制御装置と、前記回線制
御装置と第２のメモリとDMA制御装置との間を相互接続
するDMA系バスと、 を備えて成る蓄積交換用処理装置において、 前記処理系バスとDMA系バスとの接続、分離を制御す
るバス制御装置を具備した。
前記プロセッサが前記第１のメモリにアクセスすると
きは、前記バス制御装置はそのことを認識して処理系バ
スとDMA系バスとの間を分離し、前記プロセッサが前記D
MA系バスに接続された前記回線制御装置、第２のメモリ
およびDMA制御装置のいずれかにアクセスするときは、
前記バス制御装置はそのことを認識して処理系バスとDM
A系バスとの間を接続する。
きは、前記バス制御装置はそのことを認識して処理系バ
スとDMA系バスとの間を分離し、前記プロセッサが前記D
MA系バスに接続された前記回線制御装置、第２のメモリ
およびDMA制御装置のいずれかにアクセスするときは、
前記バス制御装置はそのことを認識して処理系バスとDM
A系バスとの間を接続する。
本発明は、処理能力向上を目的としてメモリ装置をデ
ータ蓄積用メモリ装置とプログラム及びワークデータ格
納用メモリ装置に分割する場合、プロセッサバスを処理
系バスとDMA系バスに完全に分割するのではなく、処理
系バスとDMA系バスの間にバス制御装置を設けることに
より、データの処理過程に応じて、プロセッサがプログ
ラム及びワークデータ格納用メモリ装置をアクセスする
時はバス制御装置で処理系バスからDMA系バスを分離
し、プロセッサがプログラム及びワークデータ格納用メ
モリ装置をアクセスするのと平行してDMA系バス上での
データのDMA転送を可能とし、プロセッサが回線制御装
置，データ蓄積用メモリ装置,DMA制御装置等、DMA系バ
スに接続されている装置をアクセスする場合は、バス制
御装置で処理系バスとDMA系バス相互接続し、処理系バ
ス側からDMA系バス側をアクセス可能とする点が主要な
特徴である。
ータ蓄積用メモリ装置とプログラム及びワークデータ格
納用メモリ装置に分割する場合、プロセッサバスを処理
系バスとDMA系バスに完全に分割するのではなく、処理
系バスとDMA系バスの間にバス制御装置を設けることに
より、データの処理過程に応じて、プロセッサがプログ
ラム及びワークデータ格納用メモリ装置をアクセスする
時はバス制御装置で処理系バスからDMA系バスを分離
し、プロセッサがプログラム及びワークデータ格納用メ
モリ装置をアクセスするのと平行してDMA系バス上での
データのDMA転送を可能とし、プロセッサが回線制御装
置，データ蓄積用メモリ装置,DMA制御装置等、DMA系バ
スに接続されている装置をアクセスする場合は、バス制
御装置で処理系バスとDMA系バス相互接続し、処理系バ
ス側からDMA系バス側をアクセス可能とする点が主要な
特徴である。
従来の技術とは、プロセッサバスを完全に２分割する
方式ではないため、回線制御装置，データ蓄積用メモリ
装置,DMA制御装置等をそれぞれ２ポート化する必要がな
い点が異なる。
方式ではないため、回線制御装置，データ蓄積用メモリ
装置,DMA制御装置等をそれぞれ２ポート化する必要がな
い点が異なる。
次に図を参照して本発明の実施例を説明するが、蓄積
交換用処理装置の一種としてのパケット処理装置を例に
とり以下、説明する。
交換用処理装置の一種としてのパケット処理装置を例に
とり以下、説明する。
第１図は、本発明の第１の実施例を示すブロック図で
ある。同図において、１はプロセッサ、2Aはプロセッサ
１がパケット処理に用いるプログラム及びワークデータ
格納用メモリ装置、３は回線制御装置、2Bは回線制御装
置３から受信したパケット及び回線制御装置３へ送出す
るパケットを蓄積するためのデータ蓄積用メモリ装置、
４は回線制御装置３とデータ蓄積用メモリ装置2Bの間で
パケットのDMA転送を行うためのDMA制御装置、5Aはプロ
セッサ１とプログラム及びワークデータ格納用メモリ装
置2Aを接続する処理系バス、5Bは回線制御装置３とデー
タ蓄積用メモリ装置2BとDMA制御装置４を接続するDMA系
バス、８は処理系バス5AとDMA系バス5Bを制御するため
のバス制御装置である。
ある。同図において、１はプロセッサ、2Aはプロセッサ
１がパケット処理に用いるプログラム及びワークデータ
格納用メモリ装置、３は回線制御装置、2Bは回線制御装
置３から受信したパケット及び回線制御装置３へ送出す
るパケットを蓄積するためのデータ蓄積用メモリ装置、
４は回線制御装置３とデータ蓄積用メモリ装置2Bの間で
パケットのDMA転送を行うためのDMA制御装置、5Aはプロ
セッサ１とプログラム及びワークデータ格納用メモリ装
置2Aを接続する処理系バス、5Bは回線制御装置３とデー
タ蓄積用メモリ装置2BとDMA制御装置４を接続するDMA系
バス、８は処理系バス5AとDMA系バス5Bを制御するため
のバス制御装置である。
回線から受信したパケットは、DMA系バス5Bを用いてD
MA制御装置４の制御により回線制御装置３からデータ蓄
積用メモリ装置2BにDMA転送され、プロセッサ１による
処理が終了した後、パケットは再びDMA系バス5Bを用い
てDMA制御装置４の制御によりデータ蓄積用メモリ装置2
Bから回線制御装置３にDMA転送され、回線制御装置３か
ら回線に送出される。
MA制御装置４の制御により回線制御装置３からデータ蓄
積用メモリ装置2BにDMA転送され、プロセッサ１による
処理が終了した後、パケットは再びDMA系バス5Bを用い
てDMA制御装置４の制御によりデータ蓄積用メモリ装置2
Bから回線制御装置３にDMA転送され、回線制御装置３か
ら回線に送出される。
プログラム及びワークデータ格納用メモリ装置2A,回
線制御装置3,データ蓄積用メモリ装置2B,DMA制御装置４
にはそれぞれ異なるアドレスが割り当てられており、バ
ス制御装置８はプロセッサ１が送出するアドレスからど
の装置に対するアクセス要求なのかを自動的に判断し、
バスを制御する。ゆえに、プロセッサ１は、どちらのバ
スに接続されている装置をアクセスするのかを意識する
必要が無い。
線制御装置3,データ蓄積用メモリ装置2B,DMA制御装置４
にはそれぞれ異なるアドレスが割り当てられており、バ
ス制御装置８はプロセッサ１が送出するアドレスからど
の装置に対するアクセス要求なのかを自動的に判断し、
バスを制御する。ゆえに、プロセッサ１は、どちらのバ
スに接続されている装置をアクセスするのかを意識する
必要が無い。
プロセッサ１のアクセス要求がプログラム及びワーク
データ格納用メモリ装置2Aに対するものであれば、バス
制御装置８で処理系バス5AからDMA系バス5Bを分離し、
プロセッサ１がプログラム及びワークデータ格納用メモ
リ装置2Aをアクセスするのと平行してDMA系バス5B上で
のデータのDMA転送を可能とし、プロセッサ１がDMA系バ
ス5Bに接続されている回線制御装置3,データ蓄積用メモ
リ装置2B,DMA制御装置４をアクセスする場合は、バス制
御装置８で処理系バス5AとDMA系バス5Bを相互接続する
ことにより、処理系バス5A側からDMA系バス5B側をアク
セス可能とする。
データ格納用メモリ装置2Aに対するものであれば、バス
制御装置８で処理系バス5AからDMA系バス5Bを分離し、
プロセッサ１がプログラム及びワークデータ格納用メモ
リ装置2Aをアクセスするのと平行してDMA系バス5B上で
のデータのDMA転送を可能とし、プロセッサ１がDMA系バ
ス5Bに接続されている回線制御装置3,データ蓄積用メモ
リ装置2B,DMA制御装置４をアクセスする場合は、バス制
御装置８で処理系バス5AとDMA系バス5Bを相互接続する
ことにより、処理系バス5A側からDMA系バス5B側をアク
セス可能とする。
プロセッサ１によるパケットの処理は、ヘッダの書換
え等が主となるため、プロセッサ１がDMA系バス5Bを用
いてデータ蓄積用メモリ装置2B上のパケットデータその
もの，回線制御装置3,DMA制御装置４をアクセスする頻
度は非常に少なくなり、殆どが処理系バス5Aを用いたプ
ログラム及びワークデータ格納用メモリ装置2A上のプロ
グラム及びワークデータのアクセスとなる。
え等が主となるため、プロセッサ１がDMA系バス5Bを用
いてデータ蓄積用メモリ装置2B上のパケットデータその
もの，回線制御装置3,DMA制御装置４をアクセスする頻
度は非常に少なくなり、殆どが処理系バス5Aを用いたプ
ログラム及びワークデータ格納用メモリ装置2A上のプロ
グラム及びワークデータのアクセスとなる。
そこで第１図のようにメモリ装置を２系統に分割し、
バスも２系統に分割すると、プロセッサ１は主に処理系
バス5Aを用いることとなるため、プロセッサ１によるパ
ケット処理と、DMA系バス5B上でのパケットのDMA転送が
殆ど独立に平行して行われることとなる。
バスも２系統に分割すると、プロセッサ１は主に処理系
バス5Aを用いることとなるため、プロセッサ１によるパ
ケット処理と、DMA系バス5B上でのパケットのDMA転送が
殆ど独立に平行して行われることとなる。
その効果としては、回線制御装置３とデータ蓄積用メ
モリ装置2Bの間でデータのDMA転送が行われている最中
でもプロセッサ１はプログラム及びワークデータ格納用
メモリ装置2Aを用いてデータの処理が行えるので、プロ
セッサ１を高効率で使用することが可能となり、通信処
理装置の処理能力を向上でき、且つ、回線制御装置3,デ
ータ蓄積用メモリ装置2B,DMA制御装置４を２ポート化す
る事が不要となる。
モリ装置2Bの間でデータのDMA転送が行われている最中
でもプロセッサ１はプログラム及びワークデータ格納用
メモリ装置2Aを用いてデータの処理が行えるので、プロ
セッサ１を高効率で使用することが可能となり、通信処
理装置の処理能力を向上でき、且つ、回線制御装置3,デ
ータ蓄積用メモリ装置2B,DMA制御装置４を２ポート化す
る事が不要となる。
第２図は、本発明の第２の実施例を示すブロック図で
あって、複数のパケット処理装置を各々プロセッサユニ
ットとしてリンクで結合して構成することにより新たな
パケット処理装置とした場合のブロック図である。すな
わち本実施例は、第１図の実施例におけるパケット処理
装置を改めてプロセッサユニットとし、それらをプロセ
ッサユニット間通信用のリンク６で結合したものであ
る。各プロセッサユニットには、DMA系バス5Bとリンク
６を接続するためのリンクインタフェース装置７を付加
してある。
あって、複数のパケット処理装置を各々プロセッサユニ
ットとしてリンクで結合して構成することにより新たな
パケット処理装置とした場合のブロック図である。すな
わち本実施例は、第１図の実施例におけるパケット処理
装置を改めてプロセッサユニットとし、それらをプロセ
ッサユニット間通信用のリンク６で結合したものであ
る。各プロセッサユニットには、DMA系バス5Bとリンク
６を接続するためのリンクインタフェース装置７を付加
してある。
回線から受信したパケットは、DMA系バス5Bを用いてD
MA制御装置４の制御により回線制御装置３からデータ蓄
積用メモリ装置2BにDMA転送され、プロセッサ１によっ
て処理が行われる。プロセッサ１によって処理が行われ
たパケットを送出すべき回線が同一のプロセッサユニッ
トに収容されている場合、パケットは再びDMA系バス5B
を用いてDMA制御装置４の制御によりデータ蓄積用メモ
リ装置2Bから回線制御装置３にDMA転送される。
MA制御装置４の制御により回線制御装置３からデータ蓄
積用メモリ装置2BにDMA転送され、プロセッサ１によっ
て処理が行われる。プロセッサ１によって処理が行われ
たパケットを送出すべき回線が同一のプロセッサユニッ
トに収容されている場合、パケットは再びDMA系バス5B
を用いてDMA制御装置４の制御によりデータ蓄積用メモ
リ装置2Bから回線制御装置３にDMA転送される。
また、送出すべき回線が他のプロセッサユニットに収
容されいてる場合、パケットは再びDMA系バス5Bを用い
てDMA制御装置４の制御によりデータ蓄積用メモリ装置2
Bからリンクインタフェース７にDMA転送され、リンク６
に送出される。
容されいてる場合、パケットは再びDMA系バス5Bを用い
てDMA制御装置４の制御によりデータ蓄積用メモリ装置2
Bからリンクインタフェース７にDMA転送され、リンク６
に送出される。
他のプロセッサユニットからリンク６を介してパケッ
トを受信した場合、パケットはDMA系バス5Bを用いてDMA
制御装置４の制御により、リンクインタフェース７から
データ蓄積用メモリ装置2BにDMA転送され、プロセッサ
１による処理が終了した後、再びDMA系バス5Bを用いてD
MA制御装置４の制御によりデータ蓄積用メモリ装置2Bか
ら回線制御装置３にDMA転送され、回線制御装置３から
回線に送出される。
トを受信した場合、パケットはDMA系バス5Bを用いてDMA
制御装置４の制御により、リンクインタフェース７から
データ蓄積用メモリ装置2BにDMA転送され、プロセッサ
１による処理が終了した後、再びDMA系バス5Bを用いてD
MA制御装置４の制御によりデータ蓄積用メモリ装置2Bか
ら回線制御装置３にDMA転送され、回線制御装置３から
回線に送出される。
パケットの処理は第１の実施例と同様、主に処理系バ
ス5A上でプロセッサ１がプログラム及びワークデータ格
納用メモリ装置2Aをアクセスすることにより行われる。
また、本実施例の場合、パケットは回線からだけではな
く、リンクからもプロセッサユニットに入出力されるた
め、第１の実施例に比べてDMA系バス5B上のDMA転送情報
量が多くなり、バスを分割した効果が大きくなる。
ス5A上でプロセッサ１がプログラム及びワークデータ格
納用メモリ装置2Aをアクセスすることにより行われる。
また、本実施例の場合、パケットは回線からだけではな
く、リンクからもプロセッサユニットに入出力されるた
め、第１の実施例に比べてDMA系バス5B上のDMA転送情報
量が多くなり、バスを分割した効果が大きくなる。
〔発明の効果〕 以上説明したように、本発明によれば、メモリ装置を
プログラム及びワークデータを格納するためのプログラ
ム蓄積用メモリ装置とデータを蓄積するためのデータ蓄
積用メモリ装置に分割し、プロセッサバスも処理系バス
とDMA系バスに分割することにより、蓄積交換処理装置
の処理能力を向上することが可能となり、更にプロセッ
サが、どちらのバスに接続されている装置のアクセスを
要求しているかを自動的に判断し、その結果により処理
系バスとDMA系バスを制御するバス制御装置を設けるこ
とにより、回線制御装置，データ蓄積用メモリ,DMA制御
装置等を２ポート化することを要せずに上述の処理能力
向上を実現できるため、ハードウェア量及びコストを削
減することが可能となる。
プログラム及びワークデータを格納するためのプログラ
ム蓄積用メモリ装置とデータを蓄積するためのデータ蓄
積用メモリ装置に分割し、プロセッサバスも処理系バス
とDMA系バスに分割することにより、蓄積交換処理装置
の処理能力を向上することが可能となり、更にプロセッ
サが、どちらのバスに接続されている装置のアクセスを
要求しているかを自動的に判断し、その結果により処理
系バスとDMA系バスを制御するバス制御装置を設けるこ
とにより、回線制御装置，データ蓄積用メモリ,DMA制御
装置等を２ポート化することを要せずに上述の処理能力
向上を実現できるため、ハードウェア量及びコストを削
減することが可能となる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一般的なパケット処理装置の構成を示すブロック
図、第４図は第３図のパケット処理装置をプロセッサユ
ニットとして複数台接続して１つのシステム（パケット
処理装置）とした、疎結合形マルチプロセッサ方式によ
る従来の一般的なパケット処理装置を示すブロック図、
第５図はメモリ装置及びプロセッサバスをそれぞれ２系
統設ける方式による従来のパケット処理装置を示すブロ
ック図、である。 符号説明 １……プロセッサ、２……主メモリ装置、2A……プログ
ラム格納用メモリ装置、2B……データ蓄積用メモリ装
置、３……回線制御装置、４……DMA制御装置、５……
プロセッサバス、5A……処理系バス、5B……DMA系バ
ス、６……リンク、７……リンクインタフェース装置、
８……バス制御装置
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一般的なパケット処理装置の構成を示すブロック
図、第４図は第３図のパケット処理装置をプロセッサユ
ニットとして複数台接続して１つのシステム（パケット
処理装置）とした、疎結合形マルチプロセッサ方式によ
る従来の一般的なパケット処理装置を示すブロック図、
第５図はメモリ装置及びプロセッサバスをそれぞれ２系
統設ける方式による従来のパケット処理装置を示すブロ
ック図、である。 符号説明 １……プロセッサ、２……主メモリ装置、2A……プログ
ラム格納用メモリ装置、2B……データ蓄積用メモリ装
置、３……回線制御装置、４……DMA制御装置、５……
プロセッサバス、5A……処理系バス、5B……DMA系バ
ス、６……リンク、７……リンクインタフェース装置、
８……バス制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早川 映 東京都武蔵野市緑町３丁目９番11号 日 本電信電話株式会社通信網第一研究所内 (56)参考文献 特開 昭63−248251（ＪＰ，Ａ)
Claims (2)
- 【請求項１】蓄積交換用の処理を行うプロセッサと、該
プロセッサが用いるプログラムやワークデータを格納す
る第１のメモリと、前記両者の間を接続する処理系バス
と、 入出力通信回線を収容して制御する回線制御装置と、通
信回線から受信したデータまたは通信回線へ送出するデ
ータを蓄積する第２のメモリと、前記回線制御装置と第
２のメモリとの間で行われるDMA（ダイレクトメモリア
クセス）転送を制御するDMA制御装置と、前記回線制御
装置と第２のメモリとDMA制御装置との間を相互接続す
るDMA系バスと、 を備えて成る蓄積交換用処理装置において、 前記処理系バスとDMA系バスとの接続、分離を制御する
バス制御装置を具備し、前記プロセッサが前記第１のメ
モリにアクセスするときは、該バス制御装置はそのこと
を認識して処理系バスとDMA系バスとの間を分離し、前
記プロセッサが前記DMA系バスに接続された前記回線制
御装置、第２のメモリおよびDMA制御装置のいずれかに
アクセスするときは、前記バス制御装置はそのことを認
識して処理系バスとDMA系バスとの間を接続することを
特徴とする蓄積交換用処理装置のバス制御方式。 - 【請求項２】蓄積交換用の処理を行うプロセッサと、該
プロセッサが用いるプログラムやワークデータを格納す
る第１のメモリと、前記両者の間を接続する処理系バス
と、 入出力通信回線を収容して制御する回線制御装置と、通
信回線から受信したデータまたは通信回線へ送出するデ
ータを蓄積する第２のメモリと、前記回線制御装置と第
２のメモリとの間で行われるDMA（ダイレクトメモリア
クセス）転送を制御するDMA制御装置と、リンクを介し
て他の蓄積交換用処理装置につながるリンクインタフェ
ース装置と、前記回線制御装置と第２のメモリとDMA制
御装置とリンクインタフェース装置との間を相互接続す
るDMA系バスと、 を備えて成る蓄積交換用処理装置において、 前記処理系バスとDMA系バスとの接続、分離を制御する
バス制御装置を具備し、前記プロセッサが前記第１のメ
モリにアクセスするときは、該バス制御装置はそのこと
を認識して処理系バスとDMA系バスとの間を分離し、前
記プロセッサが前記DMA系バスに接続された前記回線制
御装置、第２のメモリ、DMA制御装置およびリンクイン
タフェース装置のいずれかにアクセスするときは、前記
バス制御装置はそのことを認識して処理系バスとDMA系
バスとの間を接続することを特徴とする蓄積交換用処理
装置のバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168831A JP2553086B2 (ja) | 1987-07-08 | 1987-07-08 | 蓄積交換用処理装置のバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168831A JP2553086B2 (ja) | 1987-07-08 | 1987-07-08 | 蓄積交換用処理装置のバス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413840A JPS6413840A (en) | 1989-01-18 |
| JP2553086B2 true JP2553086B2 (ja) | 1996-11-13 |
Family
ID=15875330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168831A Expired - Lifetime JP2553086B2 (ja) | 1987-07-08 | 1987-07-08 | 蓄積交換用処理装置のバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553086B2 (ja) |
-
1987
- 1987-07-08 JP JP62168831A patent/JP2553086B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6413840A (en) | 1989-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |