JPS6118053A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
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- JPS6118053A JPS6118053A JP60079465A JP7946585A JPS6118053A JP S6118053 A JPS6118053 A JP S6118053A JP 60079465 A JP60079465 A JP 60079465A JP 7946585 A JP7946585 A JP 7946585A JP S6118053 A JPS6118053 A JP S6118053A
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- memory
- switch
- address
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0692—Multiconfiguration, e.g. local and global addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
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- General Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 開示の概要
Ｃ従来の技術
Ｄ 発明が解決しようとする問題点
Ｅ 問題点を解決するための手段
Ｆ 作用
Ｇ 実施例
Ｇ１ 相互接続システム全般（第１図、第３図）
Ｇ２ ターミナル・マッピング・ボックス（第２図）
Ｇ３ メモリ・マッピング・ボックス
Ｇ４ インテリジェント・ターミナル（第３図）
Ｇ５ 要求の型
Ｇ６ 動作（第４Ａ図〜第６Ｂ図）
Ｈ発明の効果
Ａ 産業上の利用分野
本発明は多重ターミナル・システム、特に複数のインテ
リジェント・ターミナルが大容量メモリを共用するよう
なシステムの改善に係る。
リジェント・ターミナルが大容量メモリを共用するよう
なシステムの改善に係る。
Ｂ 開示の概要
本発明は、複数のインテリジェント−ターミナルがスイ
ッチング階層を介して共用メモリをアクセスする手段を
提供する。このスイッチング階層は、第１のマッピング
・ボックスのアレイと、第１のスイッチと、第２のマツ
ピングφボックスのアレイと、第２のスイッチとを含む
。第１のマッピング・ボックスのアレイは、仮想アドレ
スとオフセットを含む第１のアドレスをインテリジェン
ト・ターミナルから受取り、この仮想アドレスをターミ
ナル・スイッチのポート識別子と論理アドレスに変換す
る。第１のスイッチは、論理アドレスとオフセットを、
ターミナル・スイッチの識別されたポートに送る。第２
のマツピング・ポックスのアレイは、論理アドレスとオ
フセットを受取り、この論理アドレスをメモリ・スイッ
チのポート識別子と物理アドレスに変換する。第２のス
イッチは、物理アドレスとオフセットを共用メモリのア
ドレスとして、メモリ・スイッチの識別されたポートへ
送る。
ッチング階層を介して共用メモリをアクセスする手段を
提供する。このスイッチング階層は、第１のマッピング
・ボックスのアレイと、第１のスイッチと、第２のマツ
ピングφボックスのアレイと、第２のスイッチとを含む
。第１のマッピング・ボックスのアレイは、仮想アドレ
スとオフセットを含む第１のアドレスをインテリジェン
ト・ターミナルから受取り、この仮想アドレスをターミ
ナル・スイッチのポート識別子と論理アドレスに変換す
る。第１のスイッチは、論理アドレスとオフセットを、
ターミナル・スイッチの識別されたポートに送る。第２
のマツピング・ポックスのアレイは、論理アドレスとオ
フセットを受取り、この論理アドレスをメモリ・スイッ
チのポート識別子と物理アドレスに変換する。第２のス
イッチは、物理アドレスとオフセットを共用メモリのア
ドレスとして、メモリ・スイッチの識別されたポートへ
送る。
Ｃ従来の技術
最近、インテリジェント・ターミナル、例えばパーソナ
ル・コンピュータの利用が急増するに伴ない、共用資源
の利用効率を高めるようにこれらのターミナルを相互接
続する種々の手法に関する要求が強（なっている。一般
的な相互接続体系には、リング型および星型のローカル
・エリア・ネットワークがある。このようなネットワー
クの主要な利点は、ターミナル間の通信を向上させるの
みならず、ネットワーク上のターミナルの集合的なデー
タ処理能力を一層有効に利用しうるという点にある。
ル・コンピュータの利用が急増するに伴ない、共用資源
の利用効率を高めるようにこれらのターミナルを相互接
続する種々の手法に関する要求が強（なっている。一般
的な相互接続体系には、リング型および星型のローカル
・エリア・ネットワークがある。このようなネットワー
クの主要な利点は、ターミナル間の通信を向上させるの
みならず、ネットワーク上のターミナルの集合的なデー
タ処理能力を一層有効に利用しうるという点にある。
共用に適した資源の１つに、ランダム・アクセス・メモ
ＩＪ（ＲＡＭ）がある。ＲＡＭは比較的高価な資源であ
るから、大抵のターミナルは、比較的小容量のＲＡＭを
大容量の補助記憶装置、例えばディスク記憶装置と組合
せて使用するようにしている。従って、データの書込み
と検索を絶えず行なうには頻繁なディスク・アクセスを
必要とするので、総体的なデータ処理速度が低下する。
ＩＪ（ＲＡＭ）がある。ＲＡＭは比較的高価な資源であ
るから、大抵のターミナルは、比較的小容量のＲＡＭを
大容量の補助記憶装置、例えばディスク記憶装置と組合
せて使用するようにしている。従って、データの書込み
と検索を絶えず行なうには頻繁なディスク・アクセスを
必要とするので、総体的なデータ処理速度が低下する。
一方、頻繁なディスク・アクセスを避けるために十分な
容量のＲＡＭを設けるようにすると、ターミナルが非常
に高価になる。すなわち、このように大ぎいメモリ容量
を実際に必要とする機会は比較的少ないので、かかる実
現手法は殆んどの場合に正当化されないであろう。
容量のＲＡＭを設けるようにすると、ターミナルが非常
に高価になる。すなわち、このように大ぎいメモリ容量
を実際に必要とする機会は比較的少ないので、かかる実
現手法は殆んどの場合に正当化されないであろう。
Ｄ 発明が解決しようとする問題点
共通メモリを共用するように複数のインテリジェント・
ターミナルを相互接続すると、かなりの費用の低減と効
率の向上が達成できるものと予想される。本発明は、こ
のような共用メモリ・システムの改善を図ろうとするも
のである。
ターミナルを相互接続すると、かなりの費用の低減と効
率の向上が達成できるものと予想される。本発明は、こ
のような共用メモリ・システムの改善を図ろうとするも
のである。
前述のように、既存の挿入リングまたは同報通信ハス型
相互接続システムでは、各ターミナルのローカル・メモ
リの容量が制限されているために、ローカル処理が妨げ
られる。
相互接続システムでは、各ターミナルのローカル・メモ
リの容量が制限されているために、ローカル処理が妨げ
られる。
従って、本発明の目的は、ローカル・メモリが制限され
ているにも拘わらずローカル処理の拡張を可能とし、こ
れにより挿入リングまたは回報通信バス型ネットワーク
よりもかなりすぐれた性能を与えることである。
ているにも拘わらずローカル処理の拡張を可能とし、こ
れにより挿入リングまたは回報通信バス型ネットワーク
よりもかなりすぐれた性能を与えることである。
既知のネットワークと従来のデータベース・システムの
間の相互接続は、システム全体にわたる制御情報の配送
のために、複雑になることがある。
間の相互接続は、システム全体にわたる制御情報の配送
のために、複雑になることがある。
従って、本発明の他の目的は、制御情報を集中化するこ
とにより、従来のデータベース・システムとのインター
フェースをより簡単化かつ効率化するようにしたメモリ
結合ネットワークを提供することである。
とにより、従来のデータベース・システムとのインター
フェースをより簡単化かつ効率化するようにしたメモリ
結合ネットワークを提供することである。
本発明の他の目的は、所与のインテリジェント・ターミ
ナルを共用メモリに接続する各スイッチ接続の帯域幅が
該ターミナルのマイクロプロセッサの速度だけで駆動さ
れるようにすることにより、リング帯域幅がすべてのア
クティブなターミナルのマイクロプロセッサの集合によ
って駆動される如き代表的な挿入リングまたは回報通信
バス型相互接続システムよりもかなりすぐれた共用メモ
リ・システムを提供することである。
ナルを共用メモリに接続する各スイッチ接続の帯域幅が
該ターミナルのマイクロプロセッサの速度だけで駆動さ
れるようにすることにより、リング帯域幅がすべてのア
クティブなターミナルのマイクロプロセッサの集合によ
って駆動される如き代表的な挿入リングまたは回報通信
バス型相互接続システムよりもかなりすぐれた共用メモ
リ・システムを提供することである。
Ｅ 問題点を解決するための手段
本発明の目的は、大容量のランダム・アクセス・メモリ
を、複数のインテリジェント・ターミナルがスイッチン
グ階層を介してアクセスできるようにした共用メモリ・
システムにより達成される。
を、複数のインテリジェント・ターミナルがスイッチン
グ階層を介してアクセスできるようにした共用メモリ・
システムにより達成される。
前記共用メモリ・システムは：
（、） 各ターミナルごとにアドレス変換を実施する
複数のターミナル・マッピング・ボックスと；（ｂ）
それぞれのターミナル・マッピング・ボックスに接続
された複数の第１のポート、複数の第２のポートおよび
前記第１のポートの１つを前記第２のポートの１つに選
択的に接続する手段を有する第１のスイッチと； （ｅ）第１のスイッチの１つのポートに各々が接続され
る、アドレス変換のための複数のメモリ・マッピング・
ボックスと； （ｄ） 各々がメモリ書マッピング・ボックスの１つ
に接続された複数の第１のポート、各々が共用メモリの
それぞれの部分に接続された複数の第２のポートおよび
第１のポートの１つを第２のポートの１つに選択的に接
続する手段を有する第２のスイッチと を含む。
複数のターミナル・マッピング・ボックスと；（ｂ）
それぞれのターミナル・マッピング・ボックスに接続
された複数の第１のポート、複数の第２のポートおよび
前記第１のポートの１つを前記第２のポートの１つに選
択的に接続する手段を有する第１のスイッチと； （ｅ）第１のスイッチの１つのポートに各々が接続され
る、アドレス変換のための複数のメモリ・マッピング・
ボックスと； （ｄ） 各々がメモリ書マッピング・ボックスの１つ
に接続された複数の第１のポート、各々が共用メモリの
それぞれの部分に接続された複数の第２のポートおよび
第１のポートの１つを第２のポートの１つに選択的に接
続する手段を有する第２のスイッチと を含む。
Ｆ 作用
各々のターミナルＱマツピングｅボックスは、対応する
インテリジェント・ターミナルから、成るケーバビリテ
イを識別しかつオフセットを含むローカル仮想アドレス
を受取り、このケーパビリテイをターミナル・スイッチ
のポート識別子（ＩＤ）と論理アドレスに変換する。次
いで、論理アドレスとオフセットは、ターミナル・スイ
ッチを介して、その識別された第２のポートへ、そこか
ら更に、このポート専用の関連するメモリ・マッピング
・ボックスへと供給される。メモリ・マッピング・ボッ
クスは、この論理アドレスを、メモリ・スイッチのポー
ト識別子（ＩＤ）および物理アドレスに変換し、次いで
、物理アドレスとオフセットは、メモリ・スイッチを介
してその識別された第２のポートへ供給される。このよ
うにして、インテリジェント・ターミナルは、メモリ・
スイッチの識別された第２のポートに対応する、共用メ
モリの部分にあるメモリ位置をアドレスし、また該共用
メモリ部分における正確な位置が、最初にターミナルか
ら供給されたアドレスのオフセット部分により与えられ
る。
インテリジェント・ターミナルから、成るケーバビリテ
イを識別しかつオフセットを含むローカル仮想アドレス
を受取り、このケーパビリテイをターミナル・スイッチ
のポート識別子（ＩＤ）と論理アドレスに変換する。次
いで、論理アドレスとオフセットは、ターミナル・スイ
ッチを介して、その識別された第２のポートへ、そこか
ら更に、このポート専用の関連するメモリ・マッピング
・ボックスへと供給される。メモリ・マッピング・ボッ
クスは、この論理アドレスを、メモリ・スイッチのポー
ト識別子（ＩＤ）および物理アドレスに変換し、次いで
、物理アドレスとオフセットは、メモリ・スイッチを介
してその識別された第２のポートへ供給される。このよ
うにして、インテリジェント・ターミナルは、メモリ・
スイッチの識別された第２のポートに対応する、共用メ
モリの部分にあるメモリ位置をアドレスし、また該共用
メモリ部分における正確な位置が、最初にターミナルか
ら供給されたアドレスのオフセット部分により与えられ
る。
メモリ拳マツピング昏ボックスにある変換テーブルは中
央メモリ・コントローラによって更新されるので、各々
のメモリ・マッピング・ボックスはいっても、受取った
論理アドレスに対応するメモリ・モジュールにある物理
アドレスが分る。通信サービス・プロセッサは、所与の
ターミナルに現に使用可能なすべてのケーバビリテイの
変換情報のテーブルを維持し、このテーブルの成る部分
が各々のターミナル・マツピング命ボックスニ維持され
る。成るケーパビリテイを用いるには、ターミナルはこ
のケーバビリテイを、ターミナル・マッピング・ボック
スにある適切なレジスタにロードし、そして該ターミナ
ル・マッピング・ボックスは該ケーパビリテイが当該タ
ーミナルに使用可能かどうかを調べる。その後、ターミ
ナルは、ロードされたレジスタを指定するだけで、所望
のケーパビリテイを使用することができる。若し、要求
されたケーパビリテイがターミナル・マッピング・ボッ
クスの変換テーブルに存在しなければ、通信サービス・
プロセッサに間合わせて、とのケーパビリテイが使用で
きるかどうかを判定する。
央メモリ・コントローラによって更新されるので、各々
のメモリ・マッピング・ボックスはいっても、受取った
論理アドレスに対応するメモリ・モジュールにある物理
アドレスが分る。通信サービス・プロセッサは、所与の
ターミナルに現に使用可能なすべてのケーバビリテイの
変換情報のテーブルを維持し、このテーブルの成る部分
が各々のターミナル・マツピング命ボックスニ維持され
る。成るケーパビリテイを用いるには、ターミナルはこ
のケーバビリテイを、ターミナル・マッピング・ボック
スにある適切なレジスタにロードし、そして該ターミナ
ル・マッピング・ボックスは該ケーパビリテイが当該タ
ーミナルに使用可能かどうかを調べる。その後、ターミ
ナルは、ロードされたレジスタを指定するだけで、所望
のケーパビリテイを使用することができる。若し、要求
されたケーパビリテイがターミナル・マッピング・ボッ
クスの変換テーブルに存在しなければ、通信サービス・
プロセッサに間合わせて、とのケーパビリテイが使用で
きるかどうかを判定する。
若し使用可能なら、変換テーブルの情報が通信サービス
・プロセッサから、ターミナル・マッピング・ボックス
にある変換テーブルにロードされる。
・プロセッサから、ターミナル・マッピング・ボックス
にある変換テーブルにロードされる。
若し、要求されたケーバビリテイが使用できなければ、
エラーコードが戻って来る。
エラーコードが戻って来る。
高性能を得るには、各ターミナルのマイクロプロセッサ
およびローカル・メモリを、中央メモリおよびスイッチ
の近（に置き、また各ターミナルのディスプレイおよび
キーボードを遠隔の位置に置いて、これを中程度の速度
の直列リンクを介して中央システムに接続することがで
きる。
およびローカル・メモリを、中央メモリおよびスイッチ
の近（に置き、また各ターミナルのディスプレイおよび
キーボードを遠隔の位置に置いて、これを中程度の速度
の直列リンクを介して中央システムに接続することがで
きる。
Ｇ 実施例
Ｇ１ 相互接続システム全般（第１図、第３図）本発明
は、分散配置された複数のマイクロプロセッサによって
中央の仮想メモリを共用するようにしたシステムに係り
、第１図はこのようなシステム全体の概略ブロック図を
示す。図示の如く、分散配置されたマイクロプロセッサ
は、中央メモリ１２を共用する複数のインテリジェント
φターミナル１０を構成する。中央メモリ１２へのアク
セスは、ターミナル拳マッピング・ボックス（以下［Ｔ
ＭＢＪと略す）１４、ターミナル・スイッチ（ＴＳ）１
６．メモリ・マツピング−ボックス（以下［ＭＭＢｊと
略す）１８、およびメモリ・スイッチ（ＭＳ）２０を含
むスイッチング手段を介して行われる。各ターミナル１
ｏは、第３図に示すように、そのターミナルに特有のロ
ーカル処理を実行するマイクロプロセッサ２２、ローカ
ル番メモＩＪ ２４ 、制御バス２６、データ・バス２
８、およびそれぞれのＴＭＢ １４と通信するための両
方向性ポート３２を含む。
は、分散配置された複数のマイクロプロセッサによって
中央の仮想メモリを共用するようにしたシステムに係り
、第１図はこのようなシステム全体の概略ブロック図を
示す。図示の如く、分散配置されたマイクロプロセッサ
は、中央メモリ１２を共用する複数のインテリジェント
φターミナル１０を構成する。中央メモリ１２へのアク
セスは、ターミナル拳マッピング・ボックス（以下［Ｔ
ＭＢＪと略す）１４、ターミナル・スイッチ（ＴＳ）１
６．メモリ・マツピング−ボックス（以下［ＭＭＢｊと
略す）１８、およびメモリ・スイッチ（ＭＳ）２０を含
むスイッチング手段を介して行われる。各ターミナル１
ｏは、第３図に示すように、そのターミナルに特有のロ
ーカル処理を実行するマイクロプロセッサ２２、ローカ
ル番メモＩＪ ２４ 、制御バス２６、データ・バス２
８、およびそれぞれのＴＭＢ １４と通信するための両
方向性ポート３２を含む。
中央メモリ１２の帯域幅をインタリーブ式アクセスによ
って改善するとともに、中央メモリ１２を中央メモリ・
コントローラ（以下１’−ＣＭＣＪと略す）６４によっ
て制御することができるようにするためには、メモリ１
２を互いに独立する複数のメモリ・モジュール（ＭＭ）
へ区分することが望ましい。ＣＭＣ３４は、特願昭５９
−２４３５５６号明細書に開示されているマルチプロセ
ッサ用のメモリ・コントローラでもよい。スイッチ１６
および２０は、無閉塞スイッチ、できればクロスポイン
ト・スイッチであることが望ましい。ターミナル・スイ
ッチ１６の一方の側にある各ポートは、それぞれＴＭＢ
１４に専用され、ターミナル・スイッチ１６の他方の
側にある各ポートは、それぞれＭＭＢ １８に専用され
る。同様に、メモリ台スイッチ２０の一方の側にある各
ポートはそれぞれＭＭＢ １８に専用され、メモリ・ス
イッチ２０の他方の側にある各ポートは中央メモリ１２
のそれぞれのメモリ・モジュールに専用される。
って改善するとともに、中央メモリ１２を中央メモリ・
コントローラ（以下１’−ＣＭＣＪと略す）６４によっ
て制御することができるようにするためには、メモリ１
２を互いに独立する複数のメモリ・モジュール（ＭＭ）
へ区分することが望ましい。ＣＭＣ３４は、特願昭５９
−２４３５５６号明細書に開示されているマルチプロセ
ッサ用のメモリ・コントローラでもよい。スイッチ１６
および２０は、無閉塞スイッチ、できればクロスポイン
ト・スイッチであることが望ましい。ターミナル・スイ
ッチ１６の一方の側にある各ポートは、それぞれＴＭＢ
１４に専用され、ターミナル・スイッチ１６の他方の
側にある各ポートは、それぞれＭＭＢ １８に専用され
る。同様に、メモリ台スイッチ２０の一方の側にある各
ポートはそれぞれＭＭＢ １８に専用され、メモリ・ス
イッチ２０の他方の側にある各ポートは中央メモリ１２
のそれぞれのメモリ・モジュールに専用される。
通信サービス・プロセッサ（以下「Ｃ８Ｐ」と略す）３
６は、メモリ・スイッチ２０を介してＣＭＣ３４および
ＭＭＢ １８と通信するとともに、ターミナル・スイッ
チ１６を介してＴＭｌ’＋ １４と通信することにより
、ＴＭＢ １４が使用するアドレス変換テーブルを維持
し、またメインフレームｅプロセッサ３９とのインタフ
ェース、ロッキング、許可検査等の他の通信サービスを
実行する。
６は、メモリ・スイッチ２０を介してＣＭＣ３４および
ＭＭＢ １８と通信するとともに、ターミナル・スイッ
チ１６を介してＴＭｌ’＋ １４と通信することにより
、ＴＭＢ １４が使用するアドレス変換テーブルを維持
し、またメインフレームｅプロセッサ３９とのインタフ
ェース、ロッキング、許可検査等の他の通信サービスを
実行する。
Ｃ３Ｐ３６は、当該技術分野で周知のプロセッサのうち
適切なものを使用することができる。Ｃ８Ｐ３６Ｕメイ
ンフレーム・プロセッサ３１：モ通信することができる
ので、ターミナル１０が追加の処理能力を必要としてい
れば、メインフレーム・プロセッサ３９へのアクセスを
許可することができる。
適切なものを使用することができる。Ｃ８Ｐ３６Ｕメイ
ンフレーム・プロセッサ３１：モ通信することができる
ので、ターミナル１０が追加の処理能力を必要としてい
れば、メインフレーム・プロセッサ３９へのアクセスを
許可することができる。
Ｇ２ ターミナル・マッピング・ボックス（第２図）
ＴＭＢ １４の各々は、第２図に示すように、マイクロ
プロセッサ４０と、制御メモリ４４を含む読取り専用メ
モリ（ＲＯＭ）４２と、マツプ・テーブル４８および制
御レジスタ５０を含むランダム・アクセス・メモリ（Ｒ
ＡＭ）４６とを備えている。ポート５２は、ターミナル
・スイッチ１６の専用スイッチ・ポートとの通信用に設
けられている。
プロセッサ４０と、制御メモリ４４を含む読取り専用メ
モリ（ＲＯＭ）４２と、マツプ・テーブル４８および制
御レジスタ５０を含むランダム・アクセス・メモリ（Ｒ
ＡＭ）４６とを備えている。ポート５２は、ターミナル
・スイッチ１６の専用スイッチ・ポートとの通信用に設
けられている。
本システムの良好な実施例では、各々のターミナル１０
は、通常の方法でアドレスしうるそれ自身のローカル・
メモリ空間を有する。従って、中央メモリ１２がアクセ
スされるのは、成るターミナル１０がそのローカル・メ
モリ２４にあるアドレス以外のアドレスを生成する場合
だけである。
は、通常の方法でアドレスしうるそれ自身のローカル・
メモリ空間を有する。従って、中央メモリ１２がアクセ
スされるのは、成るターミナル１０がそのローカル・メ
モリ２４にあるアドレス以外のアドレスを生成する場合
だけである。
かかるローカル・アドレスと共用アドレスを識別する最
も簡単な手法は、ターミナル１０によって生成されたア
ドレスが、それ自身のローカル・メモリの容量を越えた
場合に中央メモリ１２をアクセスさせることである。と
こで、各々のターミナル１０によって発信されたメモリ
・アクセス要求が、命令取出しく取出し）、データ取出
しくロード）、およびデータ書込み（書込み）を識別す
るのに十分な制御情報を含んでいるものと仮定する。
も簡単な手法は、ターミナル１０によって生成されたア
ドレスが、それ自身のローカル・メモリの容量を越えた
場合に中央メモリ１２をアクセスさせることである。と
こで、各々のターミナル１０によって発信されたメモリ
・アクセス要求が、命令取出しく取出し）、データ取出
しくロード）、およびデータ書込み（書込み）を識別す
るのに十分な制御情報を含んでいるものと仮定する。
この制御情報のアドレス成分は仮想アドレスであるから
、ターミナル１０ではその限られたローカル・メモリ２
４をオーバーレイ技法によって活用するような複雑なプ
ログラムが不要となる。各ターミナル１０のアドレス空
間は、第１表に例示されている。
、ターミナル１０ではその限られたローカル・メモリ２
４をオーバーレイ技法によって活用するような複雑なプ
ログラムが不要となる。各ターミナル１０のアドレス空
間は、第１表に例示されている。
ターミナル１０のアドレス空間の一例
ＴＭＢ １４の各々は、それぞれのターミナル１０の内
部に設けられることもあり、或いはその外部に設けられ
ることもある。いずれの場合も、ＴＭＢ １４は、ター
ミナル１０によって発信されたメモリ・アクセス要求が
ローカル・メモリ２４又は中央メモリ１２のいずれに向
けられているかを判定する。若し、仮想アドレスが所定
の値よりも低ければ、当該ターミナル１０のローカル・
メモＩＪ ２４がその入出力動作をサービスするので、
１ＭＢ１４のそれ以上の動作は必要ない。ローカル・ア
クセスの場合は、クロスポイント・スイッチおよび中央
メモリ１２のモジュールはアクティブにされない。所定
の値よりも高い仮想アドレスは中央メモリ１２のアクセ
スを指示するから、このような仮想アドレスはＴＭＢ
１４によってスイッチ・ポートＩＤ、論理アドレスおよ
び制御データに変換されなければならない。このため、
各々のＴＭＢ １４に設けられたＲＡＭ４６は複数の制
御レジスタ５０を含む。一般に、メモリ・アクセスはデ
ータ読取り（ＤＲ，）、データ書込み（ＤＷ）または実
行、すなわち命令（ＩＲ）に分類されるので、本発明の
良好な実施例では、３個の制御レジスタ５０を設けるよ
うにしている。もちろん、これ以外の数の制御レジスタ
を設けることも可能である。ＴＭＢ １４は、以下で詳
細に説明するように制御レジスタ５０とマツプ・テーブ
ル４８を用いることにより、アドレスを送るべきターミ
ナル・スイッチ１６の出力ポートを決定し、仮想アドレ
スと制御情報を論理アドレスと制御情報に変換するとと
もに、スイッチ・プロトコルを満足するようにアドレス
長と制御コードを必要に応じて変更する。次いで、計算
されたスイッチ・ポートＩＤ、論理アドレスおよび他の
制御情報がターミナル・スイッチ１６に送られる。ター
ミナル・スイッチ１６は、指示されたターミナル・スイ
ッチ（ＴＳ）出力ポートに対応するＭＭＢ １８に単に
情報を送るように、ボー）ＩＤによって制御される受動
的なスイッチで構成するのが望ましい。
部に設けられることもあり、或いはその外部に設けられ
ることもある。いずれの場合も、ＴＭＢ １４は、ター
ミナル１０によって発信されたメモリ・アクセス要求が
ローカル・メモリ２４又は中央メモリ１２のいずれに向
けられているかを判定する。若し、仮想アドレスが所定
の値よりも低ければ、当該ターミナル１０のローカル・
メモＩＪ ２４がその入出力動作をサービスするので、
１ＭＢ１４のそれ以上の動作は必要ない。ローカル・ア
クセスの場合は、クロスポイント・スイッチおよび中央
メモリ１２のモジュールはアクティブにされない。所定
の値よりも高い仮想アドレスは中央メモリ１２のアクセ
スを指示するから、このような仮想アドレスはＴＭＢ
１４によってスイッチ・ポートＩＤ、論理アドレスおよ
び制御データに変換されなければならない。このため、
各々のＴＭＢ １４に設けられたＲＡＭ４６は複数の制
御レジスタ５０を含む。一般に、メモリ・アクセスはデ
ータ読取り（ＤＲ，）、データ書込み（ＤＷ）または実
行、すなわち命令（ＩＲ）に分類されるので、本発明の
良好な実施例では、３個の制御レジスタ５０を設けるよ
うにしている。もちろん、これ以外の数の制御レジスタ
を設けることも可能である。ＴＭＢ １４は、以下で詳
細に説明するように制御レジスタ５０とマツプ・テーブ
ル４８を用いることにより、アドレスを送るべきターミ
ナル・スイッチ１６の出力ポートを決定し、仮想アドレ
スと制御情報を論理アドレスと制御情報に変換するとと
もに、スイッチ・プロトコルを満足するようにアドレス
長と制御コードを必要に応じて変更する。次いで、計算
されたスイッチ・ポートＩＤ、論理アドレスおよび他の
制御情報がターミナル・スイッチ１６に送られる。ター
ミナル・スイッチ１６は、指示されたターミナル・スイ
ッチ（ＴＳ）出力ポートに対応するＭＭＢ １８に単に
情報を送るように、ボー）ＩＤによって制御される受動
的なスイッチで構成するのが望ましい。
Ｇ３ メモリφマッピング・ボックス
ＭＭＢ１８の各々は、第２図のＴＭＢ １４とほぼ同じ
構成を有し、そのＲＡＭ内に変換テーブルを含む。この
変換テーブルは、ターミナル・スイッチ１６から受取っ
た論理アドレスを、アクセスすべき特定のメモリ・モジ
ュールを指示するメモリ・スイッチ（ＭＳ）ポート■Ｄ
と該メモリ・モジュール内の物理アドレスとに変換する
。若し、ＭＭＢ １８にある変換テーブルが、要求アド
レスが中央メモリ１２に駐在していることを指示するな
ら、メモリ１２０入出力動作が実行され、か（てデータ
がターミナル１０から中央メモリ１２に書込まれるか、
または取出し又はロード・アクセスの場合は、メモリ１
２からのデータがスイッチ２０および１６ならびにＭＭ
Ｂ １８およびＴＭＢ１４を介してターミナル１０に送
られる。若し、ＭＭＢ１８が、要求アドレスが中央メモ
リ１２に駐在していないと判定すれば、ページフォール
ト・コマンドがＣＭＣ３４に送られる。ＣＭＣ３４は、
要求されたデータを駐在させるのに必要な入出力動作を
非同期的に決定して、これを開始させる。このため、Ｉ
／ Ｏ装置の形成を有する大容量メモリを、ＣＭＣ３
４に直接的に接続したり、或いは通常のデータベース・
システムを介して遠隔的に接続することができる。
構成を有し、そのＲＡＭ内に変換テーブルを含む。この
変換テーブルは、ターミナル・スイッチ１６から受取っ
た論理アドレスを、アクセスすべき特定のメモリ・モジ
ュールを指示するメモリ・スイッチ（ＭＳ）ポート■Ｄ
と該メモリ・モジュール内の物理アドレスとに変換する
。若し、ＭＭＢ １８にある変換テーブルが、要求アド
レスが中央メモリ１２に駐在していることを指示するな
ら、メモリ１２０入出力動作が実行され、か（てデータ
がターミナル１０から中央メモリ１２に書込まれるか、
または取出し又はロード・アクセスの場合は、メモリ１
２からのデータがスイッチ２０および１６ならびにＭＭ
Ｂ １８およびＴＭＢ１４を介してターミナル１０に送
られる。若し、ＭＭＢ１８が、要求アドレスが中央メモ
リ１２に駐在していないと判定すれば、ページフォール
ト・コマンドがＣＭＣ３４に送られる。ＣＭＣ３４は、
要求されたデータを駐在させるのに必要な入出力動作を
非同期的に決定して、これを開始させる。このため、Ｉ
／ Ｏ装置の形成を有する大容量メモリを、ＣＭＣ３
４に直接的に接続したり、或いは通常のデータベース・
システムを介して遠隔的に接続することができる。
Ｇ４ インテリジェント・ターミナル（第６図）前述の
ように、ターミナル１０の各々は、複数の異なったケー
パビリティ、すなわち（読取り／書込みアクセス、書込
み済みデータの読取りアクセス、等の如き）中央メモリ
１２に対する複数のアクセス・クラスを使用することが
できる。これを実現するため、各々のＴＭＢ １４が維
持するマツプ・テーブル４８には、当該ＴＭＢがターミ
ナル１０からの仮想アドレス（ケーパビリティ指示）を
、ターミナル・スイッチ１６のポート（ＴＳポート）と
論理アドレスに変換できるようにするための情報が保持
されている。またこのマツプ・テ一プル４８は、特定の
ケーパビリテイが向けられたアクセスの型（例えば、Ｄ
Ｒ，ＤＷまたはＩＲ）をも指示する。ＴＭＢ １４で維
持されるマツプ・テーブル４８の一例を下記の第２表に
示す。
ように、ターミナル１０の各々は、複数の異なったケー
パビリティ、すなわち（読取り／書込みアクセス、書込
み済みデータの読取りアクセス、等の如き）中央メモリ
１２に対する複数のアクセス・クラスを使用することが
できる。これを実現するため、各々のＴＭＢ １４が維
持するマツプ・テーブル４８には、当該ＴＭＢがターミ
ナル１０からの仮想アドレス（ケーパビリティ指示）を
、ターミナル・スイッチ１６のポート（ＴＳポート）と
論理アドレスに変換できるようにするための情報が保持
されている。またこのマツプ・テ一プル４８は、特定の
ケーパビリテイが向けられたアクセスの型（例えば、Ｄ
Ｒ，ＤＷまたはＩＲ）をも指示する。ＴＭＢ １４で維
持されるマツプ・テーブル４８の一例を下記の第２表に
示す。
ＴＭＢ１４で維持されるマツプ・テーブル４８は、実際
には、Ｃ３Ｆ１３＋１５に置かれた比較的大きいケーパ
ピリテイ・テーブルの一部を保持する、比較的小容量の
キャッシュ・メモリを含んでもよい。この場合、ＴＭＢ
１４のマツプ・テーブル４８は、ターミナル１０が必
要とする確率が最も大きいケーパピリテイだけをキャッ
シュ・メモリに常駐させるように、公知のキャッシュ管
理アルゴリズムに従って維持することができる。
には、Ｃ３Ｆ１３＋１５に置かれた比較的大きいケーパ
ピリテイ・テーブルの一部を保持する、比較的小容量の
キャッシュ・メモリを含んでもよい。この場合、ＴＭＢ
１４のマツプ・テーブル４８は、ターミナル１０が必
要とする確率が最も大きいケーパピリテイだけをキャッ
シュ・メモリに常駐させるように、公知のキャッシュ管
理アルゴリズムに従って維持することができる。
各々のＭＭＢ１８に設けられたテーブルは、１ＭＢ１４
のマツプ・テーブル４８に概ね似ているが、ＭＭＢ １
Ｂのテーブルは、論理アドレスをメモリ・スイッチ２
０のボー）（ＭＳポート）と物理アドレスに変換するた
めにのみ必要とされるにすぎない。従って、ＭＭＢ １
８のテーブルは、次の第３表に示すような形式を有する
。
のマツプ・テーブル４８に概ね似ているが、ＭＭＢ １
Ｂのテーブルは、論理アドレスをメモリ・スイッチ２
０のボー）（ＭＳポート）と物理アドレスに変換するた
めにのみ必要とされるにすぎない。従って、ＭＭＢ １
８のテーブルは、次の第３表に示すような形式を有する
。
第 ３ 表
前述のように、各々のターミナル１０は複数の異なった
ケーパピリテイ、すなわち中央メモリ１２に対する複数
のアクセス・クラスを使用することができる。一般に、
これらのアクセス・クラスは３つの型、すなわちＤＲ，
ＤＷおよびＩＲに分類できるので、所与の時点では、特
定のターミナル１０は、ＤＲアクセスの１つのクラス、
ＤＷアクセスの１つのクラスおよび（又は）ＩＲアクセ
スの１つのクラスしか実行しないものと考えられる。従
って、第１表に示すように、ＴＭＢ １４のメモリ空間
には３つの制御レジスタ５０しか設けられていない。各
々の制御レジスタ５０の機能は、各カテゴリで現に使用
されている特定のケーパビリテイを指示することである
。例えば、成るターミナル１０が、ケーパビリテイ・ア
クセスＸによって識別されるような、中央メモリ１２に
対する特定の型の読、取りアクセスを要求する場合、タ
ーミナル１０は連想アドレス、例えば要求されたケーパ
ビリテイに対応する、マツプ・テーブル４８中のアドレ
ス番識別するポインタ値を、ＤＲレジスタにロードする
。ＴＭＢ １４は、マツプ・テーブル４８を検査して該
ケーバビリテイが有効であることを確認する。次に、当
該ターミナル１０が読取りアドレスを供給すると、この
読取りアドレス、すなわち仮想アドレスの一部はＤＲレ
ジスタを指定する。そして、この仮想アドレスは、マツ
プ・テーブル４８の指示された位置に書込まれたデータ
に従って、Ｔ８ポートと論理アドレスに自動的に変換さ
れる。
ケーパピリテイ、すなわち中央メモリ１２に対する複数
のアクセス・クラスを使用することができる。一般に、
これらのアクセス・クラスは３つの型、すなわちＤＲ，
ＤＷおよびＩＲに分類できるので、所与の時点では、特
定のターミナル１０は、ＤＲアクセスの１つのクラス、
ＤＷアクセスの１つのクラスおよび（又は）ＩＲアクセ
スの１つのクラスしか実行しないものと考えられる。従
って、第１表に示すように、ＴＭＢ １４のメモリ空間
には３つの制御レジスタ５０しか設けられていない。各
々の制御レジスタ５０の機能は、各カテゴリで現に使用
されている特定のケーパビリテイを指示することである
。例えば、成るターミナル１０が、ケーパビリテイ・ア
クセスＸによって識別されるような、中央メモリ１２に
対する特定の型の読、取りアクセスを要求する場合、タ
ーミナル１０は連想アドレス、例えば要求されたケーパ
ビリテイに対応する、マツプ・テーブル４８中のアドレ
ス番識別するポインタ値を、ＤＲレジスタにロードする
。ＴＭＢ １４は、マツプ・テーブル４８を検査して該
ケーバビリテイが有効であることを確認する。次に、当
該ターミナル１０が読取りアドレスを供給すると、この
読取りアドレス、すなわち仮想アドレスの一部はＤＲレ
ジスタを指定する。そして、この仮想アドレスは、マツ
プ・テーブル４８の指示された位置に書込まれたデータ
に従って、Ｔ８ポートと論理アドレスに自動的に変換さ
れる。
Ｇ５ 要求の型
各々のターミナル１０が発信しうる要求には、基本的に
４つの異なった型がある。ターミナル１０によって発信
される第１の型の要求は、”新しい°°ケーバビリテイ
の要求と呼ばれる。これは、当該要求中のターミナルに
ついてまだ承認されていない、中央メモリ１２に対する
特定の型のアクセスを実行するような要求である。例え
ば、若し、成るターミナル１０が、そのコマンド・レジ
スタに要求を置いて、特定の型の書込みアクセスが要求
されていることを指示するならば、Ｃ３Ｐ３６とＣＭＣ
３４は、何が使用可能かを調べるとともに、当該ターミ
ナルが要求した書込みケーバビリテイを実行しうる、中
央メモリ１２内の領域を予約するように協働する。この
場合、ＭＭＢ １８とＴＭＢ １４のテーブルが適切に
更新されることはもちろんである。かくて、このケーパ
ビリテイは、当該ターミナルがそれを放棄するまでは、
現存するケーパビリテイとして、当該ターミナルに使用
可能な状態に留まる。
４つの異なった型がある。ターミナル１０によって発信
される第１の型の要求は、”新しい°°ケーバビリテイ
の要求と呼ばれる。これは、当該要求中のターミナルに
ついてまだ承認されていない、中央メモリ１２に対する
特定の型のアクセスを実行するような要求である。例え
ば、若し、成るターミナル１０が、そのコマンド・レジ
スタに要求を置いて、特定の型の書込みアクセスが要求
されていることを指示するならば、Ｃ３Ｐ３６とＣＭＣ
３４は、何が使用可能かを調べるとともに、当該ターミ
ナルが要求した書込みケーバビリテイを実行しうる、中
央メモリ１２内の領域を予約するように協働する。この
場合、ＭＭＢ １８とＴＭＢ １４のテーブルが適切に
更新されることはもちろんである。かくて、このケーパ
ビリテイは、当該ターミナルがそれを放棄するまでは、
現存するケーパビリテイとして、当該ターミナルに使用
可能な状態に留まる。
ターミナル１０によって発信される第２の型の要求はＴ
ＭＢ １４に対する要求であって、既に予約されている
中央メモリ１２内の指定された領域で当該ターミナルが
現存するケーバビリティの実行を開始しうるように、と
のケーパビリティを制御レジスタ５０にロードせしめる
ものである。
ＭＢ １４に対する要求であって、既に予約されている
中央メモリ１２内の指定された領域で当該ターミナルが
現存するケーバビリティの実行を開始しうるように、と
のケーパビリティを制御レジスタ５０にロードせしめる
ものである。
ターミナル１０によって発信される第６の型の要求は、
現存するケーバビリティを解放または終了させるための
ものである。かかる要求が発信された場合、Ｃ３Ｐ３６
とＣＭＣ３４は変換テーブルから対応する項目を削除す
るように動作し、かくて中央メモリ１２内の以前に予約
されていた領域が他のターミナルに使用可能となる。
現存するケーバビリティを解放または終了させるための
ものである。かかる要求が発信された場合、Ｃ３Ｐ３６
とＣＭＣ３４は変換テーブルから対応する項目を削除す
るように動作し、かくて中央メモリ１２内の以前に予約
されていた領域が他のターミナルに使用可能となる。
ターミナル１０によって発信される第４の要求は、アク
セス要求、すなわち制御レジスタ５０の１つに現に置か
れているケーパビリティを実行スるようなものである。
セス要求、すなわち制御レジスタ５０の１つに現に置か
れているケーパビリティを実行スるようなものである。
Ｇ６ 動作（第４Ａ図〜第６Ｂ図）
次に、関連する流れ図を参照して、前記各要求の処理動
作を詳細に説明する。
作を詳細に説明する。
先ず、ＴＭＢ１４の動作の流れ図を示す第４Ａ図および
第４Ｂ図を参照するに、ＴＭＢ １４は最初のステップ
９０ですべての制御レジスタ５０を無効とマークする。
第４Ｂ図を参照するに、ＴＭＢ １４は最初のステップ
９０ですべての制御レジスタ５０を無効とマークする。
これは、例えば、電源投入時の初期設定ルーチンの間に
実行することができる。
実行することができる。
次のステップ９５で、ＴＭＢ１４はそのターミナル１０
からの要求を待機する。新しいケーバビリテイの要求（
第１の型の要求）を受取ると、ＴＭＢ１４はステップ１
００でＣ３Ｐ３６へ要求を送って、要求中ターミナルに
よる特定の型のアクセスのための新しい空間を中央メモ
リ１２の中に予約するように指示する。この場合、第６
Ａ図に示すように、Ｃ３Ｐ３６はステップ２００で未使
用のケーパビリテイ番号とそれに関連する論理アドレス
（ＬＡ）を選択し、次いでステップ２０２で、中央メモ
リ１２の使用可能な物理アドレス（ＰＡ）を識別する要
求をＣＭＣ３４に送る。若し、ＣＭＣ３４が（例えば、
使用可能な中央メモリ１２の空間が不十分であるという
理由で）この要求を許可しないなら、この判断ステップ
２０４に続くステップ２０６で、ＣＳ Ｐ ５ ’６は
ステータス・エラーコードをＴＭＢ１４に送る。第４Ａ
図のステップ１０２で、このエラーコードを受取ると、
ＴＭＢ１４は第４Ｂ図のステップ１０４に進み、ステー
タス・エラーコードで要求中ターミナルに割込む。割込
まれた要求中ターミナルは、直ちに又はしばらくしてか
ら、その要求を反復することができる。
からの要求を待機する。新しいケーバビリテイの要求（
第１の型の要求）を受取ると、ＴＭＢ１４はステップ１
００でＣ３Ｐ３６へ要求を送って、要求中ターミナルに
よる特定の型のアクセスのための新しい空間を中央メモ
リ１２の中に予約するように指示する。この場合、第６
Ａ図に示すように、Ｃ３Ｐ３６はステップ２００で未使
用のケーパビリテイ番号とそれに関連する論理アドレス
（ＬＡ）を選択し、次いでステップ２０２で、中央メモ
リ１２の使用可能な物理アドレス（ＰＡ）を識別する要
求をＣＭＣ３４に送る。若し、ＣＭＣ３４が（例えば、
使用可能な中央メモリ１２の空間が不十分であるという
理由で）この要求を許可しないなら、この判断ステップ
２０４に続くステップ２０６で、ＣＳ Ｐ ５ ’６は
ステータス・エラーコードをＴＭＢ１４に送る。第４Ａ
図のステップ１０２で、このエラーコードを受取ると、
ＴＭＢ１４は第４Ｂ図のステップ１０４に進み、ステー
タス・エラーコードで要求中ターミナルに割込む。割込
まれた要求中ターミナルは、直ちに又はしばらくしてか
ら、その要求を反復することができる。
若シ、ＣＭＣ３６からの新しい物理アドレスに対するＣ
３Ｐ３６の要求が、第６Ａ図のステップ２０４で許可さ
れれば、Ｃ３Ｐ３６はステップ２０５で、ＭＳポートお
よび物理アドレス（ＰＡ）をＣＭＣ３４から受取る。第
６Ｂ図のステップ２０８で、Ｃ３Ｐ３６はこのケーパビ
リテイに対する将来の要求をサービスすべき１つのＭＭ
Ｂ １８を選択し、そしてステップ２１０で、（ＭＭＢ
、ＬＡ）の特定の組合せが（ＭＳポート、ＰＡ）に変換
されることをＣＭＣ３４に知らせる。ＣＭＣ３４は、こ
の情報をマスク・テーブルに記入スる。
３Ｐ３６の要求が、第６Ａ図のステップ２０４で許可さ
れれば、Ｃ３Ｐ３６はステップ２０５で、ＭＳポートお
よび物理アドレス（ＰＡ）をＣＭＣ３４から受取る。第
６Ｂ図のステップ２０８で、Ｃ３Ｐ３６はこのケーパビ
リテイに対する将来の要求をサービスすべき１つのＭＭ
Ｂ １８を選択し、そしてステップ２１０で、（ＭＭＢ
、ＬＡ）の特定の組合せが（ＭＳポート、ＰＡ）に変換
されることをＣＭＣ３４に知らせる。ＣＭＣ３４は、こ
の情報をマスク・テーブルに記入スる。
第６Ｂ図のステップ２１２で、Ｃ３Ｐ５６は、論理アド
レスからＭＳポートおよび物理アドレスへの変換データ
を、選択されたＭＭＢ １８のマツプ・テーブルに記入
するように、該ＭＭＢに通知し、そして最後のステップ
２１４で、要求されたケーパビリティをＴＳポートおよ
び論理アドレスにマツピングするための変換データを当
該ＴＭＢ１４に送る。第４Ａ図のステップ１０２で、要
求が許可されたことを検出した場合、ＴＭＢ１４は、新
しいケーパビリテイを含むようにそのマツプ・テーブル
４日を更新するとともに、この新しいケーパビリテイを
適切な制御レジスタ５ｏにロードし、この制御レジスタ
５０を有効とマークする。
レスからＭＳポートおよび物理アドレスへの変換データ
を、選択されたＭＭＢ １８のマツプ・テーブルに記入
するように、該ＭＭＢに通知し、そして最後のステップ
２１４で、要求されたケーパビリティをＴＳポートおよ
び論理アドレスにマツピングするための変換データを当
該ＴＭＢ１４に送る。第４Ａ図のステップ１０２で、要
求が許可されたことを検出した場合、ＴＭＢ１４は、新
しいケーパビリテイを含むようにそのマツプ・テーブル
４日を更新するとともに、この新しいケーパビリテイを
適切な制御レジスタ５ｏにロードし、この制御レジスタ
５０を有効とマークする。
これらの動作は、ステップ１０２Ａ（第４Ａ図）および
１０２Ｂ（第４Ｂ図）で行なわれる。
１０２Ｂ（第４Ｂ図）で行なわれる。
ターミナル１０によって発信される第２の型の要求は、
当該ターミナルにとって既に使用可能な°°現存する″
ケーパビリテイの要求である。このような場合、ターミ
ナル１０は、所望のケーパビリテイを適切な制御レジス
タ５０にロードし、そしてＴＭＢ １４はステップ１０
６（第４Ａ図）でそのマツプ・テーブル４８を検査して
該ケーパビリテイが使用可能かどうかを確認する。若し
、とのケーバビリテイの使用可能性が確認されたなら、
制御レジスタ５０はステップ１０６Ａで有効とマークさ
れる。一方、マツプ・テーブル４８を検査して、ケーパ
ビリテイが使用不能であることがわかれば、ＴＭＢ １
４はステップ１１０で、ｃｓｐ３６に対しＴＳポート、
論理アドレスおよび対応するアクセス権を要求する。こ
の場合、Ｃ３Ｐ３６は第６Ａ図のステップ２１６で、マ
スタ・ケーバビリテイ・テーブルを調べて、要求された
ケーパビリテイが、要求中ターミナル１ａに対し既に使
用可能にされているかどうかを判定する。若し、使用可
能ではないなら、ステップ２１８で、ステータス・エラ
ーコードがＴＭＢ １４に戻される。
当該ターミナルにとって既に使用可能な°°現存する″
ケーパビリテイの要求である。このような場合、ターミ
ナル１０は、所望のケーパビリテイを適切な制御レジス
タ５０にロードし、そしてＴＭＢ １４はステップ１０
６（第４Ａ図）でそのマツプ・テーブル４８を検査して
該ケーパビリテイが使用可能かどうかを確認する。若し
、とのケーバビリテイの使用可能性が確認されたなら、
制御レジスタ５０はステップ１０６Ａで有効とマークさ
れる。一方、マツプ・テーブル４８を検査して、ケーパ
ビリテイが使用不能であることがわかれば、ＴＭＢ １
４はステップ１１０で、ｃｓｐ３６に対しＴＳポート、
論理アドレスおよび対応するアクセス権を要求する。こ
の場合、Ｃ３Ｐ３６は第６Ａ図のステップ２１６で、マ
スタ・ケーバビリテイ・テーブルを調べて、要求された
ケーパビリテイが、要求中ターミナル１ａに対し既に使
用可能にされているかどうかを判定する。若し、使用可
能ではないなら、ステップ２１８で、ステータス・エラ
ーコードがＴＭＢ １４に戻される。
第４Ｂ図のステップ１１２で、このステータス・エラー
コードがＴＭＢ １４によって検出されると、ターミナ
ル１０はステップ１１４において、このステータス−エ
ラーコードで割込まれる。
コードがＴＭＢ １４によって検出されると、ターミナ
ル１０はステップ１１４において、このステータス−エ
ラーコードで割込まれる。
若し、Ｃ３Ｐ３６がそのケーバビリテイ・テーブルをス
テップ２１６（第６Ａ図）で調べて、要求されたケーバ
ビリテイが要求中ターミナルに使用可能であると判定す
れば、Ｃ３Ｐ３６はステップ２２０で、マツプ・テーブ
ル４８のデータを１ＭＢ１４に供給する。１ＭＢ１４は
第４Ｂ図のステップ１１６で、そのマツプ・テーブル４
８を更新するとともに、制御レジスタ５０を有効とマー
クする。若し、ＴＭＢが、例えば書込みケーパビリテイ
をＤＲレジスタにロードするように求められたのであれ
ば、ステータス・レジスタはロード成功を指示せず、エ
ラーコードが要求中ターミナルへ送られる。
テップ２１６（第６Ａ図）で調べて、要求されたケーバ
ビリテイが要求中ターミナルに使用可能であると判定す
れば、Ｃ３Ｐ３６はステップ２２０で、マツプ・テーブ
ル４８のデータを１ＭＢ１４に供給する。１ＭＢ１４は
第４Ｂ図のステップ１１６で、そのマツプ・テーブル４
８を更新するとともに、制御レジスタ５０を有効とマー
クする。若し、ＴＭＢが、例えば書込みケーパビリテイ
をＤＲレジスタにロードするように求められたのであれ
ば、ステータス・レジスタはロード成功を指示せず、エ
ラーコードが要求中ターミナルへ送られる。
前述の説明は、ターミナル１０による新しいケーパビリ
テイの要求、または現に制御レジスタ５０に書込まれて
いない現存するケ〜バビリテイの要求に関するものであ
る。これらの２つのプロセスのどちらかが完了した後は
、ターミナル１０は単にアクセス・アドレスをＴＭＢ
１４に供給するだけで、中央メモリ１２をアクセスする
ことができる。以下、このような動作を詳細に説明する
。
テイの要求、または現に制御レジスタ５０に書込まれて
いない現存するケ〜バビリテイの要求に関するものであ
る。これらの２つのプロセスのどちらかが完了した後は
、ターミナル１０は単にアクセス・アドレスをＴＭＢ
１４に供給するだけで、中央メモリ１２をアクセスする
ことができる。以下、このような動作を詳細に説明する
。
先ず第４Ａ図を参照するに、ＴＭＢ １４はそのターミ
ナル１０から、１つの制御レジスタ５０を指定するアク
セス・アドレスとオフセットを受取る。
ナル１０から、１つの制御レジスタ５０を指定するアク
セス・アドレスとオフセットを受取る。
ＴＭＢ １４はステップ１２０で、アドレスされた制御
レジスタ５０を調べて、それが有効とマークされている
かどうかを判定する。若し、有効とマークされていなけ
れば、エラー・コードが当該ターミナルに戻されて、こ
のターミナルが所望のケーパビリテイを制御レジスタ５
０にロードする要求を発信しなければならない仁とを指
示する。この動作はステップ１２０Ａで行なわれる。一
方、制御レジスタ５０の内容が有効なら、すなわちこの
制御レジスタ５０が既にＣ３Ｐ３６によって承認されて
いるケーパビリテイを含むなら、１ＭＢ１４はそのマツ
プ・テーブル４８を参照して、この制御レジスタ５０を
指定したターミナル１０からの仮想アドレスの一部を、
ＴＳポートおよび論理アドレスと置換える。この動作は
ステップ１２０Ｂで行なわれる。ＴＭＢ １４はステッ
プ１２０Ｃで、これらのＴＳポート、論理アドレスおよ
びオフセットをターミナルΦスイッチ１６に送る。
レジスタ５０を調べて、それが有効とマークされている
かどうかを判定する。若し、有効とマークされていなけ
れば、エラー・コードが当該ターミナルに戻されて、こ
のターミナルが所望のケーパビリテイを制御レジスタ５
０にロードする要求を発信しなければならない仁とを指
示する。この動作はステップ１２０Ａで行なわれる。一
方、制御レジスタ５０の内容が有効なら、すなわちこの
制御レジスタ５０が既にＣ３Ｐ３６によって承認されて
いるケーパビリテイを含むなら、１ＭＢ１４はそのマツ
プ・テーブル４８を参照して、この制御レジスタ５０を
指定したターミナル１０からの仮想アドレスの一部を、
ＴＳポートおよび論理アドレスと置換える。この動作は
ステップ１２０Ｂで行なわれる。ＴＭＢ １４はステッ
プ１２０Ｃで、これらのＴＳポート、論理アドレスおよ
びオフセットをターミナルΦスイッチ１６に送る。
かくて、ターミナル−スイッチ１６は、当該ＴＭＢ１４
と指定されたＴＳポートの間の接続を確立して、第４Ｂ
図のステップ１２０Ｄで、これらの論理アドレスおよび
オフセットを対応スるＭＭＢ１８に送る。
と指定されたＴＳポートの間の接続を確立して、第４Ｂ
図のステップ１２０Ｄで、これらの論理アドレスおよび
オフセットを対応スるＭＭＢ１８に送る。
次に、第５図のステップ３０６では、ＭＭ８１８はその
マツプ・テーブルを検査して、受取った論理アドレスが
駐在しているかどうかを判定する。
マツプ・テーブルを検査して、受取った論理アドレスが
駐在しているかどうかを判定する。
中央メモリ１２にある領域が、この割当てられたケーバ
ビリテイのために予約されていたとしても、ＣＭＣ３４
がこの予約メモリ領域を他の目的に流用することがある
。このような場合、ＣＭ（４４はこのメモリ領域内のデ
ータをその補助メモリに書出すとともに、適切なＭＭＢ
１８のマツグーテーブルから対応する項目を削除する
。若し、ＭＭＢ１８がステップ３０６で、要求された論
理アドレスがそのマツプ・テーブルに駐在していないと
判定すれば、このＭＭＢ１８はステップ６０８で、メモ
リ・スイッチ２０を介するＣＭＣ３４との接続をオープ
ンし、そしてステップ３１０で、ＣＭＣ３４に新しい変
換データを要求する。ＣＭＣ３４は、要求されたデータ
を駐在させるのに必要な入出力動作を非同期的に決定し
てこれを開始させる。この動作は、前記特願昭５９−２
４３５５６号明細書に詳細に説明しているように、ＣＭ
Ｃろ４に設けられたマイクロプロセッサの非同期アレイ
を用いて良好に行なうことができる。ＣＭＣ３４は、要
求データを補助メモリから検索し、これを中央メモリ１
２に書込み、次いでこのデータをアクセスできるＭＳポ
ートおよび物理アドレスをＭＭＢ １ Ｂに通知する。
ビリテイのために予約されていたとしても、ＣＭＣ３４
がこの予約メモリ領域を他の目的に流用することがある
。このような場合、ＣＭ（４４はこのメモリ領域内のデ
ータをその補助メモリに書出すとともに、適切なＭＭＢ
１８のマツグーテーブルから対応する項目を削除する
。若し、ＭＭＢ１８がステップ３０６で、要求された論
理アドレスがそのマツプ・テーブルに駐在していないと
判定すれば、このＭＭＢ１８はステップ６０８で、メモ
リ・スイッチ２０を介するＣＭＣ３４との接続をオープ
ンし、そしてステップ３１０で、ＣＭＣ３４に新しい変
換データを要求する。ＣＭＣ３４は、要求されたデータ
を駐在させるのに必要な入出力動作を非同期的に決定し
てこれを開始させる。この動作は、前記特願昭５９−２
４３５５６号明細書に詳細に説明しているように、ＣＭ
Ｃろ４に設けられたマイクロプロセッサの非同期アレイ
を用いて良好に行なうことができる。ＣＭＣ３４は、要
求データを補助メモリから検索し、これを中央メモリ１
２に書込み、次いでこのデータをアクセスできるＭＳポ
ートおよび物理アドレスをＭＭＢ １ Ｂに通知する。
第５図のステップ３１２で、ＭＭＢ １８はそのマツプ
・テーブルを新しい変換データによって更新する。
・テーブルを新しい変換データによって更新する。
ＭＭＢ １８のマツプ・テーブルがステップ６１２で適
切に更新された後、またはステップ３０６で論理アドレ
スがマツプ・テーブルに駐在すると最初に判定された場
合、ＭＭＢ １ Ｂは、受取った論理アドレスを、対応
するＭＳポートおよび物理アドレスと置換え、メモリ・
スイッチ２０の指示されたＭＳポートとの接続を確立す
る。前記動作はステップ３０６Ａおよび３０６Ｂで行な
われる。
切に更新された後、またはステップ３０６で論理アドレ
スがマツプ・テーブルに駐在すると最初に判定された場
合、ＭＭＢ １ Ｂは、受取った論理アドレスを、対応
するＭＳポートおよび物理アドレスと置換え、メモリ・
スイッチ２０の指示されたＭＳポートとの接続を確立す
る。前記動作はステップ３０６Ａおよび３０６Ｂで行な
われる。
ＭＭＢ １ Ｂはステップ６１６で、物理アドレスおよ
びオフセットによって指定されたメモリ位置をアクセス
する。ここで、物理アドレスは要求されたレコードを発
見しうるメモリ・ブロックの先頭を指示し、オフセット
は該ブロック内の位置を指示するようなものである。所
望のメモリ位置がアクセスされた後、ＴＭＢ １８は第
４Ｂ図に示すように動作する。すなわち、ステップ１２
２でこのメモリ位置への書込みを行なうか、またはステ
ップ１２４でこのメモリ位置からの読取りを行ない、次
いでステップ１２４Ａで新しいデータの転送を待機する
。
びオフセットによって指定されたメモリ位置をアクセス
する。ここで、物理アドレスは要求されたレコードを発
見しうるメモリ・ブロックの先頭を指示し、オフセット
は該ブロック内の位置を指示するようなものである。所
望のメモリ位置がアクセスされた後、ＴＭＢ １８は第
４Ｂ図に示すように動作する。すなわち、ステップ１２
２でこのメモリ位置への書込みを行なうか、またはステ
ップ１２４でこのメモリ位置からの読取りを行ない、次
いでステップ１２４Ａで新しいデータの転送を待機する
。
最後に、ターミナル１０からそのＴＭＢ １４に供給さ
れる第６の型の要求、すなわちもはや必要なしと決定さ
れた現存のケーパビリテイを削除することにより、中央
メモリ１２を解放するような要求について説明する。第
４Ａ図に示すように、関連するターミナル１０から現存
するケーパビリテイを解放するための要求を受取ると、
ＴＢＭ１４はステップ１２８で、そのマツプ拳テーブル
４８から対応する項目を削除する。ステップ１３０で、
Ｃ３Ｐ３６に前記削除が通知され、かくてＣ３Ｐ３６は
第６Ａ図のステップ２２６および２２８に示すように動
作する。すなわち、それ自身のマツプ・テーブルからケ
ーパビリテイを削除し、そしてＣＭＣ５４および適切な
ＭＭＢ １ Ｂに対し、論理アドレスの変換データをそ
れらのマツプ・テーブルから削除するように通知する。
れる第６の型の要求、すなわちもはや必要なしと決定さ
れた現存のケーパビリテイを削除することにより、中央
メモリ１２を解放するような要求について説明する。第
４Ａ図に示すように、関連するターミナル１０から現存
するケーパビリテイを解放するための要求を受取ると、
ＴＢＭ１４はステップ１２８で、そのマツプ拳テーブル
４８から対応する項目を削除する。ステップ１３０で、
Ｃ３Ｐ３６に前記削除が通知され、かくてＣ３Ｐ３６は
第６Ａ図のステップ２２６および２２８に示すように動
作する。すなわち、それ自身のマツプ・テーブルからケ
ーパビリテイを削除し、そしてＣＭＣ５４および適切な
ＭＭＢ １ Ｂに対し、論理アドレスの変換データをそ
れらのマツプ・テーブルから削除するように通知する。
第４Ａ図のステップ１３２で、ＴＭＢ １４は、削除す
べきケーパビリテイが現に制御レジスタ５０にあるかど
うかを判定し、若しあれば、該レジスタを無効とマーク
する。
べきケーパビリテイが現に制御レジスタ５０にあるかど
うかを判定し、若しあれば、該レジスタを無効とマーク
する。
ターミナル１０からのアクセス要求の外に、Ｃ３Ｐ３６
は第６Ａ図に示すようなブロック転送要求も処理しつる
。メインフレーム・プロセッサろ９からのＣ特定のＭＳ
ポート、物理アドレスおよびブロックサイズを識別する
）このようなブロック転送要求に応答して、Ｃ３Ｐ３６
はステップ２５０および２５２で、メモリ・スイッチ２
０を介して指示されたＭＳポートへのチャネルをオーブ
ンし、ブロック転送を実行する。
は第６Ａ図に示すようなブロック転送要求も処理しつる
。メインフレーム・プロセッサろ９からのＣ特定のＭＳ
ポート、物理アドレスおよびブロックサイズを識別する
）このようなブロック転送要求に応答して、Ｃ３Ｐ３６
はステップ２５０および２５２で、メモリ・スイッチ２
０を介して指示されたＭＳポートへのチャネルをオーブ
ンし、ブロック転送を実行する。
本発明による他の改良点は、種々のシステム構成要素の
物理的位置にある。中央メモリ１２とターミナル１０内
のマイクロプロセッサ２２との間のデータ転送は比較的
高速度、例えば１メガバイト／秒または１０メガバイト
／秒程度の速度で行なうことが有利であるので、このよ
うな速度でデータを転送しうる伝送媒体が比較的高価で
あることを考慮すれば、かかるデータ転送経路の長さを
できるだけ短（することが望ましい。かくて本システム
は、中央メモリ１２、ＴＭＢ １４およびＭＭＢｌＢ、
スイッチ１６および２０、ＣＭＣ３４、Ｃ３Ｐ３６なら
びに各ターミナル１００マイクロプロセッサ部分をすべ
て集中配置することにより、それらのデータ転送経路を
最小限にすることができる。キーボードおよびディスプ
レイの組合せについては、その各々を遠隔の位置に置き
、これをかなり長いデータ転送線を介して中央位置に接
続することができる。しかしながら、キーボード／モニ
タの組合せとデータ処理システムの他の部分との間のデ
ータ転送は、２４００バイト／秒または９６００バイト
／秒程度の比較的低いデータ速度しか必要としないので
、かなりの費用を節約することができる。更に、比較的
高頻度の保守を要するすべてのシステム構成要素を集中
的に配置し、高頻度の保守を要しないキーボードおよび
ディスプレイのみを遠方に配置することができるという
利点もある。
物理的位置にある。中央メモリ１２とターミナル１０内
のマイクロプロセッサ２２との間のデータ転送は比較的
高速度、例えば１メガバイト／秒または１０メガバイト
／秒程度の速度で行なうことが有利であるので、このよ
うな速度でデータを転送しうる伝送媒体が比較的高価で
あることを考慮すれば、かかるデータ転送経路の長さを
できるだけ短（することが望ましい。かくて本システム
は、中央メモリ１２、ＴＭＢ １４およびＭＭＢｌＢ、
スイッチ１６および２０、ＣＭＣ３４、Ｃ３Ｐ３６なら
びに各ターミナル１００マイクロプロセッサ部分をすべ
て集中配置することにより、それらのデータ転送経路を
最小限にすることができる。キーボードおよびディスプ
レイの組合せについては、その各々を遠隔の位置に置き
、これをかなり長いデータ転送線を介して中央位置に接
続することができる。しかしながら、キーボード／モニ
タの組合せとデータ処理システムの他の部分との間のデ
ータ転送は、２４００バイト／秒または９６００バイト
／秒程度の比較的低いデータ速度しか必要としないので
、かなりの費用を節約することができる。更に、比較的
高頻度の保守を要するすべてのシステム構成要素を集中
的に配置し、高頻度の保守を要しないキーボードおよび
ディスプレイのみを遠方に配置することができるという
利点もある。
前述の分散配置された複数のプロセッサから成るローカ
ル０ネツトワークはメモリ結合され、システム内でバッ
ファされる共用ノアｌイルへのメモリ・マツブト入出力
を可能にし、遠方に配置されたデーターベースをサーバ
ビリテイに従ってアクセスすることを可能にし、すべて
の資源のオンライン再構成を可能にし、また既存の技術
を用いて実現することができる。各スイッチ接続の帯域
幅は、ターミナル１０のマイクロプロセッサ２２の速度
によってのみ駆動され、さらに本システムは、ローカル
・メモリ２４の制約によって妨げられない拡張されたロ
ーカル処理を可能とする上に、挿入リングまたは回報通
信ネットワークよりもかなりすぐれたコスト／パフォー
マンスヲ与よる。
ル０ネツトワークはメモリ結合され、システム内でバッ
ファされる共用ノアｌイルへのメモリ・マツブト入出力
を可能にし、遠方に配置されたデーターベースをサーバ
ビリテイに従ってアクセスすることを可能にし、すべて
の資源のオンライン再構成を可能にし、また既存の技術
を用いて実現することができる。各スイッチ接続の帯域
幅は、ターミナル１０のマイクロプロセッサ２２の速度
によってのみ駆動され、さらに本システムは、ローカル
・メモリ２４の制約によって妨げられない拡張されたロ
ーカル処理を可能とする上に、挿入リングまたは回報通
信ネットワークよりもかなりすぐれたコスト／パフォー
マンスヲ与よる。
共用ファイルへの入出力アクセスは、遠方のファイル・
サーバを経由するというよりも、相互接続システム内で
集中的にバッファされるのである。
サーバを経由するというよりも、相互接続システム内で
集中的にバッファされるのである。
従って、完全性を失うことなく、入出力アクセスの階層
的ステージングおよび分離を行なうことが可能となるが
、これはマッピング・ボックスおよび中央アドレス空間
割振りにより与えられるサーバピリテイ機構に起因する
ものである。
的ステージングおよび分離を行なうことが可能となるが
、これはマッピング・ボックスおよび中央アドレス空間
割振りにより与えられるサーバピリテイ機構に起因する
ものである。
このようなメモリ結合ネットワークと通常のデータベー
ス・システムの間のインタフェースは、制御情報が集中
化されているために、ゲートウェイ結合リング・ネット
ワークよりもずっと簡単でかつ効率的である。ケーパビ
リテイＯアドレッシングの直接サポートはデータベース
完全性検査のオフローディング等を容易にする。
ス・システムの間のインタフェースは、制御情報が集中
化されているために、ゲートウェイ結合リング・ネット
ワークよりもずっと簡単でかつ効率的である。ケーパビ
リテイＯアドレッシングの直接サポートはデータベース
完全性検査のオフローディング等を容易にする。
更に、本システムを共用サーバビリテイのために設計変
更することもできる。例えば、中央メモリ１２へ情報を
書込む１つのターミナル１０は、システム中の他のすべ
てのターミナル１０がこの情報の読取りアクセスを与え
られうろことを指示したり、または所要のパスワードを
与えられているターミナル１０だけがこの情報をアクセ
ス可能であることを指示することができる。Ｃ３Ｐ３６
は、各々のサーバビリテイがどのターミナル１０に使用
可能であるかを指示する情報を記憶し、またこのＣ３Ｐ
３６は、いくつのターミナル１０が任意の時刻にサーバ
ビリテイを使用していたかを示すレコードを維持するこ
とが望ましい。若し、サーバビリテイを生成したターミ
ナル１０がその後でとのサーバビリテイの解放を要求し
たなら、Ｃ３Ｐ３６は、そのテーブルから該サーバピリ
テイを削除しなければならないだけではなく、すべての
ＴＭＢ １４にあるマツプ・テーブル４８から該サーバ
ピリティが削除されたことも保証しなければならないで
あろう。従って、第６Ａ図のステップ２２６および２２
８が実行されるのは、解放中のサーバピリテイがもはや
どのターミナル１０によっても使用されていないことを
使用カウンタが指示する場合だけである。このような場
合には、論理アドレスの変換データはもはや必要ないか
らである。
更することもできる。例えば、中央メモリ１２へ情報を
書込む１つのターミナル１０は、システム中の他のすべ
てのターミナル１０がこの情報の読取りアクセスを与え
られうろことを指示したり、または所要のパスワードを
与えられているターミナル１０だけがこの情報をアクセ
ス可能であることを指示することができる。Ｃ３Ｐ３６
は、各々のサーバビリテイがどのターミナル１０に使用
可能であるかを指示する情報を記憶し、またこのＣ３Ｐ
３６は、いくつのターミナル１０が任意の時刻にサーバ
ビリテイを使用していたかを示すレコードを維持するこ
とが望ましい。若し、サーバビリテイを生成したターミ
ナル１０がその後でとのサーバビリテイの解放を要求し
たなら、Ｃ３Ｐ３６は、そのテーブルから該サーバピリ
テイを削除しなければならないだけではなく、すべての
ＴＭＢ １４にあるマツプ・テーブル４８から該サーバ
ピリティが削除されたことも保証しなければならないで
あろう。従って、第６Ａ図のステップ２２６および２２
８が実行されるのは、解放中のサーバピリテイがもはや
どのターミナル１０によっても使用されていないことを
使用カウンタが指示する場合だけである。このような場
合には、論理アドレスの変換データはもはや必要ないか
らである。
Ｈ効果
以上詳述したように、本発明によれば、仮想メモリの動
作を制御するために従来使用されていた非常に高速のプ
ロセッサにかえて、これよりずっと小型で低価格のプロ
セッサを使用し、これらのプロセッサを並列に動作させ
てかかる機能を従来と実質的に同等の速度で行わせるよ
うにしているので、システム全体のコストを著しく減少
することができる。
作を制御するために従来使用されていた非常に高速のプ
ロセッサにかえて、これよりずっと小型で低価格のプロ
セッサを使用し、これらのプロセッサを並列に動作させ
てかかる機能を従来と実質的に同等の速度で行わせるよ
うにしているので、システム全体のコストを著しく減少
することができる。
第１図は本発明に従った相互接続システムを示す概略ブ
ロック図、 第２図は第１図のターミナル・マッピング・ボックス（
ＴＭＢ ）１４の構成を示すブロック図、第６図は第１
図のインテリジェント・ターミナル１０の構成を示すブ
ロック図、 第４Ａ図および第４Ｂ図は第１図のターミナル・マッピ
ング・ボックス（ＴＭＢ）１４の動作を示す流れ図、 第５図は第１図のメモリ・マッピング・ボックス（ＭＭ
Ｂ）１８の動作を示す流れ図、第６Ａ図および第６Ｂ図
は第１図の通信サービス・プロセッサ（Ｃ８Ｐ）３６の
動作を示す流れ図である。 １０・・・・インテリジェント・ターミナル、１２・・
・・中央メモリ、１４・・・・ターミナル・マッピング
・ボックス（ＴＭＢ）、１６・・・・ターミナル・スイ
ッチ（ＴＳ）、１８・・・・メモリ・マッピング・ボッ
クス（ＭＭＢ）、２０・・・・メモリ・スイッチ（ＭＳ
）、６４・・・・中央メモリ・コントローラ（ＣＭＣ）
、６６・・・・通信サービス・プロセッサ（Ｃ８Ｐ）、
３９・・・・メインフレーム・プロセッサ。 出願人インターナショカル・ビジネス・マシーンズ畢コ
ーボレ―クタン代理人 弁理士 頓 宮 孝
−シーミナルスイッ千へ ＴＭＢのプ゛ロック図 値へ− １０′ ターミナルのブ′ロック図
ロック図、 第２図は第１図のターミナル・マッピング・ボックス（
ＴＭＢ ）１４の構成を示すブロック図、第６図は第１
図のインテリジェント・ターミナル１０の構成を示すブ
ロック図、 第４Ａ図および第４Ｂ図は第１図のターミナル・マッピ
ング・ボックス（ＴＭＢ）１４の動作を示す流れ図、 第５図は第１図のメモリ・マッピング・ボックス（ＭＭ
Ｂ）１８の動作を示す流れ図、第６Ａ図および第６Ｂ図
は第１図の通信サービス・プロセッサ（Ｃ８Ｐ）３６の
動作を示す流れ図である。 １０・・・・インテリジェント・ターミナル、１２・・
・・中央メモリ、１４・・・・ターミナル・マッピング
・ボックス（ＴＭＢ）、１６・・・・ターミナル・スイ
ッチ（ＴＳ）、１８・・・・メモリ・マッピング・ボッ
クス（ＭＭＢ）、２０・・・・メモリ・スイッチ（ＭＳ
）、６４・・・・中央メモリ・コントローラ（ＣＭＣ）
、６６・・・・通信サービス・プロセッサ（Ｃ８Ｐ）、
３９・・・・メインフレーム・プロセッサ。 出願人インターナショカル・ビジネス・マシーンズ畢コ
ーボレ―クタン代理人 弁理士 頓 宮 孝
−シーミナルスイッ千へ ＴＭＢのプ゛ロック図 値へ− １０′ ターミナルのブ′ロック図
Claims (1)
- 【特許請求の範囲】 複数のインテリジェント・ターミナル（たとえば第１図
の１０）と、共用メモリ（たとえば第１図の１２）と、
前記インテリジェント・ターミナルに前記共用メモリへ
のアクセスを与えるための相互接続手段とを備えたデー
タ処理において、前記相互接続手段が、 仮想アドレスおよびオフセットを含む第１のアドレスを
前記インテリジェント・ターミナルから受取り、該仮想
アドレスをターミナル・スイッチのポート識別子および
論理アドレスにそれぞれ変換する複数の第１マッピング
・ボックス（たとえば第１図の１４）と、 前記第１マッピング・ボックスにそれぞれ接続されてい
る複数の第１スイッチ・ポートと、複数の第２スイッチ
・ポートとを有し、前記論理アドレスおよびオフセット
を前記ターミナル・スイッチのポート識別子に対応する
該第２スイッチ・ポートに第２のアドレスとしてそれぞ
れ転送する第１スイッチ（たとえば第１図の１６）と、 前記第２のアドレスを受取り、該アドレスをメモリ・ス
イッチのポート識別子および物理アドレスにそれぞれ変
換する複数の第２マッピング・ボックス（たとえば第１
図の１８）と、 前記メモリ・スイッチのポート識別子および物理アドレ
スを受取る複数の第１スイッチ・ポートと、前記メモリ
のアドレス入力に接続されている複数の第２スイッチ・
ポートとを有し、前記物理アドレスおよびオフセットを
、前記メモリ・スイッチのポート識別子に対応する前記
第２スイッチ・ポートにそれぞれ転送する第２スイッチ （たとえば第１図の２０）を含むことを特徴とするデー
タ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/626,260 US4710868A (en) | 1984-06-29 | 1984-06-29 | Interconnect scheme for shared memory local networks |
| US626260 | 1984-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118053A true JPS6118053A (ja) | 1986-01-25 |
| JPH0449143B2 JPH0449143B2 (ja) | 1992-08-10 |
Family
ID=24509631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079465A Granted JPS6118053A (ja) | 1984-06-29 | 1985-04-16 | デ−タ処理システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4710868A (ja) |
| EP (1) | EP0166268B1 (ja) |
| JP (1) | JPS6118053A (ja) |
| CA (1) | CA1229422A (ja) |
| DE (1) | DE3577761D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008225673A (ja) * | 2007-03-09 | 2008-09-25 | Yazaki Corp | 中継コネクタユニット、ワイヤハーネス組付体、及び、電子機器制御システム |
| JP2011517003A (ja) * | 2008-04-15 | 2011-05-26 | フリースケール セミコンダクター インコーポレイテッド | マルチコア処理システム |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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