JPH01200466A - データ処理システム - Google Patents
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- JPH01200466A JPH01200466A JP63323181A JP32318188A JPH01200466A JP H01200466 A JPH01200466 A JP H01200466A JP 63323181 A JP63323181 A JP 63323181A JP 32318188 A JP32318188 A JP 32318188A JP H01200466 A JPH01200466 A JP H01200466A
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Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/468—Specific access rights for resources, e.g. using capability register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5061—Partitioning or combining of resources
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（関連出願）
下記の米国特許出願は本発明と関連する出願である。
本願の譲受人に対し譲渡された一年一月一日出願のＪ、
Ｌ、 Ｃｕｒｌｅｙ％Ｔ、 Ｓ、 ）ｌｉｒｓｃｈ％
Ｊ、 Ｃ。
Ｌ、 Ｃｕｒｌｅｙ％Ｔ、 Ｓ、 ）ｌｉｒｓｃｈ％
Ｊ、 Ｃ。
Ｐｅｎｎｅｙ、 １． Ｓ、 ｎｅｉｓｃｈ、 Ｔ、
’Ｒ，５Ｌａｐｌｉｎ、 Ｊｒ。
’Ｒ，５Ｌａｐｌｉｎ、 Ｊｒ。
およびり、 Ａ、 Ｗｕｒｚの米国特許出願第
号「複数の中央処理装置間でデータ処理システムに対等
の関係を持たせる装置および方法」本願の譲受人に対し
譲渡された一年一月一日出願のＪ、 Ｌ、 Ｃｕｒｌｅ
ｙ％Ｔ、 Ｓ、 １ｌｉｒｓｃｈ、 Ｊ、 （：。
号「複数の中央処理装置間でデータ処理システムに対等
の関係を持たせる装置および方法」本願の譲受人に対し
譲渡された一年一月一日出願のＪ、 Ｌ、 Ｃｕｒｌｅ
ｙ％Ｔ、 Ｓ、 １ｌｉｒｓｃｈ、 Ｊ、 （：。
Ｐｅｎｎｅｙ、 １． Ｓ、 ｌｌｅｉｓｃｈ％Ｊ、
Ｍ、 ５ａｎｄｉｎｉ 、 Ｔ、 Ｒ。
Ｍ、 ５ａｎｄｉｎｉ 、 Ｔ、 Ｒ。
５ｔａｐｌｉｎ、 Ｊｒ、およびり、 Ａ、 Ｗｕｒｚ
の同第 号「第２のオペレーティング・システム
によりデータ処理システムと対話するユーザにより第１
のオペレーティング・システムにより制御されるユーザ
・プログラムに対してアクセスする装置および方法」 〔産業上の利用分野〕 本発明は、データ処理システムに関し、特に複数の中央
処理装置を備えたデータ処理システムに関する。
の同第 号「第２のオペレーティング・システム
によりデータ処理システムと対話するユーザにより第１
のオペレーティング・システムにより制御されるユーザ
・プログラムに対してアクセスする装置および方法」 〔産業上の利用分野〕 本発明は、データ処理システムに関し、特に複数の中央
処理装置を備えたデータ処理システムに関する。
データ処理システムの処理能力を増大するため、１つの
手法はこのシステムに対して別の中央処理装置を接続す
ることである。１つのデータ処理システムにおける多数
の中央処理装置を選択する能力は、データ処理要件に対
するシステムの能力の有効な整合を許容する。複数の中
央処理装置を備えたデータ処理システムは、２つの形態
の１つをとる。先ず第１Ａ図において、従来技術におい
て見出された第１の構成による複数の中央処理装置を備
えたデータ処理システムが示されている。このデータ処
理システムは、１つのシステム・バスと接続された複数
の中央処理装置ｌｌ−１２を含む。中央処理装置１１−
１２は、オペレーティング・ソフトウェアおよびユーザ
のソフトウェア・プログラムの制御下でデータ・グルー
プの実際の操作を行なう。これまたシステム・パス１９
と接続された主記憶装置１６は、中央処理装置によりそ
の時使用中であるデータおよびプログラムの信号グルー
プを格納する。システム・バス１９と接続された入出力
装置１４〜１５が、大量のデータおよびプログラム信号
グループの格納装置、例えば磁気ディスク装置、システ
ムのユーザによるデータ入力のためのターミナル、およ
び遠隔場所とのデータおよびプログラムのグループの交
換のための通信装置を含む。システム・バスＩ９は、デ
ータ処理システムの構成要素間のデータ場よびプログラ
ムのグループの交換のための主な経路を提供する。
手法はこのシステムに対して別の中央処理装置を接続す
ることである。１つのデータ処理システムにおける多数
の中央処理装置を選択する能力は、データ処理要件に対
するシステムの能力の有効な整合を許容する。複数の中
央処理装置を備えたデータ処理システムは、２つの形態
の１つをとる。先ず第１Ａ図において、従来技術におい
て見出された第１の構成による複数の中央処理装置を備
えたデータ処理システムが示されている。このデータ処
理システムは、１つのシステム・バスと接続された複数
の中央処理装置ｌｌ−１２を含む。中央処理装置１１−
１２は、オペレーティング・ソフトウェアおよびユーザ
のソフトウェア・プログラムの制御下でデータ・グルー
プの実際の操作を行なう。これまたシステム・パス１９
と接続された主記憶装置１６は、中央処理装置によりそ
の時使用中であるデータおよびプログラムの信号グルー
プを格納する。システム・バス１９と接続された入出力
装置１４〜１５が、大量のデータおよびプログラム信号
グループの格納装置、例えば磁気ディスク装置、システ
ムのユーザによるデータ入力のためのターミナル、およ
び遠隔場所とのデータおよびプログラムのグループの交
換のための通信装置を含む。システム・バスＩ９は、デ
ータ処理システムの構成要素間のデータ場よびプログラ
ムのグループの交換のための主な経路を提供する。
次に第１Ｂ図においては、関連技術による多重プロセッ
サ・システムの第２の構成が示されている。一般に、シ
ステム・バス１９による代りにメモリー制御装置１４に
より構成要素が接続されることを除いて、同じ構成要素
が第１Ａ図における如き処理機能を行なうため人手可能
である。メモリー制御装置１４は、典型的には、制御信
号に応答してデータ処理システムの構成要素の接続を行
なう電子スイッチである。このメモリー制御装置１４は
また、バス指向のデータ処理システムにおいて一般に流
通する競合状態の解消の如き機能を提供することもでき
る。
サ・システムの第２の構成が示されている。一般に、シ
ステム・バス１９による代りにメモリー制御装置１４に
より構成要素が接続されることを除いて、同じ構成要素
が第１Ａ図における如き処理機能を行なうため人手可能
である。メモリー制御装置１４は、典型的には、制御信
号に応答してデータ処理システムの構成要素の接続を行
なう電子スイッチである。このメモリー制御装置１４は
また、バス指向のデータ処理システムにおいて一般に流
通する競合状態の解消の如き機能を提供することもでき
る。
第１Ａ図および第１Ｂ図のデータ処理システムは、典型
的には中央処理装置が同じ形式のものであるように関連
技術において構成される。同質のデータ処理システムに
おいては、オペレーティング・システムが同じかあるい
は類似しており、構成装置が同じか類似しており、また
データ処理システムに対して外部の装置において実施さ
れる操作が同じかあるいは類似する。中央処理装置が同
種であっても、中央処理装置間の競合を阻止するためか
なりの努力が払われ、これによりデータ処理システムの
資源に対する異なるアクティビティ間の競合を阻止する
。例えば、中央処理システムの１つが複数の中央処理装
置間での資源およびタスクの割当てを行なうよう選択す
ることができる。システムの資源は、データ処理機能を
行なう目的で中央処理装置がアクセスする記憶装置、タ
ーミナル、主記憶装置の記憶場所、および他のデータ処
理機構である。この関係は一般にマスター／スレーブ関
係と呼ばれるが、これは選択されたプロセッサにより表
明される制御の故である。しかし、同じオペレーティン
グ・システムの制御下で作動する中央処理装置がデータ
処理システムの相当のメンバーの下で作動し得る（マス
ター／スレーブ関係と対照的）いくつかのデータ処理シ
ステムが設計可能である。下記の文献は、複数の中央処
理装置がシステムの資源の競合を避けながらマスター／
スレーブ関係なしに１つのデータ処理システムに包含し
得る方法の事例を提供する。
的には中央処理装置が同じ形式のものであるように関連
技術において構成される。同質のデータ処理システムに
おいては、オペレーティング・システムが同じかあるい
は類似しており、構成装置が同じか類似しており、また
データ処理システムに対して外部の装置において実施さ
れる操作が同じかあるいは類似する。中央処理装置が同
種であっても、中央処理装置間の競合を阻止するためか
なりの努力が払われ、これによりデータ処理システムの
資源に対する異なるアクティビティ間の競合を阻止する
。例えば、中央処理システムの１つが複数の中央処理装
置間での資源およびタスクの割当てを行なうよう選択す
ることができる。システムの資源は、データ処理機能を
行なう目的で中央処理装置がアクセスする記憶装置、タ
ーミナル、主記憶装置の記憶場所、および他のデータ処
理機構である。この関係は一般にマスター／スレーブ関
係と呼ばれるが、これは選択されたプロセッサにより表
明される制御の故である。しかし、同じオペレーティン
グ・システムの制御下で作動する中央処理装置がデータ
処理システムの相当のメンバーの下で作動し得る（マス
ター／スレーブ関係と対照的）いくつかのデータ処理シ
ステムが設計可能である。下記の文献は、複数の中央処
理装置がシステムの資源の競合を避けながらマスター／
スレーブ関係なしに１つのデータ処理システムに包含し
得る方法の事例を提供する。
１９７１年１２月２８日発行のＧ、 Ｓ、 ｌ１ｏｆｆ
およびｎ、 ｐ。
およびｎ、 ｐ。
Ｋｅｌｌｙの米国特許第３，６３１，４０５号「プロセ
ッサ間のマイクロプログラムの共用方法」においては、
２つのマイクロプログラム化された処理装置がマイクロ
プログラムのレパートリの共用を許す制御要素を共用す
る。オペレーティング・システムの適当な呼出しにより
、第１のマイクロプログラム化された処理装置からの制
御信号が第２のマイクロプログラム化された処理装置へ
転送される。事実、このような形態は、監視プログラム
が制御するオペレーティング・システムにより資源が割
付けられた１つの処理装置として最もよく説明すること
ができる。監視プログラムの使用ならびに２つの処理装
置間の接続が、本発明において記述される同種の処理装
置の関係からこの形態を識別する。
ッサ間のマイクロプログラムの共用方法」においては、
２つのマイクロプログラム化された処理装置がマイクロ
プログラムのレパートリの共用を許す制御要素を共用す
る。オペレーティング・システムの適当な呼出しにより
、第１のマイクロプログラム化された処理装置からの制
御信号が第２のマイクロプログラム化された処理装置へ
転送される。事実、このような形態は、監視プログラム
が制御するオペレーティング・システムにより資源が割
付けられた１つの処理装置として最もよく説明すること
ができる。監視プログラムの使用ならびに２つの処理装
置間の接続が、本発明において記述される同種の処理装
置の関係からこの形態を識別する。
１９７８年１２月２６日発行のＩｌ、 Ｌ、 Ｓｉｅｇ
ｅｌ、Ｇ、 Ｆ。
ｅｌ、Ｇ、 Ｆ。
ＭｕｅＬｈｉｎｇ、 Ｊｒ、およびＥ、 Ｊ、１１ａｄ
ｋｏｗｓｋｉの米国特許第４，１：Ｉｆ、９４１号「リ
ンクされたマイクロプログラム化された複数の処理装置
」においては、複数のプロセッサが独立的に作動するこ
と、あるいはマスター／スレーブ関係が介在し得るよう
に再構成さすることを許容する複数のプロセッサの形態
が記述されている。複数のプロセッサが相互に連結され
、例え独立的と説明されるモードにおいて作動中でも独
立的ではなく、形態の決定およびアクティビティの割付
けのための監視ル制御構造に従属する。無論、アクティ
ビティの割付けの制御は、資源の割付けの制御を示唆す
る。更に、この米国特許により記述されるデータ処理シ
ステムは、単一のオペレーティング・システムを用いる
か、あるいは複数の同じオペレーティング・システムを
有する。
ｋｏｗｓｋｉの米国特許第４，１：Ｉｆ、９４１号「リ
ンクされたマイクロプログラム化された複数の処理装置
」においては、複数のプロセッサが独立的に作動するこ
と、あるいはマスター／スレーブ関係が介在し得るよう
に再構成さすることを許容する複数のプロセッサの形態
が記述されている。複数のプロセッサが相互に連結され
、例え独立的と説明されるモードにおいて作動中でも独
立的ではなく、形態の決定およびアクティビティの割付
けのための監視ル制御構造に従属する。無論、アクティ
ビティの割付けの制御は、資源の割付けの制御を示唆す
る。更に、この米国特許により記述されるデータ処理シ
ステムは、単一のオペレーティング・システムを用いる
か、あるいは複数の同じオペレーティング・システムを
有する。
この米国特許の発明は、制御可能な形態による単一のデ
ータ処理システムとしては最もよく記述されるように思
われる。本発明は、独立的に機能し得る異なるオペレー
ティング・システムを有する中央処理装置に関するもの
である。
ータ処理システムとしては最もよく記述されるように思
われる。本発明は、独立的に機能し得る異なるオペレー
ティング・システムを有する中央処理装置に関するもの
である。
１９８０年４月２９日発行のＲ，Ｌ、 Ｒａｗｌｉｎｇ
ｓおよびＩｌ、 Ｄ、 Ｍａｔｈｅｗｓの米国特許第４
，２００，９３０号［データ通信サブシステムのための
アダプタ・クラスタ・モジュール」においては、ホスト
処理装置が入出力信号によるルーチン通信機能を生じる
ため複数のデータ通信サブシステムを接続させることが
できる。データ通信サブシステムがホスト処理装置の故
障の場合に通信を続けることはできるが、データ通信サ
ブシステムに対するホスト処理装置の役割は、明らかに
マスター／スレーブ関係のそれである。相当のプロセッ
サ関係は、データ通信サブシステムがホスト処理装置に
対して使用可能な全ての資源に対してはアクセスしない
故に妥当しない。
ｓおよびＩｌ、 Ｄ、 Ｍａｔｈｅｗｓの米国特許第４
，２００，９３０号［データ通信サブシステムのための
アダプタ・クラスタ・モジュール」においては、ホスト
処理装置が入出力信号によるルーチン通信機能を生じる
ため複数のデータ通信サブシステムを接続させることが
できる。データ通信サブシステムがホスト処理装置の故
障の場合に通信を続けることはできるが、データ通信サ
ブシステムに対するホスト処理装置の役割は、明らかに
マスター／スレーブ関係のそれである。相当のプロセッ
サ関係は、データ通信サブシステムがホスト処理装置に
対して使用可能な全ての資源に対してはアクセスしない
故に妥当しない。
□年−月−日出願のＴ、 Ｓ、 １ｌｉｒｓｃｈ、
Ｊ、 Ｗ。
Ｊ、 Ｗ。
５ＬｏｎｉｅｒおよびＴ、 ０． ｌ１ｏｌｔｅｙの米
国特許出願第 号「独立したオペレーティング
・システムを有するマイクロコンピュータ・システム」
においては、Ｍ ＯＤ ４０Ｇオペレーテイング・シス
テムを持つＬＳＩ−６プロセツサと、ＭＳ−ＤＯ３また
はＣＰＭ−６８オペレーテイング・システムを持つ Ｉ
ｎＬｅ１社８０８６プロセツサが処理のレスポンシビリ
テイを共用している（ ＭｏＬ、ｏｒｏｌａ社６８０９
マイクロプロセッサも含まれるが、一般に入出力コント
ローラとして機能する。）、ＬＳＩ−６プロセツサは、
Ｉｎｔｅ１社８０８６プロセツサに対してはアクセス
できないメモリー空間を有する。更に、６８０９マイク
ロプロセツサにより行なわれる入出力の諸操作はＬＳＩ
−６プロセツサによってのみ開始することができ、その
結果Ｉｎｔｅ１８０８Ｂがマスター／スレーブ関係の一
形態であるＬＳＩ−６プロセツサの介入によってのみこ
の資源にアクセスする。
国特許出願第 号「独立したオペレーティング
・システムを有するマイクロコンピュータ・システム」
においては、Ｍ ＯＤ ４０Ｇオペレーテイング・シス
テムを持つＬＳＩ−６プロセツサと、ＭＳ−ＤＯ３また
はＣＰＭ−６８オペレーテイング・システムを持つ Ｉ
ｎＬｅ１社８０８６プロセツサが処理のレスポンシビリ
テイを共用している（ ＭｏＬ、ｏｒｏｌａ社６８０９
マイクロプロセッサも含まれるが、一般に入出力コント
ローラとして機能する。）、ＬＳＩ−６プロセツサは、
Ｉｎｔｅ１社８０８６プロセツサに対してはアクセス
できないメモリー空間を有する。更に、６８０９マイク
ロプロセツサにより行なわれる入出力の諸操作はＬＳＩ
−６プロセツサによってのみ開始することができ、その
結果Ｉｎｔｅ１８０８Ｂがマスター／スレーブ関係の一
形態であるＬＳＩ−６プロセツサの介入によってのみこ
の資源にアクセスする。
の未国特許出願第 号［多重
プロセッサ・システム・アーキテクチャ］においては、
２つのプロセッサの通信について記載されている。本出
願においえは、干渉のないメモリーの共用が、各プロセ
ッサ・システムと関連したバスを制御することにより達
成されている。これらのバスは特定のメモリー領域と接
続され、１つのプロセッサから第２のプロセッサ専用の
メモリーをアクセスするため、第１のプロセッサのバス
が第２のプロセッサのバスと接続されている。各バスと
関連する装置が、他のプロセッサのシステム・バスにア
クセスする能力を制御し、これにより各プロセッサのシ
ステム資源に対するアクセスを有効に制限する。
２つのプロセッサの通信について記載されている。本出
願においえは、干渉のないメモリーの共用が、各プロセ
ッサ・システムと関連したバスを制御することにより達
成されている。これらのバスは特定のメモリー領域と接
続され、１つのプロセッサから第２のプロセッサ専用の
メモリーをアクセスするため、第１のプロセッサのバス
が第２のプロセッサのバスと接続されている。各バスと
関連する装置が、他のプロセッサのシステム・バスにア
クセスする能力を制御し、これにより各プロセッサのシ
ステム資源に対するアクセスを有効に制限する。
更に最近、関心は、同種でない（一般に、互換性のない
）特性で機能する複数の中央処理装置を備えたデータ処
理システムにある。同種でない中央処理装置の使用でき
ることは、特に複数のプログラム・レパートリの可用性
を提供するシステム・ユーザにとフて特に有利であり得
る。
）特性で機能する複数の中央処理装置を備えたデータ処
理システムにある。同種でない中央処理装置の使用でき
ることは、特に複数のプログラム・レパートリの可用性
を提供するシステム・ユーザにとフて特に有利であり得
る。
理想的には、全ての中央処理装置は、同等の関係を持た
ねばならない、即ち関連技術に関して記述された補助的
な保護機構の利点もまくかつ１つの中央処理装置が全て
のアクティビティおよび資源の割付けを制御するマスタ
ー／スレーブ関係を持つことなく全ての資源のアクセス
が可能でなければならない。多くの中央処理装置は、資
源の割付けを行なうため必要なハードウェアおよび（ま
たは）ソフトウェアの機能を持たない。
ねばならない、即ち関連技術に関して記述された補助的
な保護機構の利点もまくかつ１つの中央処理装置が全て
のアクティビティおよび資源の割付けを制御するマスタ
ー／スレーブ関係を持つことなく全ての資源のアクセス
が可能でなければならない。多くの中央処理装置は、資
源の割付けを行なうため必要なハードウェアおよび（ま
たは）ソフトウェアの機能を持たない。
それにも拘らず、中央処理装置間の相当の関係は望まし
い多重プロセッサの関係であり、処理システムの容易な
拡張性を可能にする。
い多重プロセッサの関係であり、処理システムの容易な
拡張性を可能にする。
例え資源の割付けの実施のための機構が存在しなくとも
、どの中央処理装置でもデータ処理システムと接続する
ことを可能にする手法に対する需要が認められてきた。
、どの中央処理装置でもデータ処理システムと接続する
ことを可能にする手法に対する需要が認められてきた。
（発明の要約）
本発明の目的は、従来技術の詰問題を克服する改善され
たデータ処理システムの提供にある。
たデータ処理システムの提供にある。
本発明の１つの特徴は、複数の中央処理装置を備えた改
善されたデータ処理システムの提供にある。
善されたデータ処理システムの提供にある。
本発明の別の特徴は、異なるオペレーティング・システ
ムを使用する複数の中央処理装置を備えた改善されたデ
ータ処理システムの提供にある。
ムを使用する複数の中央処理装置を備えた改善されたデ
ータ処理システムの提供にある。
本発明の更に別の特徴は、異なるオペレーティング・シ
ステムの下で命令を実行する複数の中央処理装置が同等
の関係を持ち得る改善されたデータ処理システムの提供
にある。
ステムの下で命令を実行する複数の中央処理装置が同等
の関係を持ち得る改善されたデータ処理システムの提供
にある。
本発明の更に特定の特徴は、中央処理装置間の対話を制
御しながら、１つのデータ処理システムの２つの中央処
理装置が非階層的関係において作動することを許す装置
の提供にある。
御しながら、１つのデータ処理システムの２つの中央処
理装置が非階層的関係において作動することを許す装置
の提供にある。
本発明の更に他の特徴は、例えデータ処理システムと接
続される中央処理装置が必要な資源割付は強制機構を持
たなくとも、全ての中央処理装置が非階層的な関係を有
するデータ処理システムに対して１つの中央処理装置が
接続されることを許すことにある。
続される中央処理装置が必要な資源割付は強制機構を持
たなくとも、全ての中央処理装置が非階層的な関係を有
するデータ処理システムに対して１つの中央処理装置が
接続されることを許すことにある。
上記および他の特徴は、本発明によれば、一般に既にデ
ータ処理システムと接続された中央処理装置（単数また
は複数）と互換性のない中央処理装置をデータ処理シス
テムと接続することにより、達成される。この互換性の
ない中央処理装置は、中央処理装置のインターフェース
装置を介してデータ処理システムと接続されている。
ータ処理システムと接続された中央処理装置（単数また
は複数）と互換性のない中央処理装置をデータ処理シス
テムと接続することにより、達成される。この互換性の
ない中央処理装置は、中央処理装置のインターフェース
装置を介してデータ処理システムと接続されている。
この中央処理装置インターフェース装置は、接続された
中央処理装置がデータ処理システムの全ての資源に対し
てアクセスすることを許容できるデータ処理システムに
よる資源割付は機構を含む。中央処理装置インターフェ
ース装置は、接続された中央処理装置がアクセスできる
資源を動的に制御する。この中央処理装置インターフェ
ース装置はまた、初期化手順の間の潜在的な競合を排除
し、同種でない中央処理装置の作動に関する状況信号を
与え、かつ互換性のない中央処理装置に対して選択され
た制御信号を与える。
中央処理装置がデータ処理システムの全ての資源に対し
てアクセスすることを許容できるデータ処理システムに
よる資源割付は機構を含む。中央処理装置インターフェ
ース装置は、接続された中央処理装置がアクセスできる
資源を動的に制御する。この中央処理装置インターフェ
ース装置はまた、初期化手順の間の潜在的な競合を排除
し、同種でない中央処理装置の作動に関する状況信号を
与え、かつ互換性のない中央処理装置に対して選択され
た制御信号を与える。
本発明の上記・および他の特徴については、図面に関し
て以降の記述を読めば理解されよう。
て以降の記述を読めば理解されよう。
（実施例）
（図面の簡単な説明）
第２Ａ図においては、多重プロセッサのデータ処理シス
テムの１つのデータ処理システムの中央処理装置が同等
な関係をとることを許容する主な構成要素が示される。
テムの１つのデータ処理システムの中央処理装置が同等
な関係をとることを許容する主な構成要素が示される。
各中央処理装置１１（乃至１２）は、これと関連のある
装置、ソフトウェア手順、あるいはアドレスの生成を阻
止するソフトウェア・プログラムを有し、あるいは中央
処理装置ｉＢ乃至！２それぞれ）からは入出力装置に対
するアクセスの試みは一般にできない。この装置は、中
央処理装置１１の一部としてのアドレス生成装置１１１
、および中央処理装置１２の一部としてのアドレス生
成保護装置＋２１として示されている。主記憶装置１５
は、複数の領域に分割されている。領域１５１は中央処
理装置１１の作動を制御するオペレーティング・システ
ムのため留保されるが、領域＋５２は中央処理装置１２
の作動を制御するオペレーティング・システムのため留
保された主記憶装置の一部である。領域１５３で示され
る主記憶装置の部分は、中央処理装置１１により使用さ
れるファイル、テーブル、ソフトウェア手順等のため留
保されるが、領域！５４は中央処理装置１２により使用
されるファイル、テーブル、ソフトウェア・プログラム
のため留保されている。領域１５５は、中央処理装置＋
１および中央処理装置１２の双方にアクセス可能な共通
の領域である。
装置、ソフトウェア手順、あるいはアドレスの生成を阻
止するソフトウェア・プログラムを有し、あるいは中央
処理装置ｉＢ乃至！２それぞれ）からは入出力装置に対
するアクセスの試みは一般にできない。この装置は、中
央処理装置１１の一部としてのアドレス生成装置１１１
、および中央処理装置１２の一部としてのアドレス生
成保護装置＋２１として示されている。主記憶装置１５
は、複数の領域に分割されている。領域１５１は中央処
理装置１１の作動を制御するオペレーティング・システ
ムのため留保されるが、領域＋５２は中央処理装置１２
の作動を制御するオペレーティング・システムのため留
保された主記憶装置の一部である。領域１５３で示され
る主記憶装置の部分は、中央処理装置１１により使用さ
れるファイル、テーブル、ソフトウェア手順等のため留
保されるが、領域！５４は中央処理装置１２により使用
されるファイル、テーブル、ソフトウェア・プログラム
のため留保されている。領域１５５は、中央処理装置＋
１および中央処理装置１２の双方にアクセス可能な共通
の領域である。
第２Ｂ図においては、主記憶装置１５の記憶場所の割付
けについて更に詳細に記号的に示されている。関連する
中央処理装置のオペレーティング・システムのため留保
された領域１５１および１５２はそれぞれ、同等の関係
の作動のため重要な２つのサブ領域（それぞれ、１５１
Ａおよび１５１ Ｂ、および＋５２ Ａおよび１５２
Ｂ）を有する。
けについて更に詳細に記号的に示されている。関連する
中央処理装置のオペレーティング・システムのため留保
された領域１５１および１５２はそれぞれ、同等の関係
の作動のため重要な２つのサブ領域（それぞれ、１５１
Ａおよび１５１ Ｂ、および＋５２ Ａおよび１５２
Ｂ）を有する。
このサブ領域１５１Ａおよび１５２Ａは、資源のリスト
、即ち、関連する中央処理装置のため保留された入出力
装置および留保された主記憶装置の領域を提供する。サ
ブ領域１５１Ｂおよび１５２ Ｂは、２つの中央処理シ
ステムが通信できる手順を提供する。望ましい実施態様
においては、この通信は、典型的にはデータ処理システ
ムのメール・ボックスと呼ばれる手法を用いて、両方の
中央処理装置１１および１２により使用されるため保留
された主記憶装置の部分のサブ領域ｌ５５Ａを介して行
なわれる。この手法においては、メツセージは第１の中
央処理装置によりメール・ボックス１５５Ａに残され、
第２の中央処理装置はこのメール・ボックスを周期的に
読出すか、あるいはメツセージが得られることを第１の
中央処理装置により警報される。メール・ボックス１５
５Ａの内容の読出しと同時に、第２の中央処理装置は適
当な応答を行なうことができる。
、即ち、関連する中央処理装置のため保留された入出力
装置および留保された主記憶装置の領域を提供する。サ
ブ領域１５１Ｂおよび１５２ Ｂは、２つの中央処理シ
ステムが通信できる手順を提供する。望ましい実施態様
においては、この通信は、典型的にはデータ処理システ
ムのメール・ボックスと呼ばれる手法を用いて、両方の
中央処理装置１１および１２により使用されるため保留
された主記憶装置の部分のサブ領域ｌ５５Ａを介して行
なわれる。この手法においては、メツセージは第１の中
央処理装置によりメール・ボックス１５５Ａに残され、
第２の中央処理装置はこのメール・ボックスを周期的に
読出すか、あるいはメツセージが得られることを第１の
中央処理装置により警報される。メール・ボックス１５
５Ａの内容の読出しと同時に、第２の中央処理装置は適
当な応答を行なうことができる。
次に第３図においては、中央処理装置インターフェース
装置３０の主な構成要素が示されている。
装置３０の主な構成要素が示されている。
システム・バスＩ９が、システム・バス・インターフェ
ース装置１７と接続されている。このバスのインターフ
ェース装置１７は、システム・バス・インターフェース
装置１７と関連する装置に対して与えられる通信を識別
し、またシステム・バスに対して確立されたプロトコル
に従ってシステム・バス１９ヘメツセージを与えるため
の適当な装置を有する。システム・バスのインターフェ
ース装置１７はまた、ＡＣＫ−ＮＡＣＫ （肯定応答／
否定応答）判定装置＋７Ａを含む。システム・バス１９
からの通信は、システム・バス・インターフェース装置
１７を介して大カパッファ・レジスタ３１、状況／制御
論理装置３２、留保された記憶装置３４、主記憶装置保
護装置３５および入出力保護装置３６へ与えられる。状
況／ ｉｔ、ＩＪ御論理装置３２からの信号は、中央処
理装置１２およびシステム・バス・インターフェース装
置１７へ与えられる。留保記憶装置３４は、中央処理装
置１２から信号を受取り、（データ）信号を中央処理装
置Ｉ２へ与える。主記憶装置保護装置３５および入出力
保護装置３６は、中央処理装置１２から信号を受取り、
システム・バス要求装置３７へ信号を与える。システム
・バス出力レジスタ３７Ａを含むシステム・バス要求装
置３７は、中央処理装置１２から信号を受取り、中央処
理装置１２に対して信号を与える。
ース装置１７と接続されている。このバスのインターフ
ェース装置１７は、システム・バス・インターフェース
装置１７と関連する装置に対して与えられる通信を識別
し、またシステム・バスに対して確立されたプロトコル
に従ってシステム・バス１９ヘメツセージを与えるため
の適当な装置を有する。システム・バスのインターフェ
ース装置１７はまた、ＡＣＫ−ＮＡＣＫ （肯定応答／
否定応答）判定装置＋７Ａを含む。システム・バス１９
からの通信は、システム・バス・インターフェース装置
１７を介して大カパッファ・レジスタ３１、状況／制御
論理装置３２、留保された記憶装置３４、主記憶装置保
護装置３５および入出力保護装置３６へ与えられる。状
況／ ｉｔ、ＩＪ御論理装置３２からの信号は、中央処
理装置１２およびシステム・バス・インターフェース装
置１７へ与えられる。留保記憶装置３４は、中央処理装
置１２から信号を受取り、（データ）信号を中央処理装
置Ｉ２へ与える。主記憶装置保護装置３５および入出力
保護装置３６は、中央処理装置１２から信号を受取り、
システム・バス要求装置３７へ信号を与える。システム
・バス出力レジスタ３７Ａを含むシステム・バス要求装
置３７は、中央処理装置１２から信号を受取り、中央処
理装置１２に対して信号を与える。
次に第４図においては、望ましい実施態様において使用
された中央処理装置１２の構成要素のブロック図が示さ
れる。その主な処理機能は、プロセッサ装置４１、即ち
Ｉｎｔｅｌ ８０３８６素子により行なわれる。浮動
小数点演算の如き複雑な処理機能は、 ＩｎＬｅｌ ８
０３８７素子によって実現されるコプロセッサ装置４３
により与えられる。キャッシュ・メモリー装置４４は、
中央処理装置１２による処理のため必要なデータに対す
るアクセスを行なう。
された中央処理装置１２の構成要素のブロック図が示さ
れる。その主な処理機能は、プロセッサ装置４１、即ち
Ｉｎｔｅｌ ８０３８６素子により行なわれる。浮動
小数点演算の如き複雑な処理機能は、 ＩｎＬｅｌ ８
０３８７素子によって実現されるコプロセッサ装置４３
により与えられる。キャッシュ・メモリー装置４４は、
中央処理装置１２による処理のため必要なデータに対す
るアクセスを行なう。
次に第５図においては、状況／ ＦＩ＋ｌＪ御論理装置
３２の構成要素のブロック図が示されている。装置識別
レジスタ５１は、中央処理装置のインターフェース装置
３０と接続された中央処理装置１２に対する識別情報を
含む。コントローラ改訂番号レジスタ５２は、保護強制
装置３０の機能を識別する。
３２の構成要素のブロック図が示されている。装置識別
レジスタ５１は、中央処理装置のインターフェース装置
３０と接続された中央処理装置１２に対する識別情報を
含む。コントローラ改訂番号レジスタ５２は、保護強制
装置３０の機能を識別する。
症候群信号レジスタ５３は、データ処理システムの作動
の対する意義を有する作動事象を表示する関連する中央
処理装置から信号を受取る。装置の識別レジスタ５１、
コントローラ改訂番号レジスタ５２および症候群信号レ
ジスタ５３の内容は、システム・バス・インターフェー
ス装置１７からの適当な指令に応答して、レジスタ内容
をシステム・バス・インターフェース装置１７に対して
与える。
の対する意義を有する作動事象を表示する関連する中央
処理装置から信号を受取る。装置の識別レジスタ５１、
コントローラ改訂番号レジスタ５２および症候群信号レ
ジスタ５３の内容は、システム・バス・インターフェー
ス装置１７からの適当な指令に応答して、レジスタ内容
をシステム・バス・インターフェース装置１７に対して
与える。
ソフトウェア・エラー・レジスタ５４が、ソフトウェア
手順に対する状況レジスタである。割込み制御レジスタ
５５は、その時実行中のプログラムの割込みレベルの如
き割込み状況情報を含む。
手順に対する状況レジスタである。割込み制御レジスタ
５５は、その時実行中のプログラムの割込みレベルの如
き割込み状況情報を含む。
割込みレジスタ５６は、内部に格納された保留中の外部
から与えられた割込み手順に関する情報を有する。ソフ
トウェア・エラー・レジスタ５４、割込み制御レジスタ
５５および割込みレジスタ５６は、システム・バス・イ
ンターフェース装置１７における信号から内部に格納さ
れたデータを持つことができ、またレジスタの内容をシ
ステム・バス・インターフェース装置Ｉ７へ与えること
ができる。更に、割込みレジスタ５６は、関連する中央
処理装置に割込みが保留中であることを示す信号を与え
る。特権が与えられた制御レジスタ５７および特権を与
えられない制御レジスタ５Ｂは、関連する中央処理装置
１２に対して与えられてその作動を生じるニド制御信号
を含む。レジスタ５７および５８は、システム・バス・
インターフェース装置＋７から信号を受取る。望ましい
実施態様においては、特権を与えられない制御レジスタ
５８がキャッシュ・メモリー装置１４に対して使用され
るが、特権制御レジスタ５７は作動に衝撃を与える関連
プロセッサ４１に対して信号を与える。
から与えられた割込み手順に関する情報を有する。ソフ
トウェア・エラー・レジスタ５４、割込み制御レジスタ
５５および割込みレジスタ５６は、システム・バス・イ
ンターフェース装置１７における信号から内部に格納さ
れたデータを持つことができ、またレジスタの内容をシ
ステム・バス・インターフェース装置Ｉ７へ与えること
ができる。更に、割込みレジスタ５６は、関連する中央
処理装置に割込みが保留中であることを示す信号を与え
る。特権が与えられた制御レジスタ５７および特権を与
えられない制御レジスタ５Ｂは、関連する中央処理装置
１２に対して与えられてその作動を生じるニド制御信号
を含む。レジスタ５７および５８は、システム・バス・
インターフェース装置＋７から信号を受取る。望ましい
実施態様においては、特権を与えられない制御レジスタ
５８がキャッシュ・メモリー装置１４に対して使用され
るが、特権制御レジスタ５７は作動に衝撃を与える関連
プロセッサ４１に対して信号を与える。
次に第６図においては、アドレス・バッファ・レジスタ
６１およびデータ・バッファ・レジスタ６２が信号をシ
ステム・バス・インターフェース装置１７から受取り、
それに格納された信号を専用ＲＡＭ （ランダム・アク
セス・メモリー）装置６３へ与える。専用ＲＡＭ装置６
３は、関連する中央処理装置１２からアドレス信号を受
取り、データ信号を関連する中央処理装置１２へ転送す
る。専用メモリー装置３４は、初期化手順の間使用され
るが、以下に説明する。
６１およびデータ・バッファ・レジスタ６２が信号をシ
ステム・バス・インターフェース装置１７から受取り、
それに格納された信号を専用ＲＡＭ （ランダム・アク
セス・メモリー）装置６３へ与える。専用ＲＡＭ装置６
３は、関連する中央処理装置１２からアドレス信号を受
取り、データ信号を関連する中央処理装置１２へ転送す
る。専用メモリー装置３４は、初期化手順の間使用され
るが、以下に説明する。
次に第７図においては、上記ｔｒ：ｌ装置の保護装置３
５および入出力装置保護装置３６のブロック図が示され
ている。入出力装置保護装置のアドレス・バッファ・レ
ジスタ７７および入出力保護装置データ・バッファ・レ
ジスタ７８は、システム・バス・インターフェース装置
１７から信号を受取り、入出力可用性アレイ７９のアド
レス入力ターミナルおよびデータ入力ターミナルに対し
てそれぞれデータを与える。中央処理装置のアドレス・
バッファ装置６９は、中央処理装置１２から信号を受取
り、入出力装置可用性アレイ７９のアドレス・ターミナ
ルへ信号を与える。可用性アレイ７９は、信号をＩ１０
アレイ復号装置７０へ与える。Ｉ１０アレイ復号装置７
０からの信号は、システム・バス要求装置３７に対して
与えられる。
５および入出力装置保護装置３６のブロック図が示され
ている。入出力装置保護装置のアドレス・バッファ・レ
ジスタ７７および入出力保護装置データ・バッファ・レ
ジスタ７８は、システム・バス・インターフェース装置
１７から信号を受取り、入出力可用性アレイ７９のアド
レス入力ターミナルおよびデータ入力ターミナルに対し
てそれぞれデータを与える。中央処理装置のアドレス・
バッファ装置６９は、中央処理装置１２から信号を受取
り、入出力装置可用性アレイ７９のアドレス・ターミナ
ルへ信号を与える。可用性アレイ７９は、信号をＩ１０
アレイ復号装置７０へ与える。Ｉ１０アレイ復号装置７
０からの信号は、システム・バス要求装置３７に対して
与えられる。
主記憶装置保護装置のアドレス・バッファ・レジスタ７
５および主記憶装置保護装置データ・バッファ・レジス
タ７６は、システム・バス・インターフェース装置１７
から信号を受取り、主記憶装置の可用性アレイ７２のア
ドレス入力ターミナルおよびデータ人力ターミナルに対
しそれぞれ信号を与える。アレイ７２のアドレス入力タ
ーミナルはまた、中央処理装置のアドレス・バッファ・
レジスタ月により中央処理装置から信号を受取る。
５および主記憶装置保護装置データ・バッファ・レジス
タ７６は、システム・バス・インターフェース装置１７
から信号を受取り、主記憶装置の可用性アレイ７２のア
ドレス入力ターミナルおよびデータ人力ターミナルに対
しそれぞれ信号を与える。アレイ７２のアドレス入力タ
ーミナルはまた、中央処理装置のアドレス・バッファ・
レジスタ月により中央処理装置から信号を受取る。
ｌ１０−主記憶装置転送論理装置７４は、中央処理装置
１２から信号を受取り、主記憶装置の可用性アレイ７２
のアドレス信号入力ターミナルに信号を与える。可用性
アレイ７２からの出力１８号は、主記憶装置のアレイ復
号装置７３へ与えられ、この復号装置７３は信号をシス
テム・バス要求装置３７へ与える。
１２から信号を受取り、主記憶装置の可用性アレイ７２
のアドレス信号入力ターミナルに信号を与える。可用性
アレイ７２からの出力１８号は、主記憶装置のアレイ復
号装置７３へ与えられ、この復号装置７３は信号をシス
テム・バス要求装置３７へ与える。
（望ましい実施態様の作用）
理想的な多重プロセッサ形態においては、全ての中央処
理装置が、中央処理装置間の資源の区画を保証する保護
機構を要求することなく、データ処理システムの全ての
資源にアクセスする。
理装置が、中央処理装置間の資源の区画を保証する保護
機構を要求することなく、データ処理システムの全ての
資源にアクセスする。
しかし、多くのオペレーティング・システムは、別のプ
ロセッサに対して割当てられた資源へのアクセスの試み
を阻止し、そして（または）データ処理システムの７Ｔ
−存する中央処理装置と互換性がない（同種ではない）
。本発明は、中央処理装置インターフェース装置３０を
中央処理装置１２と、典型的にはシステム・バス１９で
あり適当な保護を与えるデータ処理システムの残部との
間に配置することにより、別の同種でない中央処理装置
が同等の関係で、即ちあたかもこれら保護機１１ηが存
在するかのようにデータ処理システムの他の中央処理装
置により処理されることを許容する装置を提供する。こ
のため、もしオペレーティング・システムの更新された
バージョン（解放）が保護機構を含むならば、（中間の
）中央処理装置インターフェース装置３０は不必要とな
ろう。
ロセッサに対して割当てられた資源へのアクセスの試み
を阻止し、そして（または）データ処理システムの７Ｔ
−存する中央処理装置と互換性がない（同種ではない）
。本発明は、中央処理装置インターフェース装置３０を
中央処理装置１２と、典型的にはシステム・バス１９で
あり適当な保護を与えるデータ処理システムの残部との
間に配置することにより、別の同種でない中央処理装置
が同等の関係で、即ちあたかもこれら保護機１１ηが存
在するかのようにデータ処理システムの他の中央処理装
置により処理されることを許容する装置を提供する。こ
のため、もしオペレーティング・システムの更新された
バージョン（解放）が保護機構を含むならば、（中間の
）中央処理装置インターフェース装置３０は不必要とな
ろう。
望ましい実施態様においては、ホストの中央処理装置１
１が、ＨＶＳ １オペレーテイング・システムの制御下
で作動する ｌｌｏｎｅｙｗｅｌｌ −Ｂｕｌ１社ＤＰ
Ｓ６ＰＬＵＳデータ処理システムである。
１が、ＨＶＳ １オペレーテイング・システムの制御下
で作動する ｌｌｏｎｅｙｗｅｌｌ −Ｂｕｌ１社ＤＰ
Ｓ６ＰＬＵＳデータ処理システムである。
このＨＶＳＩオペレーティング・システムは、システム
の信頼性を提供する手順を含む。データ処理システムに
ＵＮＩＸオペレーティング・システムを使用するユーザ
・プログラムの広いレパートリを実行する能力を与える
ために、第４図において説明された中央処理装置１２が
選択された。ユーザ・プログラムの実行のため提供され
たＵＮＩＸオペレーティング・システムに基（Ｉｌｏｎ
ｅｙｗｅｌｌ −１１ｕｌ１社のＵＣＯ３Ｖオペレーテ
ィング・システムは、多重プロセッサ環境における資源
の保護区分のための適当な機構を現在欠いていると考え
られた。第３図におけるブロック図に示された中央処理
装置インターフェース装置３０は、資源の区分のための
保護機構を提供するため使用される。
の信頼性を提供する手順を含む。データ処理システムに
ＵＮＩＸオペレーティング・システムを使用するユーザ
・プログラムの広いレパートリを実行する能力を与える
ために、第４図において説明された中央処理装置１２が
選択された。ユーザ・プログラムの実行のため提供され
たＵＮＩＸオペレーティング・システムに基（Ｉｌｏｎ
ｅｙｗｅｌｌ −１１ｕｌ１社のＵＣＯ３Ｖオペレーテ
ィング・システムは、多重プロセッサ環境における資源
の保護区分のための適当な機構を現在欠いていると考え
られた。第３図におけるブロック図に示された中央処理
装置インターフェース装置３０は、資源の区分のための
保護機構を提供するため使用される。
第５図の状況／制御論理装置においては、ホスト処理装
置が適当なレジスタにデータ・グループを入力すること
によりシステム・バス・インターフェース装置３０と接
続されたデータ処理システムの作動を制御することがで
き、また前記レジスタにデータ・グループを読込むこと
により接続された中央処理装置に関する情報を得ること
ができる。ＡＣに−ＮＡＣＫ判定装置１７Ａが、システ
ム・バス１９からの状況／制御論理装置３２に対するア
クセスを制御する。例えば、割込みレジスタ５６に割込
み指令を入力する試みがなされる時、ＡＣＫ−ＮＡＣＫ
判定装置１７Ａが割込み指令の割込みレベルを割込み制
御レジスタ５５に格納された中央処理装置１２の作動の
その時のレベルと比較する。その時の作動レベルが割込
みレベルを越えると、ＡＣＫ−ＮＡＣＫ判定装置１７Ａ
はＮＡＣＫ （ＡＣＫＮＯＷＬＥＤＧＥ−ＮＯＴ）信号
をシステム・バスに与えて、割込み指令信号グループが
割込みレジスタ５６に格納されなかったことを表示する
。同様に、ＡＣＫ−ＮＡＣＫ判定装置は、選択された信
号グループの受入れを拒むことにより生じ得る競合の発
生を防止することになる。望ましい実施態様においては
、レジスタに対するアクセスは（Ｉ１０指令により）シ
ステム・バスを介するのが典型的である。例えば、割込
みレジスタ５６は、接続された中央処理装置１２に対し
、割込みレジスタ５６の内容、即ちＩ１０手順が使用さ
れることを読出すため、接続された中央処理装置１２に
対する格納された割込み指令の存在を信号することがで
きる。
置が適当なレジスタにデータ・グループを入力すること
によりシステム・バス・インターフェース装置３０と接
続されたデータ処理システムの作動を制御することがで
き、また前記レジスタにデータ・グループを読込むこと
により接続された中央処理装置に関する情報を得ること
ができる。ＡＣに−ＮＡＣＫ判定装置１７Ａが、システ
ム・バス１９からの状況／制御論理装置３２に対するア
クセスを制御する。例えば、割込みレジスタ５６に割込
み指令を入力する試みがなされる時、ＡＣＫ−ＮＡＣＫ
判定装置１７Ａが割込み指令の割込みレベルを割込み制
御レジスタ５５に格納された中央処理装置１２の作動の
その時のレベルと比較する。その時の作動レベルが割込
みレベルを越えると、ＡＣＫ−ＮＡＣＫ判定装置１７Ａ
はＮＡＣＫ （ＡＣＫＮＯＷＬＥＤＧＥ−ＮＯＴ）信号
をシステム・バスに与えて、割込み指令信号グループが
割込みレジスタ５６に格納されなかったことを表示する
。同様に、ＡＣＫ−ＮＡＣＫ判定装置は、選択された信
号グループの受入れを拒むことにより生じ得る競合の発
生を防止することになる。望ましい実施態様においては
、レジスタに対するアクセスは（Ｉ１０指令により）シ
ステム・バスを介するのが典型的である。例えば、割込
みレジスタ５６は、接続された中央処理装置１２に対し
、割込みレジスタ５６の内容、即ちＩ１０手順が使用さ
れることを読出すため、接続された中央処理装置１２に
対する格納された割込み指令の存在を信号することがで
きる。
第６図の専用メモリー装置は１．初期化手順の間に使用
される。第４図の実施例に示されるように、中央処理装
置１２は、ＤＰＳ６ＰＬＵＳ中央処理装置がその初期化
手順のため使用する主記憶装置の一部をアドレス指定す
る初期化手順を有する。加えて、８０３８６プロセツサ
が、主記憶装置１５において（その時）構成されない主
記憶装置の記憶場所をアドレス指定する。従フて、デー
タ処理システムに対する初期化手順の間、８０：＋８６
中央処理装置の初期化に必要な初期化手順がシステム・
バス１９を介して専用化ＲＡＭ装置に対して転送される
。その後、１１０：１１１６中央処理装置がその内部の
初期化転送を開始する時、中央処理装置から与えられた
アドレスが主記憶装置のアドレスであるが、アドレス指
定されたデータは保留された記憶装置３４から与えられ
る。
される。第４図の実施例に示されるように、中央処理装
置１２は、ＤＰＳ６ＰＬＵＳ中央処理装置がその初期化
手順のため使用する主記憶装置の一部をアドレス指定す
る初期化手順を有する。加えて、８０３８６プロセツサ
が、主記憶装置１５において（その時）構成されない主
記憶装置の記憶場所をアドレス指定する。従フて、デー
タ処理システムに対する初期化手順の間、８０：＋８６
中央処理装置の初期化に必要な初期化手順がシステム・
バス１９を介して専用化ＲＡＭ装置に対して転送される
。その後、１１０：１１１６中央処理装置がその内部の
初期化転送を開始する時、中央処理装置から与えられた
アドレスが主記憶装置のアドレスであるが、アドレス指
定されたデータは保留された記憶装置３４から与えられ
る。
第７図においては、データ処理システム資源に対する関
連ｉ−る中央処理装置１２に対するアクセスが行なわれ
る機構が示されている。入出力アドレス・バッファ・レ
ジスタ７７および入出力データ・バッファ・レジスタ７
８が、関連する中央処理装置１２に対する入出力装置の
可用性（データとして符号化）と入出力装置アドレス（
即ち、チャネル番号）を関連付けるデータ処理システム
からの信号を受取る。この符号化された可用性データは
、可用性レジスタ７９における適当なアドレスに格納さ
れる。関連付けられた中央処理装置１２が入出力装置に
対してアクセスを試みる時、アドレス信号が可用性メモ
リー７９に対して与えられる。
連ｉ−る中央処理装置１２に対するアクセスが行なわれ
る機構が示されている。入出力アドレス・バッファ・レ
ジスタ７７および入出力データ・バッファ・レジスタ７
８が、関連する中央処理装置１２に対する入出力装置の
可用性（データとして符号化）と入出力装置アドレス（
即ち、チャネル番号）を関連付けるデータ処理システム
からの信号を受取る。この符号化された可用性データは
、可用性レジスタ７９における適当なアドレスに格納さ
れる。関連付けられた中央処理装置１２が入出力装置に
対してアクセスを試みる時、アドレス信号が可用性メモ
リー７９に対して与えられる。
このアドレスと関連する符号化データが復号装置７０に
与えられ、復号装置７０は信号を入出力装置のアクセス
の継続を許容するか禁止するシステム・バス要求装置に
与える。同様に、主記憶装置保護装置３５は、アドレス
・バッファ・レジスタ７５およびデータ・バッファ・レ
ジスタ７６により、データ処理システム（のシステム・
バス１９）から信号を受取り、関連する中央処理装置１
２に対する主記ｔ！！装置１５の可用性に関する情報で
符号化されたデータ信号を格納する。この情報は、可用
性メモリー７２における主記憶装置アドレスと関連した
アドレスに格納される。関連する中央処理装置１２が主
記憶装置１５をアクセスしようとする時、アドレス信号
がアドレス・バッファ・レジスタ７１を介して可用性メ
モリー７２へ与えられる。この主記憶装置のアドレスと
関連する符号化データ信号が次に復号装置７３へ与えら
れる。復号装置７３は、アドレス指定された主記憶装置
の記憶場所の可用性を判定し、適当な信号をシステム・
バス要求装置３７へ与える。中央処理装置１２からのア
ドレス信号は、復号装置７３による復号結果が完了する
まで、システム・バス要求装置１７に格納される。復号
装置７３からの出力信号は、主記憶装置１５のアクセス
が維続できか、あるいはシステム・バス要求装置３７に
おいて終了されるかどうかを判定する。入出力／主記憶
装置転送論理装置７４が、関連する中央処理装置１２か
らデータ信号を受取る。関連する中央処理装置からの操
作が入出力装置（例えば、１６）と主記憶装置１５との
間のデータ転送を含む場合は、入出力装置１６の可用性
がアドレス信号によフて決定することができる。しかし
、主記憶装置の記憶場所はデータ信号で符号化される。
与えられ、復号装置７０は信号を入出力装置のアクセス
の継続を許容するか禁止するシステム・バス要求装置に
与える。同様に、主記憶装置保護装置３５は、アドレス
・バッファ・レジスタ７５およびデータ・バッファ・レ
ジスタ７６により、データ処理システム（のシステム・
バス１９）から信号を受取り、関連する中央処理装置１
２に対する主記ｔ！！装置１５の可用性に関する情報で
符号化されたデータ信号を格納する。この情報は、可用
性メモリー７２における主記憶装置アドレスと関連した
アドレスに格納される。関連する中央処理装置１２が主
記憶装置１５をアクセスしようとする時、アドレス信号
がアドレス・バッファ・レジスタ７１を介して可用性メ
モリー７２へ与えられる。この主記憶装置のアドレスと
関連する符号化データ信号が次に復号装置７３へ与えら
れる。復号装置７３は、アドレス指定された主記憶装置
の記憶場所の可用性を判定し、適当な信号をシステム・
バス要求装置３７へ与える。中央処理装置１２からのア
ドレス信号は、復号装置７３による復号結果が完了する
まで、システム・バス要求装置１７に格納される。復号
装置７３からの出力信号は、主記憶装置１５のアクセス
が維続できか、あるいはシステム・バス要求装置３７に
おいて終了されるかどうかを判定する。入出力／主記憶
装置転送論理装置７４が、関連する中央処理装置１２か
らデータ信号を受取る。関連する中央処理装置からの操
作が入出力装置（例えば、１６）と主記憶装置１５との
間のデータ転送を含む場合は、入出力装置１６の可用性
がアドレス信号によフて決定することができる。しかし
、主記憶装置の記憶場所はデータ信号で符号化される。
転送論理装置７４は、アクセスすべき主記憶装置装置１
５におけるアドレスを決定し、このアドレスを可用性メ
モリー７２に与え、これにより主記憶装置の記憶場所に
対するアクセスを；レリ御する。明らかなように、この
手法は、初期化手順中のみでなくデータ処理システムの
作動中も動的に主記憶装置および入出力装置の可用性が
制御できるという利点を有する。
５におけるアドレスを決定し、このアドレスを可用性メ
モリー７２に与え、これにより主記憶装置の記憶場所に
対するアクセスを；レリ御する。明らかなように、この
手法は、初期化手順中のみでなくデータ処理システムの
作動中も動的に主記憶装置および入出力装置の可用性が
制御できるという利点を有する。
当業者には、本発明の同等処理形態が「緊密に接続され
た」と一般に言われるデータ処理システムと関連するこ
とが明瞭であろう。この種のデータ処理システムにおい
ては、データ処理システムの構成要素は一般に通信シス
テムまたは同様なフォーマット変換システムの介入なし
に接続される。
た」と一般に言われるデータ処理システムと関連するこ
とが明瞭であろう。この種のデータ処理システムにおい
ては、データ処理システムの構成要素は一般に通信シス
テムまたは同様なフォーマット変換システムの介入なし
に接続される。
中央処理装置のインターフェース装置３０の存在が、関
連するデータ処理システムがこのデータ処理システムの
他の中央処理装置と同等の関係を有′１−ることを許容
するデータ処理システムの資源の保護区分のための機構
を提供することは明らかであろう。本発明の同等の関係
における相違点は、例え中央処理装置インターフェース
装置に格納されるべきデータを入力する中央処理装置が
、この中央処理装置インターフェース装置のマスター／
スレーブ関係の向きと関連する中央処理装置を制御しな
くとも、入力側のデータ処理システムが要求されるが、
これはその区分機構が安全である（信頼性が高い）故で
ある。中央処理装置インターフェース装置は、入力端の
中央処理装置からの信号に応答して、関連する中央処理
装置には存在しない安全な（信頼できる）区分機構を提
供する。
連するデータ処理システムがこのデータ処理システムの
他の中央処理装置と同等の関係を有′１−ることを許容
するデータ処理システムの資源の保護区分のための機構
を提供することは明らかであろう。本発明の同等の関係
における相違点は、例え中央処理装置インターフェース
装置に格納されるべきデータを入力する中央処理装置が
、この中央処理装置インターフェース装置のマスター／
スレーブ関係の向きと関連する中央処理装置を制御しな
くとも、入力側のデータ処理システムが要求されるが、
これはその区分機構が安全である（信頼性が高い）故で
ある。中央処理装置インターフェース装置は、入力端の
中央処理装置からの信号に応答して、関連する中央処理
装置には存在しない安全な（信頼できる）区分機構を提
供する。
以上の記述は、望ましい実施態様の処理の例示のため本
文に含まれるもので、本発明の範囲を制限することを意
味するものではない。本発明の範囲は、専ら頭書の特許
請求の範囲によってのみ限定される。当業者には、本文
のこれまでの記述から１本発明の主旨および範囲により
包含されない多くの変更が明らかであろう。
文に含まれるもので、本発明の範囲を制限することを意
味するものではない。本発明の範囲は、専ら頭書の特許
請求の範囲によってのみ限定される。当業者には、本文
のこれまでの記述から１本発明の主旨および範囲により
包含されない多くの変更が明らかであろう。
第１Ａ図は関連技術による複数の中央処理装置を備えた
バス用のデータ処理システムのブロック図、第１Ｂ図は
従来技術による複数の中央処理装置を備えたメモリー・
コントローラ用データ処理システムのブロック図、第２
Ａ図は多重プロセッサ・データ処理システムにおける同
等なプロセッサの関係を実現する装置を示す図、第２Ｂ
図は同等なプロセッサ関係にある主記憶装置の区画を示
す図、第３図は本発明による資源の区画のための保護強
制機構の主な構成要素を示すブロック図、第４図は望ま
しい実施態様の１つの構成による中央処理装置を示すブ
ロック図、第５図は保護強制機構の状態および制御論理
装置３２を示すブロック図、第６図は第３図に示される
卑用記憶装置３４の構成要素を示すブロック図、および
第７図は主記憶装置の保護装置および入出力保護装置の
構成要素を示すブロック図である。 １１・・・中央処理装置、１２・・・中央処理装置、１
５・・・主記憶装置、１７・・・システム・バス・イン
ターフェース装置、１９・・・システム・バス、３０・
・・中央処理装置インターフェース装置、３１・・・入
力バッファ・レジスタ、３２・・・状況／制９１Ｉ論理
装置、３４・・・記憶装置、３５・・・主記憶装置保護
装置、３６・・・入出力保護装置、３７・・・システム
・バス要求装置、４１・・・プロセッサ装置、４３・・
・コプロセッサ装置、４４・・・キャッシュ・メモリー
装置、５１・・・装置識別レジスタ、５２・・・コント
ローラ改訂番号レジスタ、５３・・・症候群信号レジス
タ、５４・・・ソフトウェア・エラー・レジスタ、５５
・・・割込み制御レジスタ、５６・・・割込みレジスタ
、５７・・・特権制御レジスタ、５８・・・非特権制御
レジスタ、６Ｉ・・・アドレス・バッファ・レジスタ、
６２・・・データ・バッファ・レジスタ、６３・・・専
用ＲＡＭ （ランダム・アクセス・メモリー）装置、６
９・・・中央処理装置のアドレス・バッファ装置、７０
・・弓１０アレイ復号装置、７１・・・中央処理装置の
アドレス・バッファ・レジスタ、 ７２−・・主記憶装
置の可用性アレイ、７３・・・主記憶装置のアレイ復号
装置、７４・・・■／〇−主記憶装置転送論理装置、７
５・・・アドレス・バッファ・レジスタ、７６・・・主
記憶装置保護装置データ・バッファ・レジスタ、７７・
・・アドレス・バッファ・レジスタ、７８・・・入出力
保護装置データ・バッファ・レジスタ、７９・・・入出
力可用性アレイ、１５１％１５２ 、１５３ 、１５４
．１５５・・・領域、１５５ Ａ・・・メール・ボック
ス。 （７トリＬ１−２ Ｆ／に、 ／Ａ。
バス用のデータ処理システムのブロック図、第１Ｂ図は
従来技術による複数の中央処理装置を備えたメモリー・
コントローラ用データ処理システムのブロック図、第２
Ａ図は多重プロセッサ・データ処理システムにおける同
等なプロセッサの関係を実現する装置を示す図、第２Ｂ
図は同等なプロセッサ関係にある主記憶装置の区画を示
す図、第３図は本発明による資源の区画のための保護強
制機構の主な構成要素を示すブロック図、第４図は望ま
しい実施態様の１つの構成による中央処理装置を示すブ
ロック図、第５図は保護強制機構の状態および制御論理
装置３２を示すブロック図、第６図は第３図に示される
卑用記憶装置３４の構成要素を示すブロック図、および
第７図は主記憶装置の保護装置および入出力保護装置の
構成要素を示すブロック図である。 １１・・・中央処理装置、１２・・・中央処理装置、１
５・・・主記憶装置、１７・・・システム・バス・イン
ターフェース装置、１９・・・システム・バス、３０・
・・中央処理装置インターフェース装置、３１・・・入
力バッファ・レジスタ、３２・・・状況／制９１Ｉ論理
装置、３４・・・記憶装置、３５・・・主記憶装置保護
装置、３６・・・入出力保護装置、３７・・・システム
・バス要求装置、４１・・・プロセッサ装置、４３・・
・コプロセッサ装置、４４・・・キャッシュ・メモリー
装置、５１・・・装置識別レジスタ、５２・・・コント
ローラ改訂番号レジスタ、５３・・・症候群信号レジス
タ、５４・・・ソフトウェア・エラー・レジスタ、５５
・・・割込み制御レジスタ、５６・・・割込みレジスタ
、５７・・・特権制御レジスタ、５８・・・非特権制御
レジスタ、６Ｉ・・・アドレス・バッファ・レジスタ、
６２・・・データ・バッファ・レジスタ、６３・・・専
用ＲＡＭ （ランダム・アクセス・メモリー）装置、６
９・・・中央処理装置のアドレス・バッファ装置、７０
・・弓１０アレイ復号装置、７１・・・中央処理装置の
アドレス・バッファ・レジスタ、 ７２−・・主記憶装
置の可用性アレイ、７３・・・主記憶装置のアレイ復号
装置、７４・・・■／〇−主記憶装置転送論理装置、７
５・・・アドレス・バッファ・レジスタ、７６・・・主
記憶装置保護装置データ・バッファ・レジスタ、７７・
・・アドレス・バッファ・レジスタ、７８・・・入出力
保護装置データ・バッファ・レジスタ、７９・・・入出
力可用性アレイ、１５１％１５２ 、１５３ 、１５４
．１５５・・・領域、１５５ Ａ・・・メール・ボック
ス。 （７トリＬ１−２ Ｆ／に、 ／Ａ。
Claims (1)
- 【特許請求の範囲】 １、少なくとも第１および第２の中央処理装置を設け、
該第１および第２の中央処理装置は、同種でないオペレ
ーティング・システムの制御下で作動し、 複数のデータ処理システム資源を設け、 該資源は各々前記中央処理装置の選択された１つに割当
てられ、前記第１の処理システムは該システムに割当て
られない資源に対するアクセスを阻止する内部制御手段
を含み、 前記第２の中央処理装置と前記データ処理 システムの残部との間に接続された外部制御手段を設け
、該外部制御手段は前記第２の中央処理装置に割当てら
れないデータ処理システム資源に対するアクセスを阻止
することを特徴とするデータ処理システム。 ２、前記外部制御手段が、前記第２の中央処理装置に対
して割当てられた前記資源を変更する手段を含むことを
特徴とする請求項１記載のデータ処理システム。 ３、前記変更手段が、前記第１の中央処理装置からの信
号に応答して前記第２の中央処理装置に割当てられる資
源を決定することを特徴とする請求項２記載のデータ処
理システム。 ４、前記外部制御手段が、前記第２のデータ処理システ
ム初期化手順に格納のため転送する手段を含むことを特
徴とする請求項３記載のデータ処理システム。 ５、前記外部制御手段が、前記第１の中央処理装置から
の制御信号を格納しかつ該制御信号を前記第２の中央処
理装置に対して転送するレジスタ手段を含むことを特徴
とする請求項４記載のデータ処理システム。 ６、前記制御信号が割込み信号を含むこと を特徴とする請求項５記載のデータ処理システム。 ７、前記外部制御装置が、前記第２の中央処理装置から
状況信号を受取り格納するレジスタ装置を含み、該外部
制御装置は、前記状況信号を前記第１の中央処理装置に
対して転送する信号転送装置を含むことを特徴とする請
求項６記載のデータ処理システム。 ８、前記データ処理システムと前記外部制御手段との間
に接続され、前記第１の中央処理装置および関連する装
置の信号グループと共用し得る信号グループを前記デー
タ処理システムに対し与えかつこれから信号グループを
受取るインターフェース手段を更に設けることを特徴と
する請求項１記載のデータ処理システム。 ９、第１の中央処理装置をデータ処理システムと同等の
関係に接続し、該データ処理システムがこれと接続され
た少なくとも第２の同種でない中央処理装置を有する中
央処理装置インターフェース装置において、 前記第１の中央処理装置から信号を受取り かつこれに信号を与える第１の信号転送手段と、 前記データ処理システムから信号を受取り かつこれに信号を与える第２の信号転送手段と、 前記第１の中央処理装置から受取った主記憶装置照合信
号に応答して、該主記憶装置照合信号が前記データ処理
システムに与えられる時を決定する主記憶装置保護手段
と、 前記第１の中央処理装置からのＩ／Ｏ指令 に応答して、該Ｉ／Ｏ指令が前記データ処理システムに
与えられる時を決定するＩ／Ｏ保護手段と、 を設けてなることを特徴とする中央処理装置インターフ
ェース装置。 １０、前記主記憶装置保護手段および前記Ｉ／Ｏ保護手
段が、前記データ処理システムからの制御データ信号グ
ループに応答してこれを格納し、該制御データ信号グル
ープは、前記主記憶装置照合信号および前記Ｉ／Ｏ指令
が前記データ処理システムに対して与えられる時を決定
することを特徴とする請求項９記載の中央処理装置イン
ターフェース装置。 １１、前記主記憶装置保護手段および前記Ｉ／Ｏ保護手
段が前記第２の中央処理装置からの制御データ信号に応
答してこれを格納することを特徴とする請求項１０記載
の中央処理装置インターフェース装置。 １２、前記第１の中央処理装置に対する初期化手順を格
納するための留保されたメモリー手段を更に設けること
を特徴とする請求項１０記載の中央処理装置インターフ
ェース装置。 １３、前記データ処理の作動を制御する前記第１の中央
処理装置からの状況信号を格納し、かつ前記第１のデー
タ中央処理装置の作動を制御する前記データ処理システ
ムからの制御信号を格納する状況および制御手段を更に
設けることを特徴とする請求項１２記載の中央処理装置
インターフェース装置。 １４、前記状況および制御手段が、前記第１の中央処理
装置に対する保留状態の割込みデータ信号グループを格
納する割込みレジスタを含むことを特徴とする請求項１
３記載の中央処理装置インターフェース装置。 １５、前記第１の中央処理装置が、前記第１と第２の信
号転送手段を介して前記割込みレジスタから信号を受取
ることを特徴とする請求項１４記載の中央処理装置イン
ターフェース装置。 １６、前記状況および制御手段が、前記中央処理装置の
作動レベルと関連する信号を格納する割込み制御レジス
タを含むことを特徴とする請求項１３記載の中央処理装
置インターフェース装置。 １７、前記状況および制御手段の装置が、前記第２の中
央処理装置によりアクセスすることができることを特徴
とする請求項１４記載の中央処理装置インターフェース
装置。 １８、中央処理装置をデータ処理システムに接続し、該
中央処理装置が前記データ処理システムと互換性のない
オペレーティング・システムの制御下で作動する方法に
おいて、 選択されたデータ処理システム資源を前記 中央処理装置に割当て、 前記中央処理装置が前記選択されたデータ 処理システム資源とは他の資源をアクセスしようとする
時、前記中央処理装置が前記データ処理システムと対話
することを禁じ、 前記データ処理システムに与えられた信号 グループを前記データ処理システムにより処理される信
号グループと互換性のあるフォーマットに変換し、 前記データ処理システムからの信号グループを前記中央
処理装置と互換性のあるフォーマットに変換する ステップからなることを特徴とする方法。 １９、前記割当てステップが、前記データ処理システム
と接続された第２の中央処理装置により制御されること
を特徴とする請求項１８記載の中央処理装置をデータ処
理システムに接続する方法。 ２０、前記中央処理装置が割当てられたシステム資源に
おける変更を要求することができる通信チャネルを提供
することを特徴とする請求項１９記載の中央処理装置を
データ処理システムに接続する方法。 ２１、前記データ処理システムと対話することなく前記
中央処理装置の作動を開始するステップを更に含むこと
を特徴とする請求項２０記載の中央処理装置をデータ処
理システムに接続する方法。 ２２、前記第２の中央処理装置から前記第１の中央処理
装置の動作を制御する信号を送出し、 前記第２の中央処理装置に対して前記 第１の中央処理装置の状況を表示する信号を送出するス
テップを更に含むことを特徴とする請求項１９記載の中
央処理装置をデータ処理システムに接続する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/136,056 US5027271A (en) | 1987-12-21 | 1987-12-21 | Apparatus and method for alterable resource partitioning enforcement in a data processing system having central processing units using different operating systems |
| US136056 | 1987-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200466A true JPH01200466A (ja) | 1989-08-11 |
| JP2661733B2 JP2661733B2 (ja) | 1997-10-08 |
Family
ID=22471061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63323181A Expired - Fee Related JP2661733B2 (ja) | 1987-12-21 | 1988-12-21 | データ処理システム |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5027271A (ja) |
| EP (1) | EP0321724B1 (ja) |
| JP (1) | JP2661733B2 (ja) |
| KR (1) | KR930003441B1 (ja) |
| AU (1) | AU613435B2 (ja) |
| CA (1) | CA1321035C (ja) |
| DE (1) | DE3856030T2 (ja) |
| MX (1) | MX171924B (ja) |
| YU (1) | YU231088A (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5113522A (en) * | 1989-05-17 | 1992-05-12 | International Business Machines Corporation | Data processing system with system resource management for itself and for an associated alien processor |
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