JPS59117658A - マルチマイクロプロセツサシステムにおける共通バスアクセス管理装置 - Google Patents
マルチマイクロプロセツサシステムにおける共通バスアクセス管理装置Info
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- JPS59117658A JPS59117658A JP57233052A JP23305282A JPS59117658A JP S59117658 A JPS59117658 A JP S59117658A JP 57233052 A JP57233052 A JP 57233052A JP 23305282 A JP23305282 A JP 23305282A JP S59117658 A JPS59117658 A JP S59117658A
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- G06F13/14—Handling requests for interconnection or transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、メモリユニット等のスレーブユニットを共通
バスを介して複数のマイクロプロセッサユニットから、
アクセス可能としたマルチマイクロ７’ｏセツサシステ
ムにおいて、前記スレーブユニットに対するマイクロプ
ロセッサユニットの誤アクセスを防止する共通バスアク
セス管理装置に関するものである。
バスを介して複数のマイクロプロセッサユニットから、
アクセス可能としたマルチマイクロ７’ｏセツサシステ
ムにおいて、前記スレーブユニットに対するマイクロプ
ロセッサユニットの誤アクセスを防止する共通バスアク
セス管理装置に関するものである。
従来技術と問題点
共通ハスに複数のマスタユニットであるマイクログロセ
ツサユニット（以下ＭＰＵという）と、その指令に従っ
てアクセスされるメモリユニットや入出カニニット等の
スレーブユニットとを接続した所謂共通バスをペースと
して構成されるマルチマイクロプロセッサシステムにお
いては、スレーブユニットは複数のＭＰＵからアクセス
を受は得る。
ツサユニット（以下ＭＰＵという）と、その指令に従っ
てアクセスされるメモリユニットや入出カニニット等の
スレーブユニットとを接続した所謂共通バスをペースと
して構成されるマルチマイクロプロセッサシステムにお
いては、スレーブユニットは複数のＭＰＵからアクセス
を受は得る。
従って、各ＭＰＵが自ＭＰＵに割シ当てられたアドレス
領域以外のアドレス領域に不本意なアクセスをし、記憶
内容の破壊や誤出力を起こさないよう誤アクセスを防止
するだめの保護機能が必要になる。
領域以外のアドレス領域に不本意なアクセスをし、記憶
内容の破壊や誤出力を起こさないよう誤アクセスを防止
するだめの保護機能が必要になる。
このため従来は、各ＭＰＵからのそのアドレス領域に対
する書き込みの可否を判定するだめのプロテクト情報を
スレーブユニット上のメモリ或はレジスタに登録してお
き、この登録情報と各ＭＰＵからアクセス時に送出され
るマスクナンバ（アクセス元ＡｆＰＵの番号）及びアド
レスとから当該書き込みの可否、を決定することによシ
、スレーブユニットのアドレス領域への誤書き込みを防
止する方法が採用されている。
する書き込みの可否を判定するだめのプロテクト情報を
スレーブユニット上のメモリ或はレジスタに登録してお
き、この登録情報と各ＭＰＵからアクセス時に送出され
るマスクナンバ（アクセス元ＡｆＰＵの番号）及びアド
レスとから当該書き込みの可否、を決定することによシ
、スレーブユニットのアドレス領域への誤書き込みを防
止する方法が採用されている。
ところで、システムとしての処理が複雑化し、オンライ
ン状態での柔軟性あるスレーブアドレス領域へのアクセ
ス管理が必要になると、当然、プロテクト情報の認識だ
けでなくその変更（書き換え）が不可欠となる。しかし
、プロテクト情報の書き換えを認めても、そのためにス
レーブアドレス領域への誤書き込みの危険性が増大して
はならない。プロテクト情報自体の誤書き換えはスレー
ブアドレス領域への誤書き込みの原因となるので、プロ
テクト情報の誤書き換えを極力防止する必要がある。こ
のような観点から従来装置を考えるに、従来装置におい
てスレーブユニット上に設けたプロテクト情報登録用メ
モリ或はレジスタを共通バスを介して各ＭＰＵから有き
換え可能とすることは、ＭＰＵごとに対応したプロテク
ト情報を別のＭＰＵが破壊する危険性があるので適当で
なく、これを防止するのも容易でない。勿論、プロテク
ト情報登録メモリ或はレジスタへの書き込みを特定の１
台のＭＰＵに限定して許可し、それにプロテクト情報の
一括管理を任せれば、ＭＰＵ毎に対応したプロテクト情
報を別のＭＰＵが破壊する先の危険性はなくなるが、本
来の目的である各ＭＰＵ毎の柔軟性のあるアクセス管理
が損なわれる。また、誤書き込みのチェックをスレーブ
ユニットではなく、ハス制御ユニット等の共通バス上の
共通部上に設けることが考えられ、このようにすれば誤
アクセス防止機能にかかわるハードウェアの量に若干の
改善は望めるものの、本質的に先の従来例と同様の難点
を含んでいる。
ン状態での柔軟性あるスレーブアドレス領域へのアクセ
ス管理が必要になると、当然、プロテクト情報の認識だ
けでなくその変更（書き換え）が不可欠となる。しかし
、プロテクト情報の書き換えを認めても、そのためにス
レーブアドレス領域への誤書き込みの危険性が増大して
はならない。プロテクト情報自体の誤書き換えはスレー
ブアドレス領域への誤書き込みの原因となるので、プロ
テクト情報の誤書き換えを極力防止する必要がある。こ
のような観点から従来装置を考えるに、従来装置におい
てスレーブユニット上に設けたプロテクト情報登録用メ
モリ或はレジスタを共通バスを介して各ＭＰＵから有き
換え可能とすることは、ＭＰＵごとに対応したプロテク
ト情報を別のＭＰＵが破壊する危険性があるので適当で
なく、これを防止するのも容易でない。勿論、プロテク
ト情報登録メモリ或はレジスタへの書き込みを特定の１
台のＭＰＵに限定して許可し、それにプロテクト情報の
一括管理を任せれば、ＭＰＵ毎に対応したプロテクト情
報を別のＭＰＵが破壊する先の危険性はなくなるが、本
来の目的である各ＭＰＵ毎の柔軟性のあるアクセス管理
が損なわれる。また、誤書き込みのチェックをスレーブ
ユニットではなく、ハス制御ユニット等の共通バス上の
共通部上に設けることが考えられ、このようにすれば誤
アクセス防止機能にかかわるハードウェアの量に若干の
改善は望めるものの、本質的に先の従来例と同様の難点
を含んでいる。
発明の目的
本発明の目的は、各ＭＰＵが共通バスアクセスの可否に
関するプロテクト情報の管理を独立して行なうようにし
、また、成る一定のアドレス領域単位ごとのライトプロ
テクト（書き込み保護）だけでハナく、マイクロプロセ
ッサの処理・動作モードの種類とも関連させてよシ細か
いアクセス管理を実施することによシ、誤アクセス防止
機能をよシ強力にするとともにその管理をオンライン状
態でダイナミックに行ない得るようにすることにある。
関するプロテクト情報の管理を独立して行なうようにし
、また、成る一定のアドレス領域単位ごとのライトプロ
テクト（書き込み保護）だけでハナく、マイクロプロセ
ッサの処理・動作モードの種類とも関連させてよシ細か
いアクセス管理を実施することによシ、誤アクセス防止
機能をよシ強力にするとともにその管理をオンライン状
態でダイナミックに行ない得るようにすることにある。
発明の実施例
第１図は本発明実施例装置の要部ブロック図であシ、共
通バスに接続されるＭＰＵのアクセス管理部分を示す。
通バスに接続されるＭＰＵのアクセス管理部分を示す。
なお同図において、１はＭＰＵ、２はマイクロプロセッ
サ、６はマイクロプロセッサ処理・動作モード判別回路
、４は共通バスアクセス要求回路、５は共通バスアクセ
スコントロール回路、６はプロテクト情報登録部アクセ
ス管理、７はプロテクト情報登録部およびプロテクト判
定回路、８は共通バス使用権獲得制御回路、９は共通バ
スインターフェイス回路、１０ハ内部ハスアクセスコン
トロール回路、１１は割シ込み要求およびＡＣＫ発信回
路、１２は共通バス、１６はＭＰＵ内部バス、Ｄ−ＢＵ
Ｓはデータバス、Ａ−ＢＵＳはアドレスバス、ＦＴはラ
イト線、ＲＤはリード線である。
サ、６はマイクロプロセッサ処理・動作モード判別回路
、４は共通バスアクセス要求回路、５は共通バスアクセ
スコントロール回路、６はプロテクト情報登録部アクセ
ス管理、７はプロテクト情報登録部およびプロテクト判
定回路、８は共通バス使用権獲得制御回路、９は共通バ
スインターフェイス回路、１０ハ内部ハスアクセスコン
トロール回路、１１は割シ込み要求およびＡＣＫ発信回
路、１２は共通バス、１６はＭＰＵ内部バス、Ｄ−ＢＵ
Ｓはデータバス、Ａ−ＢＵＳはアドレスバス、ＦＴはラ
イト線、ＲＤはリード線である。
第１図において、マイクロプロセッサ処理・動作モード
判別回路３は、マイクロプロセッサ２が出力するステー
タス信号μＰＳＴＡＴＵＳ を参照し、場合によって
は補助的回路の助けを借シて、マイクロプロセッサ２の
処理モードや動作モードを判別し、それぞれのモードに
対応する信号を出力する。
判別回路３は、マイクロプロセッサ２が出力するステー
タス信号μＰＳＴＡＴＵＳ を参照し、場合によって
は補助的回路の助けを借シて、マイクロプロセッサ２の
処理モードや動作モードを判別し、それぞれのモードに
対応する信号を出力する。
本実施例では、マイクロプロセッサ２の処理・動作モー
ドをスーパーバイザプログラム（オペレーティングシス
テム）の７エツチ（ＳＰモード）、スーパーバイザプロ
グラムによるデータアクセス（ＳＤモード）、ユーザプ
ログラムのフェッチ（ＵＰモード）、ユーザプログラム
によるデータアクセス（ＵＤモード）の４種に区別し、
それぞれに対応するｓｐ １８号、 ＳＤ倍信号 ＵＰ
倍信号 ＵＤ倍信号出力させている。
ドをスーパーバイザプログラム（オペレーティングシス
テム）の７エツチ（ＳＰモード）、スーパーバイザプロ
グラムによるデータアクセス（ＳＤモード）、ユーザプ
ログラムのフェッチ（ＵＰモード）、ユーザプログラム
によるデータアクセス（ＵＤモード）の４種に区別し、
それぞれに対応するｓｐ １８号、 ＳＤ倍信号 ＵＰ
倍信号 ＵＤ倍信号出力させている。
共通バスアクセス要求回路４は、マイクロプロセッサ２
が出力するアドレスを受けて、マイクロプロセッサ２が
共通バス１２或はＭＰＵ内部バス１３のいずれをアクセ
スしようとしているのかを判別し、その結果を共通バス
アクセスコントロール回路５に通知するため共通バスア
クセス要求信号ＣＥＡＣを出力する。また、共通バスア
クセス要求信号ＣＥＡＣをインバータＩＮＦで反転して
得た信号を、内部バスアクセス要求信号として内部バス
アクセスコントロール回路１０に出力している。
が出力するアドレスを受けて、マイクロプロセッサ２が
共通バス１２或はＭＰＵ内部バス１３のいずれをアクセ
スしようとしているのかを判別し、その結果を共通バス
アクセスコントロール回路５に通知するため共通バスア
クセス要求信号ＣＥＡＣを出力する。また、共通バスア
クセス要求信号ＣＥＡＣをインバータＩＮＦで反転して
得た信号を、内部バスアクセス要求信号として内部バス
アクセスコントロール回路１０に出力している。
プロテクト情報登録部およびプロテクト判定回路７は、
・マイクロプロセッサ２のデータ転送に際して出力され
るアドレスを常時受信し、予め設定されているプロテク
ト情報に基づき、そのアドレスに対する１き込み動作が
適切であるか否かを判定し、不適切であればライトプロ
テクト信号ＰＴＣＴを出力する。プロテクト情報として
は、書き込み可能な ゛ 或は書き込み
不可能な領域の境界アドレスを示すものであっても良い
し、ある一定のアドレス領域ごとにその領域に対する省
き込み動作の可／否を“０”／“１”で示し、それを全
アドレス領域に亘って持つようなものであっても構わな
い。
・マイクロプロセッサ２のデータ転送に際して出力され
るアドレスを常時受信し、予め設定されているプロテク
ト情報に基づき、そのアドレスに対する１き込み動作が
適切であるか否かを判定し、不適切であればライトプロ
テクト信号ＰＴＣＴを出力する。プロテクト情報として
は、書き込み可能な ゛ 或は書き込み
不可能な領域の境界アドレスを示すものであっても良い
し、ある一定のアドレス領域ごとにその領域に対する省
き込み動作の可／否を“０”／“１”で示し、それを全
アドレス領域に亘って持つようなものであっても構わな
い。
共通バスアクセスコントロール回路５は、マイクロプロ
セッサ２の処理・動作モードを示すＳＰ。
セッサ２の処理・動作モードを示すＳＰ。
ＳＤ、ＵＰ、ＵＤ の各信号、マイクロプロセッサ２が
出力するアドレス信号の一部、膚込み動作の可否を
・示すライトプロテクト信号ｐｒｃｒ信号およびリー
ド信号ｒｄ、ライト信号ｗｔをもとに、マイクロプロセ
ッサ２の共通バスアクセス要求信号ＣＢＡＣによる共通
バスアクセス要求が妥当なものであるか否かを判断し、
マイクロプロセッサ２の処理・動作モードに合致しない
共通バスアクセス対象へのアクセスであったシ、共通バ
スライトプロテクト領域への１き込みの為のアクセスで
あった場合は、共通バス使用権獲得制御回路８に刻し共
通バスリクエスト信号ＣＥＲＱを出力しないような制御
を実施する。従って、共通バスアクセス要求が不当なも
のであれば、ＭＰＵ１は共通バスの使用を自ら諦めるこ
とによって、共通バススレーブアドレス領域への誤アク
セスを防止する。また、共通バスアクセスコントロール
回路５ ハ、：ｒ−５−信号ｃＢＡｕｔ 全出力して割
シ込み要求およびＡＣＫ発信回路１１を介して割シ込み
信号ＩＲＴによシネ当アクセスであることをマイクロプ
ロセッサ２に通知するとともに、ＡＣＫ 信号を返し転
送シーケンスを終了するように促す。従って、マイクロ
プロセッサ２はそれによＦ） ＲＡＳ 機能のだめのエ
ラー処理を採用することができる。
出力するアドレス信号の一部、膚込み動作の可否を
・示すライトプロテクト信号ｐｒｃｒ信号およびリー
ド信号ｒｄ、ライト信号ｗｔをもとに、マイクロプロセ
ッサ２の共通バスアクセス要求信号ＣＢＡＣによる共通
バスアクセス要求が妥当なものであるか否かを判断し、
マイクロプロセッサ２の処理・動作モードに合致しない
共通バスアクセス対象へのアクセスであったシ、共通バ
スライトプロテクト領域への１き込みの為のアクセスで
あった場合は、共通バス使用権獲得制御回路８に刻し共
通バスリクエスト信号ＣＥＲＱを出力しないような制御
を実施する。従って、共通バスアクセス要求が不当なも
のであれば、ＭＰＵ１は共通バスの使用を自ら諦めるこ
とによって、共通バススレーブアドレス領域への誤アク
セスを防止する。また、共通バスアクセスコントロール
回路５ ハ、：ｒ−５−信号ｃＢＡｕｔ 全出力して割
シ込み要求およびＡＣＫ発信回路１１を介して割シ込み
信号ＩＲＴによシネ当アクセスであることをマイクロプ
ロセッサ２に通知するとともに、ＡＣＫ 信号を返し転
送シーケンスを終了するように促す。従って、マイクロ
プロセッサ２はそれによＦ） ＲＡＳ 機能のだめのエ
ラー処理を採用することができる。
共通バスアクセス要求が正当なものであるときは、共通
バスアクセスコントロール回路５から共通バスリクエス
ト信号ＣＥＲＱが出力され、これを受けた共通バス使用
権獲得制御回路８が共通バス１２の使用権を獲得し、共
通バスインターフェイス回路９に共通バス獲得信号ＣＢ
ＧＴ を出力してマイクロプロセッサ２の共通バス １
２を介して行なわれるスレーブユニットとのデータ転送
を有効なものとする。
バスアクセスコントロール回路５から共通バスリクエス
ト信号ＣＥＲＱが出力され、これを受けた共通バス使用
権獲得制御回路８が共通バス１２の使用権を獲得し、共
通バスインターフェイス回路９に共通バス獲得信号ＣＢ
ＧＴ を出力してマイクロプロセッサ２の共通バス １
２を介して行なわれるスレーブユニットとのデータ転送
を有効なものとする。
プロテクト情報登録部およびプロテクト判定回路７の構
成上、共通バスアクセスコントロール回路５から共通バ
スリクエスト信号ＣＢＲＱが出力された後にライトプロ
テクト信号ＰＴＣＴ が遅れて出力されるような場合に
は、共通バスインターフェイス回路９に、て内部バスの
ライト信号ｗｔをライトプロテクト信号ｐｒｃｒで禁止
することにより、たとえ共通バスを獲得しても共通バス
側にライト信号ｗｔを出力させないで、ライトプロテク
トが可能となる。
成上、共通バスアクセスコントロール回路５から共通バ
スリクエスト信号ＣＢＲＱが出力された後にライトプロ
テクト信号ＰＴＣＴ が遅れて出力されるような場合に
は、共通バスインターフェイス回路９に、て内部バスの
ライト信号ｗｔをライトプロテクト信号ｐｒｃｒで禁止
することにより、たとえ共通バスを獲得しても共通バス
側にライト信号ｗｔを出力させないで、ライトプロテク
トが可能となる。
第２図は、第１図示装置が実施するアクセス管理例を示
し、このような共通バスアクセス管理を行なおうとする
場合の共通バスアクセスコントロール回路５の構成例を
第３図に示す。同図において、５０ ｉｊ：デコード回
路、５１はインバータ、５２〜５４はアンド回路、５５
はナンド回路、５６．５７はオア回路、５８はノア回路
、ＣＭＥＭは共通バスメモリセレクト信号、ＣｉＯは共
通バスｉ１０セレクト信号、ＣＥＡＥＲは共通バスアク
セスエラー信号であシ、第１図と同一符号は同一内容を
示す。ライトプロテクト信号ＰＴＣＴが有効（・１”）
であるとき、信号ｓｐ、ｒｔｐが有効であるとき、デコ
ード回路５ｏで当該アクセスが入出カニニットのアドレ
ス領域に対するものであると判別され且つ信号ＵＤが有
効であるとき、アンド回路５４から共通バスリクエスト
信号ＣＥＲＱが発せられることはなく、ナンドゲルト５
５からエラー信号ＥＲＲが発せられる。上記以外のアク
セス状態のときは、逆にアンド回路５４から共通バスリ
クエスト信号ＣＢＲＱが発せられ、エラー信号は発生し
ない。
し、このような共通バスアクセス管理を行なおうとする
場合の共通バスアクセスコントロール回路５の構成例を
第３図に示す。同図において、５０ ｉｊ：デコード回
路、５１はインバータ、５２〜５４はアンド回路、５５
はナンド回路、５６．５７はオア回路、５８はノア回路
、ＣＭＥＭは共通バスメモリセレクト信号、ＣｉＯは共
通バスｉ１０セレクト信号、ＣＥＡＥＲは共通バスアク
セスエラー信号であシ、第１図と同一符号は同一内容を
示す。ライトプロテクト信号ＰＴＣＴが有効（・１”）
であるとき、信号ｓｐ、ｒｔｐが有効であるとき、デコ
ード回路５ｏで当該アクセスが入出カニニットのアドレ
ス領域に対するものであると判別され且つ信号ＵＤが有
効であるとき、アンド回路５４から共通バスリクエスト
信号ＣＥＲＱが発せられることはなく、ナンドゲルト５
５からエラー信号ＥＲＲが発せられる。上記以外のアク
セス状態のときは、逆にアンド回路５４から共通バスリ
クエスト信号ＣＢＲＱが発せられ、エラー信号は発生し
ない。
また第１図において、プロテクト情報登録部を構成する
プロテクト情報登録メモリ或はレジスタは、内部バスの
アドレス空間に割シ付けられ、アクセス管理をダイナミ
ックに行なうためにマイクロプロセッサ２かもその読み
出し、省き込みができるように構成されている。まだ、
それに対するアクセス管理は内部バスアクセスコントロ
ール回路１０で行なわれ、例えばシステムを管理するプ
ログラムであるスーパーバイザプログラムによってノミ
フロテクト情報登録メモリ或はレジスタラックセスでき
、ユーザプログラムではそれが不可か或は少なくともラ
イトプロテクトするように制御サレる。従って、内部バ
スアクセスコントロール回路１０は、マイクロプロセッ
サ処理・動作モード判別回路３が出力する信号のうちＳ
Ｄ倍信号み有効の場合に限って、プロテクト情報登録部
アクセス回路６に対してアクセス要求信号を出力する。
プロテクト情報登録メモリ或はレジスタは、内部バスの
アドレス空間に割シ付けられ、アクセス管理をダイナミ
ックに行なうためにマイクロプロセッサ２かもその読み
出し、省き込みができるように構成されている。まだ、
それに対するアクセス管理は内部バスアクセスコントロ
ール回路１０で行なわれ、例えばシステムを管理するプ
ログラムであるスーパーバイザプログラムによってノミ
フロテクト情報登録メモリ或はレジスタラックセスでき
、ユーザプログラムではそれが不可か或は少なくともラ
イトプロテクトするように制御サレる。従って、内部バ
スアクセスコントロール回路１０は、マイクロプロセッ
サ処理・動作モード判別回路３が出力する信号のうちＳ
Ｄ倍信号み有効の場合に限って、プロテクト情報登録部
アクセス回路６に対してアクセス要求信号を出力する。
このようなプロテクト情報登録部に関するアクセス管理
も含め、第２図に示したような内部バス □アクセ
ス管理を行なおうとすれば、内部バスアクセスコントロ
ール回路１ｏは例えば第４図の如き回路構成となる。な
お同図において、１００はデコード回路、１０１〜１０
６はアンド回路、１０７，１０８はオア回路、１０９，
１１０はインバータ、ＭＥＭＡＣは内部バスメモリアク
セス信号、ＰＴＭＡＣはプロテクト情報登録メモリアク
セス信号、ＲＥＧＡＣは内部バスレジスタアクセス信号
、ｉ ＢＡＥＲは内部バスアクセスエラー信号、ＰＴｉ
Ｖはライトプロテクト無効信号である。
も含め、第２図に示したような内部バス □アクセ
ス管理を行なおうとすれば、内部バスアクセスコントロ
ール回路１ｏは例えば第４図の如き回路構成となる。な
お同図において、１００はデコード回路、１０１〜１０
６はアンド回路、１０７，１０８はオア回路、１０９，
１１０はインバータ、ＭＥＭＡＣは内部バスメモリアク
セス信号、ＰＴＭＡＣはプロテクト情報登録メモリアク
セス信号、ＲＥＧＡＣは内部バスレジスタアクセス信号
、ｉ ＢＡＥＲは内部バスアクセスエラー信号、ＰＴｉ
Ｖはライトプロテクト無効信号である。
内部パスアクセスコントロール回路１０よシ、プロテク
ト情報登録メモリアクセス信号ＰＴＭＡＣを受けた場合
に限シ、プロテクト情報登録部アクセス回路６は、プロ
テクト情報を書き換えたり、或は読み出したシする為の
制御動作を実行できる。
ト情報登録メモリアクセス信号ＰＴＭＡＣを受けた場合
に限シ、プロテクト情報登録部アクセス回路６は、プロ
テクト情報を書き換えたり、或は読み出したシする為の
制御動作を実行できる。
プロテクト情報登録部アクセス回路６．プロテクト情報
登録部（メモリ）およびプロテクト判定回路７の実施例
を第５図に示す。なお同図において、６０はセレクタ、
６１はメモリアクセスコントロール回路、７０はプロテ
クト情報登録メモリ、７１は禁止入力を有するゲート、
７２はバッファ、ＡＤＲ（ｔ）は内部バスアドレス信号
Ａ（プロテクト領域のバウンダリ指定のためのアドレス
）、ＡＤＲ（５）ハ内部バスアドレス信号Ｂ（プロテク
ト情報登録メモリに割付けられたアドレス用）、ＰＴＭ
ＡＳはセレクタ切換信号、ＰＴＭＴＦ’Ｅはプロテクト
情報登録メモリ書込信号、ＰＴＭＲＤはプロテクト情報
読出しゲート信号である。
登録部（メモリ）およびプロテクト判定回路７の実施例
を第５図に示す。なお同図において、６０はセレクタ、
６１はメモリアクセスコントロール回路、７０はプロテ
クト情報登録メモリ、７１は禁止入力を有するゲート、
７２はバッファ、ＡＤＲ（ｔ）は内部バスアドレス信号
Ａ（プロテクト領域のバウンダリ指定のためのアドレス
）、ＡＤＲ（５）ハ内部バスアドレス信号Ｂ（プロテク
ト情報登録メモリに割付けられたアドレス用）、ＰＴＭ
ＡＳはセレクタ切換信号、ＰＴＭＴＦ’Ｅはプロテクト
情報登録メモリ書込信号、ＰＴＭＲＤはプロテクト情報
読出しゲート信号である。
第５図の回路例では、ある一定のアドレス領域バウンダ
リ毎に、その領域に対する書込み動作の可／否を１０”
／１１”で表わしたプロテクト情報をメモリに登録する
ことを想定している。通常、マイクロプロセッサがデー
タ転送に際して出力するアドレス信号のうち、ある一定
のプロテクト領域バウンダリ判定のために必要なアドレ
ス信号ＡＤＲ（Ａがプロテクト情報登録メモリに入力さ
れるようセレクタ６０が選択され、ライトプロテクト無
効信号ＰＴｉＶが無い場合で然もマイクロプロセッサが
アクセスしようとしているアドレスへの書込みが不可の
ときに、ライトプロテクト信号ｐｒｃｒが出力される。
リ毎に、その領域に対する書込み動作の可／否を１０”
／１１”で表わしたプロテクト情報をメモリに登録する
ことを想定している。通常、マイクロプロセッサがデー
タ転送に際して出力するアドレス信号のうち、ある一定
のプロテクト領域バウンダリ判定のために必要なアドレ
ス信号ＡＤＲ（Ａがプロテクト情報登録メモリに入力さ
れるようセレクタ６０が選択され、ライトプロテクト無
効信号ＰＴｉＶが無い場合で然もマイクロプロセッサが
アクセスしようとしているアドレスへの書込みが不可の
ときに、ライトプロテクト信号ｐｒｃｒが出力される。
プロテクト情報の書換えあるいは読出しの際には、ＰＴ
ＭＡＣｍ号等から生成されるＰＴＭＡＳ信号によシセレ
クタ６０が切換わシ、直接的にグロテクト情報登録メモ
リをアクセスするためのアドレス信号の一部ＡＤＲＣＢ
）が当該メモリに入力される。
ＭＡＣｍ号等から生成されるＰＴＭＡＳ信号によシセレ
クタ６０が切換わシ、直接的にグロテクト情報登録メモ
リをアクセスするためのアドレス信号の一部ＡＤＲＣＢ
）が当該メモリに入力される。
そして、そのアドレスに対応したプロテクト情報の内容
を、マイクロプロセッサはスーパーバイザプログラムに
よって書換えたシ、読出したシすることができる。
を、マイクロプロセッサはスーパーバイザプログラムに
よって書換えたシ、読出したシすることができる。
発明の詳細
な説明したように、本発明に依れば、共通バスマスタユ
ニットであるＭＰＵ毎に共通バスのスレーブアドレス領
域に対するアクセス管理を行ない、然もそうすることに
よシそのアクセス管理に、あるアドレス領域単位のライ
トプロテクトだけでなく内蔵マイクロプロセッサの処理
・動作モード毎のアクセス可否の判別を織シまぜること
ができる為、共通バスに対する誤アクセスの防止をきめ
細かく且つよシ確実に実施できる。また、アクセス管理
のペースともなるプロテクト情報は、各ＭＰＵ内部にお
いて成る特定のシステム管理プログラムによってのみそ
の−読み出し、ｉ）き換えができるようにした為、プロ
テクト情報登録メモリ或はレジスタへの他ＭＰＵやユー
ザプログラムによる課書、き込みを防止でき、システム
の信頼性を低下させることなく共通バスアクセスのオン
ライン状態でのダイナミックな管理が可能となる。
ニットであるＭＰＵ毎に共通バスのスレーブアドレス領
域に対するアクセス管理を行ない、然もそうすることに
よシそのアクセス管理に、あるアドレス領域単位のライ
トプロテクトだけでなく内蔵マイクロプロセッサの処理
・動作モード毎のアクセス可否の判別を織シまぜること
ができる為、共通バスに対する誤アクセスの防止をきめ
細かく且つよシ確実に実施できる。また、アクセス管理
のペースともなるプロテクト情報は、各ＭＰＵ内部にお
いて成る特定のシステム管理プログラムによってのみそ
の−読み出し、ｉ）き換えができるようにした為、プロ
テクト情報登録メモリ或はレジスタへの他ＭＰＵやユー
ザプログラムによる課書、き込みを防止でき、システム
の信頼性を低下させることなく共通バスアクセスのオン
ライン状態でのダイナミックな管理が可能となる。
第１図は本発明実施例装置の要部ブロック図、第２図は
アクセス管理の訪明図、第３図は共通バスアクセスコン
トロール回路５の実施例を示すブロック図、第４図は内
部バスアクセスコントロール回路１０の実施例を示す要
部ブロック図、第５図はプロテクト情報登録部アクセス
回路６、プロテクト情報登録部およびプロテクト判定回
路７の実施例を示す要部ブロック図である。 １はＭＰＵ、２はマイクロプロセッサ、３はマイクロプ
ロセッサ処理・動作モード判別回路、４は共通バスアク
セス要求回路、５は共通バスアクセスコントロール回路
、６はプロテクト情報登録部アクセス回路、７はプロテ
クト情報登録部およびプロテクト判定回路、８は共−通
パス使用権獲得制御回路、９は共通バスインターフェイ
ス回路、１０は内部バスアクセスコントロール回路、１
１は割シ込み要求およびＡＣＫ発信回路、 １２は共通
バス、１５はＭＰＵ内部バスである。 特許出願人 富士７アコム制御株式会社外１名代理人弁
理士玉蟲久五部外３名 第２図 第３図
アクセス管理の訪明図、第３図は共通バスアクセスコン
トロール回路５の実施例を示すブロック図、第４図は内
部バスアクセスコントロール回路１０の実施例を示す要
部ブロック図、第５図はプロテクト情報登録部アクセス
回路６、プロテクト情報登録部およびプロテクト判定回
路７の実施例を示す要部ブロック図である。 １はＭＰＵ、２はマイクロプロセッサ、３はマイクロプ
ロセッサ処理・動作モード判別回路、４は共通バスアク
セス要求回路、５は共通バスアクセスコントロール回路
、６はプロテクト情報登録部アクセス回路、７はプロテ
クト情報登録部およびプロテクト判定回路、８は共−通
パス使用権獲得制御回路、９は共通バスインターフェイ
ス回路、１０は内部バスアクセスコントロール回路、１
１は割シ込み要求およびＡＣＫ発信回路、 １２は共通
バス、１５はＭＰＵ内部バスである。 特許出願人 富士７アコム制御株式会社外１名代理人弁
理士玉蟲久五部外３名 第２図 第３図
Claims (1)
- スレーブユニットを共通バスを介して複数のマイクロプ
ロセッサユニットからアクセス可能としたマルチマイク
ロプロセッサシステムにおける前記共通バスのアクセス
管理装置において、前記スレーブユニットのアドレス領
域に対する自マイクロプロセッサユニットの書き込み可
否に関するプロテクト情報を前記スレーブユニットの所
定アドレス単位毎に記憶するとともにその記憶内容をユ
ーザプログラム以外の特定のプログラムによってのみ自
マイクロプロセッサユニットのマイクロプロセッサによ
シ書き換え得るプロテクト情報記憶手段と、該記憶手段
のプロテクト情報と前記マイクロプロセッサの出力する
アドレスとから書き込み可否を判定する判定手段と、前
記マイクロプロセッサがいかなる処理・動作モードにあ
るのかを判別するモード判別手段と、少なくとも該モー
ド判別手段の判別結果と前記判定手段の判定結果とを利
用して正当でない共通パスアクセスを検知し共通バスに
対する実質的なアクセスを禁止するとともにアクセスの
エラーがあったことを前記マイクロプロセッサに通知す
る誤アクセス処理手段とを前記マイクロプロセッサユニ
ットに設けたことヲ％徴とするマルチマイクロプロセッ
サシステムにおける共通バスアクセス管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233052A JPS59117658A (ja) | 1982-12-24 | 1982-12-24 | マルチマイクロプロセツサシステムにおける共通バスアクセス管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233052A JPS59117658A (ja) | 1982-12-24 | 1982-12-24 | マルチマイクロプロセツサシステムにおける共通バスアクセス管理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117658A true JPS59117658A (ja) | 1984-07-07 |
| JPS6250863B2 JPS6250863B2 (ja) | 1987-10-27 |
Family
ID=16949038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233052A Granted JPS59117658A (ja) | 1982-12-24 | 1982-12-24 | マルチマイクロプロセツサシステムにおける共通バスアクセス管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117658A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296464A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPH01200466A (ja) * | 1987-12-21 | 1989-08-11 | Honeywell Bull Inc | データ処理システム |
| JPH01200467A (ja) * | 1987-12-21 | 1989-08-11 | Honeywell Bull Inc | 複数の中央処理装置間が対等の関係を有するデータ処理システム用の装置および方法 |
| CN100371906C (zh) * | 2003-05-29 | 2008-02-27 | 飞思卡尔半导体公司 | 用于确定访问许可的方法和设备 |
-
1982
- 1982-12-24 JP JP57233052A patent/JPS59117658A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296464A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPH01200466A (ja) * | 1987-12-21 | 1989-08-11 | Honeywell Bull Inc | データ処理システム |
| JPH01200467A (ja) * | 1987-12-21 | 1989-08-11 | Honeywell Bull Inc | 複数の中央処理装置間が対等の関係を有するデータ処理システム用の装置および方法 |
| CN100371906C (zh) * | 2003-05-29 | 2008-02-27 | 飞思卡尔半导体公司 | 用于确定访问许可的方法和设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6250863B2 (ja) | 1987-10-27 |
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