JPS6226490B2 - - Google Patents
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- Publication number
- JPS6226490B2 JPS6226490B2 JP56097670A JP9767081A JPS6226490B2 JP S6226490 B2 JPS6226490 B2 JP S6226490B2 JP 56097670 A JP56097670 A JP 56097670A JP 9767081 A JP9767081 A JP 9767081A JP S6226490 B2 JPS6226490 B2 JP S6226490B2
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- protection
- address
- segment
- memory protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は主記憶に対する保護方式、詳しくはセ
グメント、ページなどで区画される仮想アドレス
空間を持ち、TLB（Translation Lookaside
Buffer）によるアドレス変換を行ないかつ主記憶
に対する保護回路は持たないメモリシステムにお
ける該主記憶に対する保護方式に関する。
グメント、ページなどで区画される仮想アドレス
空間を持ち、TLB（Translation Lookaside
Buffer）によるアドレス変換を行ないかつ主記憶
に対する保護回路は持たないメモリシステムにお
ける該主記憶に対する保護方式に関する。
仮想記憶方式のメモリを持つ情報処理装置では
セグメント単位に主記憶保護を行なうのが普通で
ある。即ち論理アドレス空間をセグメント単位に
分割し、各セグメントにリング番号を与え、セグ
メントの番号とPSW（プログラム・ステータ
ス・ワード）内にあるリング番号との大小比較に
よつて記憶保護を行ない（リング保護）、またセ
グメントの範囲をリミツトレジスタにより管理し
てリミツト外のセグメントの主記憶保護を行なう
（リミツト保護）。なお主記憶保護とは、読取りを
許されないもの（即ち機密保護）が読取られた
り、書込みを許されないものに書込んで内容を破
壊したりするのを阻止することをいう。
セグメント単位に主記憶保護を行なうのが普通で
ある。即ち論理アドレス空間をセグメント単位に
分割し、各セグメントにリング番号を与え、セグ
メントの番号とPSW（プログラム・ステータ
ス・ワード）内にあるリング番号との大小比較に
よつて記憶保護を行ない（リング保護）、またセ
グメントの範囲をリミツトレジスタにより管理し
てリミツト外のセグメントの主記憶保護を行なう
（リミツト保護）。なお主記憶保護とは、読取りを
許されないもの（即ち機密保護）が読取られた
り、書込みを許されないものに書込んで内容を破
壊したりするのを阻止することをいう。
かゝる主記憶保護機能は、主記憶をアクセスし
ようとして論理アドレスを出力した時点で働く機
能でなくては充分保護目的を果せないためハード
ウエアで構成され、ハードウエアで構成できない
ものについては主記憶保護を可能にすることがで
きない。
ようとして論理アドレスを出力した時点で働く機
能でなくては充分保護目的を果せないためハード
ウエアで構成され、ハードウエアで構成できない
ものについては主記憶保護を可能にすることがで
きない。
図面を参照してこの点を説明するに、プログラ
ム上に主記憶装置（Main Storage）をアクセス
するマクロ命令があると、その論理アドレスをア
ドレスレジスタADRにセツトする。この論理ア
ドレスのセグメント部（セグメント番号が書込ま
れている）によりセグメントリング番号レジスタ
SRNRをアクセスし、対応するセグメントリング
番号を取出す。一方、実行中のプログラムのリン
グ番号RNはそのPSWのRN部の内容を格納する
リング番号レジスタRNRにあるから、これら即
ちSRNRからのRNとRNRからのRNとを比較器C1
で比較し、（SRNRからのRN）（RNRからの
RN）、のとき該当セグメントに対する書込みが許
可される。具体的には比較器C1は左側入力Ａが
右側入力Ｂと等しいか又はそれより大なるときオ
ン“１”出力を生じ（この点は比較器C2〜C4も
同様）、これはインバータＩで反転されたのちオ
アゲートC4を通つて書込み禁止信号WP（ライト
プロテクシヨン）となる。なおこの信号WPは
“１”で禁止、“０”で許可である。またセグメン
トリング番号が最大のとき（こゝでは４ビツト２
値数のリング番号を想定しているので“1111”の
とき。なおリング番号は小さい程強い保護であ
り、大きなリング番号はユーザエリヤなどに割当
てられる）はアンドゲートG2がオン出力を生じ
アンドゲートG3，G5の１入力をオンにする。ま
たアドレスレジスタADRのセグメント部の内容
は比較器C3，C4において、当該プログラムに対
するセグメントの仮想空間における上限（Ｈ）、
下限（Ｌ）を格納されたリミツトレジスタLTR
の内容と常時比較され、該セグメントがリミツト
外なら比較器C3，C4のいずれかの出力が“０”
となり、ナンドゲートG1の出力は“１”とな
る。そしてPSWのRNが“４”以上であれば比較
器C2の出力は“１”、従つてアンドゲートG3の出
力は“１”、アンドゲートG5の出力RPおよびオア
ゲートG4の出力RPは“１”となる。信号RP（リ
ードプロテクシヨン）は“１”で読出し禁止、
“０”で読出し可であり、こうしてリング番号が
４以上の低保護レベルプログラムの実行時に、ア
クセスしようとする論理アドレスのセグメントリ
ング番号が最大かつセグメント上限または下限ア
ドレスを越えるものであると、書込みおよび読出
し禁止となる。
ム上に主記憶装置（Main Storage）をアクセス
するマクロ命令があると、その論理アドレスをア
ドレスレジスタADRにセツトする。この論理ア
ドレスのセグメント部（セグメント番号が書込ま
れている）によりセグメントリング番号レジスタ
SRNRをアクセスし、対応するセグメントリング
番号を取出す。一方、実行中のプログラムのリン
グ番号RNはそのPSWのRN部の内容を格納する
リング番号レジスタRNRにあるから、これら即
ちSRNRからのRNとRNRからのRNとを比較器C1
で比較し、（SRNRからのRN）（RNRからの
RN）、のとき該当セグメントに対する書込みが許
可される。具体的には比較器C1は左側入力Ａが
右側入力Ｂと等しいか又はそれより大なるときオ
ン“１”出力を生じ（この点は比較器C2〜C4も
同様）、これはインバータＩで反転されたのちオ
アゲートC4を通つて書込み禁止信号WP（ライト
プロテクシヨン）となる。なおこの信号WPは
“１”で禁止、“０”で許可である。またセグメン
トリング番号が最大のとき（こゝでは４ビツト２
値数のリング番号を想定しているので“1111”の
とき。なおリング番号は小さい程強い保護であ
り、大きなリング番号はユーザエリヤなどに割当
てられる）はアンドゲートG2がオン出力を生じ
アンドゲートG3，G5の１入力をオンにする。ま
たアドレスレジスタADRのセグメント部の内容
は比較器C3，C4において、当該プログラムに対
するセグメントの仮想空間における上限（Ｈ）、
下限（Ｌ）を格納されたリミツトレジスタLTR
の内容と常時比較され、該セグメントがリミツト
外なら比較器C3，C4のいずれかの出力が“０”
となり、ナンドゲートG1の出力は“１”とな
る。そしてPSWのRNが“４”以上であれば比較
器C2の出力は“１”、従つてアンドゲートG3の出
力は“１”、アンドゲートG5の出力RPおよびオア
ゲートG4の出力RPは“１”となる。信号RP（リ
ードプロテクシヨン）は“１”で読出し禁止、
“０”で読出し可であり、こうしてリング番号が
４以上の低保護レベルプログラムの実行時に、ア
クセスしようとする論理アドレスのセグメントリ
ング番号が最大かつセグメント上限または下限ア
ドレスを越えるものであると、書込みおよび読出
し禁止となる。
なおPSWのRNが“４”以上であつてもSRNR
の出力が最大“1111”つまりＦでないときはG2
の出力は０であり、読取り禁止とはならない。ま
たPSWのRNが４より小の高保護レベルプログラ
ムのときは比較器C2の出力は“０”であり、こ
れも読取り禁止にはならない。いずれの場合も書
込み可か否かはPSW，SRNRのRNによる。
の出力が最大“1111”つまりＦでないときはG2
の出力は０であり、読取り禁止とはならない。ま
たPSWのRNが４より小の高保護レベルプログラ
ムのときは比較器C2の出力は“０”であり、こ
れも読取り禁止にはならない。いずれの場合も書
込み可か否かはPSW，SRNRのRNによる。
以上はマクロ命令の実行時に論理アドレスがセ
ツトされた時点で直ちに判定し、判定結果がアク
セス禁止ならば直ちにMSに対するアクセスを中
止させ主記憶内容の盗読、破壊などを阻止しなけ
ればならないから、主記憶保護手段はハードウエ
アで構成される。プログラムで行なうことは処理
運用上好ましくないどころか、情報処理システム
の性能の低化、劣化につながる。従つて主記憶保
護用のハードウエアを保有していない情報処理装
置においては、主記憶保護はこれを行なうことが
できないのが普通である。
ツトされた時点で直ちに判定し、判定結果がアク
セス禁止ならば直ちにMSに対するアクセスを中
止させ主記憶内容の盗読、破壊などを阻止しなけ
ればならないから、主記憶保護手段はハードウエ
アで構成される。プログラムで行なうことは処理
運用上好ましくないどころか、情報処理システム
の性能の低化、劣化につながる。従つて主記憶保
護用のハードウエアを保有していない情報処理装
置においては、主記憶保護はこれを行なうことが
できないのが普通である。
本発明は主記憶保護用ハードウエアを保有して
いない情報処理装置において主記憶保護をマイク
ロプログラムにより支障が殆んどないようにして
実行しようとするものである。本発明では動的ア
ドレス変換機構を用いて仮想アドレスを実アドレ
スに変換するときに発生することのあるTLBフ
オルトの割込み時に、TLBフオルトの処理の他
に主記憶保護の判定も合せて行ない、若し誤つて
MSをアクセスしようとしたときは割込みを発生
させてそのアクセスを中止させ、主記憶保護を行
なう。TLBフオルトの処理時に、該処理と並行
して、その論理アドレスの主記憶保護レベル侵害
有無判定をマイクロプログラムで行なつても、プ
ログラム運用上はTLBフオルトの割込み処理が
少し長くなるだけで現実のプログラム実行には殆
んど影響ない。しかも主記憶への誤つたアクセス
を少しでも防止できる利点が得られる。
いない情報処理装置において主記憶保護をマイク
ロプログラムにより支障が殆んどないようにして
実行しようとするものである。本発明では動的ア
ドレス変換機構を用いて仮想アドレスを実アドレ
スに変換するときに発生することのあるTLBフ
オルトの割込み時に、TLBフオルトの処理の他
に主記憶保護の判定も合せて行ない、若し誤つて
MSをアクセスしようとしたときは割込みを発生
させてそのアクセスを中止させ、主記憶保護を行
なう。TLBフオルトの処理時に、該処理と並行
して、その論理アドレスの主記憶保護レベル侵害
有無判定をマイクロプログラムで行なつても、プ
ログラム運用上はTLBフオルトの割込み処理が
少し長くなるだけで現実のプログラム実行には殆
んど影響ない。しかも主記憶への誤つたアクセス
を少しでも防止できる利点が得られる。
今あるユーザプログラムが誤つて他のユーザー
プログラムあるいはOSのモニタ等の領域をアク
セスしようとしたとすると、その領域はユーザー
プログラムで用いていない領域であるので必らず
TLBフオルトとなる。従つてこのとき主記憶保
護を行なえばユーザープログラムに対する主記憶
保護は充分になる。
プログラムあるいはOSのモニタ等の領域をアク
セスしようとしたとすると、その領域はユーザー
プログラムで用いていない領域であるので必らず
TLBフオルトとなる。従つてこのとき主記憶保
護を行なえばユーザープログラムに対する主記憶
保護は充分になる。
ソフトウエアによる主記憶保護は、制御記憶
（Control Storoge又はFirmware）上にセグメン
トリング番号レジスタSRNRおよびリミツトレジ
スタLTRと等価な領域を設け、これらの領域を
用いて前述のハードウエアによる主記憶保護と同
様な処理をマイクロプログラムにより実行すれば
よい。第２図は該マイクロプログラムによる主記
憶保護要領をフローチヤートで示す。
（Control Storoge又はFirmware）上にセグメン
トリング番号レジスタSRNRおよびリミツトレジ
スタLTRと等価な領域を設け、これらの領域を
用いて前述のハードウエアによる主記憶保護と同
様な処理をマイクロプログラムにより実行すれば
よい。第２図は該マイクロプログラムによる主記
憶保護要領をフローチヤートで示す。
以上説明したように本発明ではバーチヤルモー
ドで動作中主記憶保護をTLBフオルト時にマイ
クロプログラムで実行するので、主記憶保護用ハ
ードウエアのないメモリシステムでも主記憶保護
を行なうことができる。またMSアクセス命令を
読み出す度毎ではなく、TLBフオルト発生時の
みつまり該命令の論理アドレスを実アドレスに変
換する際該変換に使用されるTLBに該当アドレ
スがなく（誤つたような場合は特にこのようにな
る）、従つて正規のアドレス変換機構を作動させ
ざるを得ないときのみそれと並行して侵害有無を
チエツクするので、タスク処理プログラムの実行
をそれ程妨害することもない利点を得ることがで
きる。
ドで動作中主記憶保護をTLBフオルト時にマイ
クロプログラムで実行するので、主記憶保護用ハ
ードウエアのないメモリシステムでも主記憶保護
を行なうことができる。またMSアクセス命令を
読み出す度毎ではなく、TLBフオルト発生時の
みつまり該命令の論理アドレスを実アドレスに変
換する際該変換に使用されるTLBに該当アドレ
スがなく（誤つたような場合は特にこのようにな
る）、従つて正規のアドレス変換機構を作動させ
ざるを得ないときのみそれと並行して侵害有無を
チエツクするので、タスク処理プログラムの実行
をそれ程妨害することもない利点を得ることがで
きる。
第１図は主記憶保護機構の説明図、第２図はソ
フトウエアでの処理を示すフローチヤートであ
る。 図面でADRはアドレスレジスタ、SRNRはセグ
メントリング番号レジスタ、RNRはリング番号
レジスタ、LTRはリミツトレジスタ、C1〜C4は
比較器、WP，RPは書込み、読取り禁止信号であ
る。
フトウエアでの処理を示すフローチヤートであ
る。 図面でADRはアドレスレジスタ、SRNRはセグ
メントリング番号レジスタ、RNRはリング番号
レジスタ、LTRはリミツトレジスタ、C1〜C4は
比較器、WP，RPは書込み、読取り禁止信号であ
る。
Claims (1)
- １ 仮想アドレス空間がセグメントで区画され、
トランスレーシヨン・ルツクアサイド・バツフア
によるアドレス変換を行なう仮想記憶方式をと
り、主記憶に対する保護用ハードウエアを持たな
いメモリシステムにおける主記憶保護方式におい
て、前記ハードウエアによる主記憶保護と同様な
主記憶保護を行なうマイクロプログラムをフアー
ムウエアに用意しておき、前記バツフアに該当実
アドレスが存在しないで該実アドレスを求めるた
めの割込みが発生したとき前記マイクロプログラ
ムを実行させることを特徴とする主記憶保護方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097670A JPS57212696A (en) | 1981-06-24 | 1981-06-24 | Main storage protection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097670A JPS57212696A (en) | 1981-06-24 | 1981-06-24 | Main storage protection system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57212696A JPS57212696A (en) | 1982-12-27 |
| JPS6226490B2 true JPS6226490B2 (ja) | 1987-06-09 |
Family
ID=14198459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097670A Granted JPS57212696A (en) | 1981-06-24 | 1981-06-24 | Main storage protection system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57212696A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198586A (ja) * | 1983-04-25 | 1984-11-10 | Fujitsu Ltd | アドレス変換バツフア制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147747A (en) * | 1978-05-12 | 1979-11-19 | Hitachi Ltd | Data processor |
-
1981
- 1981-06-24 JP JP56097670A patent/JPS57212696A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147747A (en) * | 1978-05-12 | 1979-11-19 | Hitachi Ltd | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57212696A (en) | 1982-12-27 |
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