JPH0368421B2 - - Google Patents
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- JPH0368421B2 JPH0368421B2 JP57088569A JP8856982A JPH0368421B2 JP H0368421 B2 JPH0368421 B2 JP H0368421B2 JP 57088569 A JP57088569 A JP 57088569A JP 8856982 A JP8856982 A JP 8856982A JP H0368421 B2 JPH0368421 B2 JP H0368421B2
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- segment
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- memory
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- 238000000034 method Methods 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000011218 segmentation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は論理的情報の集まりであるセグメント
を対象としてメモリ保護を行なうメモリ保護方式
に関する。
を対象としてメモリ保護を行なうメモリ保護方式
に関する。
セグメントと称される論理的な情報の集まりを
基本としてアドレス変換を行なう方式は一般にセ
グメントテーシヨン方式として知られている。こ
のセグメンテーシヨン方式ではセグメントを単位
としてメモリ保護が行なわれる。すなわちセグメ
ンテーシヨン方式では、セグメントに対応してそ
のセグメントのメモリ上での位置、サイズ、アク
セス権情報等を示すいわゆるセグメント記述子が
用意され、セグメント記述子を用いてアドレス変
換およびメモリ保護が行なわれている。
基本としてアドレス変換を行なう方式は一般にセ
グメントテーシヨン方式として知られている。こ
のセグメンテーシヨン方式ではセグメントを単位
としてメモリ保護が行なわれる。すなわちセグメ
ンテーシヨン方式では、セグメントに対応してそ
のセグメントのメモリ上での位置、サイズ、アク
セス権情報等を示すいわゆるセグメント記述子が
用意され、セグメント記述子を用いてアドレス変
換およびメモリ保護が行なわれている。
第１図はセグメンテーヨン方式をとる従来のア
ドレス変換機構を示すもので、１１はセグメント
番号SNおよびセグメント内相対アドレスSRAと
から成る論理アドレスが保持される論理アドレス
レジスタである。また、１２はセグメント記述子
が各セグメント単位で保持されるセグメント表で
ある。セグメント記述子は第２図に示されるよう
にアクセス権情報Ｆ、セグメントのベースアドレ
スBASEおよびセグメントのサイズSIZEから構
成されているのが一般的である。
ドレス変換機構を示すもので、１１はセグメント
番号SNおよびセグメント内相対アドレスSRAと
から成る論理アドレスが保持される論理アドレス
レジスタである。また、１２はセグメント記述子
が各セグメント単位で保持されるセグメント表で
ある。セグメント記述子は第２図に示されるよう
にアクセス権情報Ｆ、セグメントのベースアドレ
スBASEおよびセグメントのサイズSIZEから構
成されているのが一般的である。
アドレス変換に際し、論理アドレス中のセグメ
ント番号SNによつて指定されているセグメント
トのセグメント記述子がセグメント表12から読み
出される。そして、セグメント表12から読み出さ
れたセグメント記述子中のベースアドレスBASE
を用いてアドレス変換が行なわれる一方、同じく
セグメント記述子中のアクセス権情報Ｆ、セグメ
ントサイズSIZEを用いてメモリ保護が行なわれ
る。上記アドレス変換は、セグメント表12から読
み出された該当セグメントのベースアドレス
BASEと論理アドレス中のセグメント内相対アド
レスSRAとが加算器１３で加算されることによ
り行なわれる。そして、このアドレス変換の結果
である物理アドレスPAは物理アドレスレジスタ
１４に保持され、メモリアクセスのアドレス情報
として用いられる。
ント番号SNによつて指定されているセグメント
トのセグメント記述子がセグメント表12から読み
出される。そして、セグメント表12から読み出さ
れたセグメント記述子中のベースアドレスBASE
を用いてアドレス変換が行なわれる一方、同じく
セグメント記述子中のアクセス権情報Ｆ、セグメ
ントサイズSIZEを用いてメモリ保護が行なわれ
る。上記アドレス変換は、セグメント表12から読
み出された該当セグメントのベースアドレス
BASEと論理アドレス中のセグメント内相対アド
レスSRAとが加算器１３で加算されることによ
り行なわれる。そして、このアドレス変換の結果
である物理アドレスPAは物理アドレスレジスタ
１４に保持され、メモリアクセスのアドレス情報
として用いられる。
一方、セグメンテーシヨン方式におけるメモリ
保護は、アドレス変換に際しセグメント表から読
み出される記述子中のアクセス権情報Ｆとセグメ
ントサイズSIZEを用いてメモリアクセス違反を
検出することにより行なわれる。このメモリアク
セス違反の検出は第３図に示されるフローチヤー
トに従つて実行される。まず最初のステツプS1
では該当セグメントの範囲内をアクセスするもの
であるか否かの判定がセグメント記述子中のセグ
メントサイズSIZEを用いて行なわれる。そして
NO判定の場合にはメモリアクセス違反となり、
アクセスが禁止される。これに対しYES判定の
場合にはステツプS2に進み、現在行なおうとし
ているアクセス形態が許可されているか否かの判
定が行なわれる。このアクセス形態としては、デ
ータの読み出し、データ書き込み、および実行す
べき命令の読み出しの３形態があり、それぞれの
アクセス形態が許可されるか否かを示す情報がセ
グメント記述子中のアクセス権情報Ｆである。し
たがつて、ステツプS2ではこのアクセス権情報
Ｆを用いて上述の判定が行なわれる。そしてNO
判定の場合にはメモリアクセス違反となり、
YES判定の場合だけメモリアクセスが許可され
る。
保護は、アドレス変換に際しセグメント表から読
み出される記述子中のアクセス権情報Ｆとセグメ
ントサイズSIZEを用いてメモリアクセス違反を
検出することにより行なわれる。このメモリアク
セス違反の検出は第３図に示されるフローチヤー
トに従つて実行される。まず最初のステツプS1
では該当セグメントの範囲内をアクセスするもの
であるか否かの判定がセグメント記述子中のセグ
メントサイズSIZEを用いて行なわれる。そして
NO判定の場合にはメモリアクセス違反となり、
アクセスが禁止される。これに対しYES判定の
場合にはステツプS2に進み、現在行なおうとし
ているアクセス形態が許可されているか否かの判
定が行なわれる。このアクセス形態としては、デ
ータの読み出し、データ書き込み、および実行す
べき命令の読み出しの３形態があり、それぞれの
アクセス形態が許可されるか否かを示す情報がセ
グメント記述子中のアクセス権情報Ｆである。し
たがつて、ステツプS2ではこのアクセス権情報
Ｆを用いて上述の判定が行なわれる。そしてNO
判定の場合にはメモリアクセス違反となり、
YES判定の場合だけメモリアクセスが許可され
る。
このように従来のメモリ保護方式はセグメント
単位で各セグメントの全域を保護対象としてメモ
リ保護を行なつていた。このため従来のメモリ保
護方式では例えば多くのタスクから共通に参照さ
れるデータ領域を一つのセグメントとしている場
合に次のような問題があつた。多くのタスクから
共通に参照されるデータ領域を一つのセグメント
としている場合において、当該セグメントの全域
を読み出す必要はあるが、書き込みに関しては当
該セグメントの特定の一部領域にしか書き込まな
いタスクが存在することはよくあることである。
従来の保護方式では、このような場合でも、該当
セグメントの全域に対してそのタスクに読み出し
と書き込みとを許可せざるを得ない。このため従
来のメモリ保護方式では、本来そのタスクが書き
込む必要のないセグメント内領域は、当該タスク
によつて誤つて書き換えられる危険にさらされる
ことになり、確実なメモリ保護が行なわれない欠
点があつた。
単位で各セグメントの全域を保護対象としてメモ
リ保護を行なつていた。このため従来のメモリ保
護方式では例えば多くのタスクから共通に参照さ
れるデータ領域を一つのセグメントとしている場
合に次のような問題があつた。多くのタスクから
共通に参照されるデータ領域を一つのセグメント
としている場合において、当該セグメントの全域
を読み出す必要はあるが、書き込みに関しては当
該セグメントの特定の一部領域にしか書き込まな
いタスクが存在することはよくあることである。
従来の保護方式では、このような場合でも、該当
セグメントの全域に対してそのタスクに読み出し
と書き込みとを許可せざるを得ない。このため従
来のメモリ保護方式では、本来そのタスクが書き
込む必要のないセグメント内領域は、当該タスク
によつて誤つて書き換えられる危険にさらされる
ことになり、確実なメモリ保護が行なわれない欠
点があつた。
本発明は上記事情に鑑みてなされたものでその
目的は、各セグメントの全域だけでなくセグメン
ト内の一部領域についてもメモリ保護の対象とす
ることができ、特にセグメントに対する全域的読
み出し／部分的書き込みというアクセス形態につ
いても確実なメモリ保護が行なえるメモリ保護方
式を提供することにある。
目的は、各セグメントの全域だけでなくセグメン
ト内の一部領域についてもメモリ保護の対象とす
ることができ、特にセグメントに対する全域的読
み出し／部分的書き込みというアクセス形態につ
いても確実なメモリ保護が行なえるメモリ保護方
式を提供することにある。
本発明は、データの読み出し、データの書き込
み等のアクセス形態毎にセグメントの全域アクセ
スが許可されているか否かを示すアクセス権情
報、および当該セグメントのサイズを示すセグメ
ントサイズ情報のほかに、上述のアクセス形態毎
にセグメントの一部領域アクセスが許可されてい
るか否かを示すアクセス権情報、および当該セグ
メントの上記一部領域のそれぞれ上限、下限を示
す上限アドレス情報、下限アドレス情報が各セグ
メント単位で格納される格納部を設けている。そ
して、メモリアクセスに際し、論理アドレス中の
セグメント番号によつて上記格納部から該当セグ
メントのエントリ内容を読み出し、このエントリ
の内容に基づいて現在行なおうとしているメモリ
アクセスが許可されているか否かを判定するよう
にしたものである。この際、該当するアクセス形
態に対し、上記アクセス権情報によつてセグメン
トの一部領域アクセスだけが許可されていれば、
アクセスしようとしているセグメント内の位置が
上記上限アドレス情報と下限アドレス情報とで示
される一部領域内にあるか否かでメモリアクセス
の可否が判定される。
み等のアクセス形態毎にセグメントの全域アクセ
スが許可されているか否かを示すアクセス権情
報、および当該セグメントのサイズを示すセグメ
ントサイズ情報のほかに、上述のアクセス形態毎
にセグメントの一部領域アクセスが許可されてい
るか否かを示すアクセス権情報、および当該セグ
メントの上記一部領域のそれぞれ上限、下限を示
す上限アドレス情報、下限アドレス情報が各セグ
メント単位で格納される格納部を設けている。そ
して、メモリアクセスに際し、論理アドレス中の
セグメント番号によつて上記格納部から該当セグ
メントのエントリ内容を読み出し、このエントリ
の内容に基づいて現在行なおうとしているメモリ
アクセスが許可されているか否かを判定するよう
にしたものである。この際、該当するアクセス形
態に対し、上記アクセス権情報によつてセグメン
トの一部領域アクセスだけが許可されていれば、
アクセスしようとしているセグメント内の位置が
上記上限アドレス情報と下限アドレス情報とで示
される一部領域内にあるか否かでメモリアクセス
の可否が判定される。
以下、本発明の一実施例を図面を参照して説明
する。なお、第１図と同一部分には同一符号を付
して詳細な省略する。第４図において、２１1〜
２１oはタスク単位で用意されているセグメント
表であり、図示せぬ主メモリに置かれている。２
２はセグメント表２１1〜２１oのいずれか一つの
セグメント２１iのベースアドレス（起点情報）
を保持するセグメント表ベースレジスタである。
このセグメント表ベースレジスタ２２の内容はタ
スク切り換え毎に更新される。セグメント表２１
ｉはセグメント表ベースレジスタ２２の内容と論
理アドレス中のセグメンド番号SNと基づいて参
照される。２３はセグメント２１iにおいて一度
参照されたエントリの内容が記憶される高速バツ
フアメモリ（以下、セグメント表キヤツシユと称
する）である。セグメント表キヤツシユ２３はセ
グメント表２１iと同様にセグメント数分のエン
トリ例えばｍ個のエントリを持つている。
する。なお、第１図と同一部分には同一符号を付
して詳細な省略する。第４図において、２１1〜
２１oはタスク単位で用意されているセグメント
表であり、図示せぬ主メモリに置かれている。２
２はセグメント表２１1〜２１oのいずれか一つの
セグメント２１iのベースアドレス（起点情報）
を保持するセグメント表ベースレジスタである。
このセグメント表ベースレジスタ２２の内容はタ
スク切り換え毎に更新される。セグメント表２１
ｉはセグメント表ベースレジスタ２２の内容と論
理アドレス中のセグメンド番号SNと基づいて参
照される。２３はセグメント２１iにおいて一度
参照されたエントリの内容が記憶される高速バツ
フアメモリ（以下、セグメント表キヤツシユと称
する）である。セグメント表キヤツシユ２３はセ
グメント表２１iと同様にセグメント数分のエン
トリ例えばｍ個のエントリを持つている。
第５図はセグメント表２１i並びにセグメント
表キヤツシユ２３に保持されるセグメント記述子
の構成を示すもので、Ｆはアクセス権情報であ
る。アクセス権情報Ｆは、各種アクセス形態毎に
該当セグメントの全域アクセスが許可されている
か否か（すなわち該当セグメントに対する全域ア
クセス権が与えられているか否か）を示す第１種
アクセス権情報F1，F2，F3と、各種アクセス形
態毎に該当セグメントの一部領域アクセスが許可
されているか否か（すなわち該当セグメントに対
する部分アクセス権が与えられているか否か）を
示す第２種アクセス権情報F1′，F2′，F3′とから
構成されている。なお、F1，F1′はアクセス形態
が読み出し（データ読み出し）の場合のアクセス
権情報であり、F2，F2′は同じく書き込み（デー
タ書き込み）の場合のアクセス権情報であり、
F3，F3′は同じく実行（実行すべき命令の読み出
し）の場合のアクセス権情報である。BASE、
SIZEは従来例で説明したようにそれぞれ該当セ
グメントのベースアドレス、サイズ（セグメント
サイズ）である。また、STARTは該当セグメン
ト内において部分的アクセスの対象となる領域の
下限の相対アドレスを示す開始相対アドレス（下
限アドレス情報）であり、ENDは同じく部分的
アクセスの対象となる領域の上限の相対アドレス
を示す最終相対アドレス（上限アドレス情報）で
ある。
表キヤツシユ２３に保持されるセグメント記述子
の構成を示すもので、Ｆはアクセス権情報であ
る。アクセス権情報Ｆは、各種アクセス形態毎に
該当セグメントの全域アクセスが許可されている
か否か（すなわち該当セグメントに対する全域ア
クセス権が与えられているか否か）を示す第１種
アクセス権情報F1，F2，F3と、各種アクセス形
態毎に該当セグメントの一部領域アクセスが許可
されているか否か（すなわち該当セグメントに対
する部分アクセス権が与えられているか否か）を
示す第２種アクセス権情報F1′，F2′，F3′とから
構成されている。なお、F1，F1′はアクセス形態
が読み出し（データ読み出し）の場合のアクセス
権情報であり、F2，F2′は同じく書き込み（デー
タ書き込み）の場合のアクセス権情報であり、
F3，F3′は同じく実行（実行すべき命令の読み出
し）の場合のアクセス権情報である。BASE、
SIZEは従来例で説明したようにそれぞれ該当セ
グメントのベースアドレス、サイズ（セグメント
サイズ）である。また、STARTは該当セグメン
ト内において部分的アクセスの対象となる領域の
下限の相対アドレスを示す開始相対アドレス（下
限アドレス情報）であり、ENDは同じく部分的
アクセスの対象となる領域の上限の相対アドレス
を示す最終相対アドレス（上限アドレス情報）で
ある。
再び第４図を参照すると２４はセグメント表キ
ヤツシユ２３の各エントリの内容が有効であるか
否かを示すデイレクトリメモリ（以下、キヤシユ
デイレクトリと称する）である。キヤシユデイレ
クトリ２４はセグメント表キヤツシユ２３の各エ
ントリに対応してそのエントリにセグメント記述
子の写しが有効に存在するか否かを示すビツトＶ
を有している。本実施例において論理アドレスレ
ジスタ１１、加算器１３、物理アドレスレジスタ
１４、セグメント表ベースレジスタ２２、セグメ
ント表キヤツシユ２３およびキヤツシユデイレク
トリ２４は図示せぬ中央処理装置側に設けられて
いる。
ヤツシユ２３の各エントリの内容が有効であるか
否かを示すデイレクトリメモリ（以下、キヤシユ
デイレクトリと称する）である。キヤシユデイレ
クトリ２４はセグメント表キヤツシユ２３の各エ
ントリに対応してそのエントリにセグメント記述
子の写しが有効に存在するか否かを示すビツトＶ
を有している。本実施例において論理アドレスレ
ジスタ１１、加算器１３、物理アドレスレジスタ
１４、セグメント表ベースレジスタ２２、セグメ
ント表キヤツシユ２３およびキヤツシユデイレク
トリ２４は図示せぬ中央処理装置側に設けられて
いる。
次に本発明の一実施例の動作を第６図および第
７図のフローチヤートを参照して説明する。今、
論理アドレスレジスタ１１に論理アドレスが保持
されており、この論理アドレスを物理アドレス
PAにアドレス変換してメモリアクセスが行なわ
れるようにしているものとする。まず、論理アド
レス中のセグメント番号SNに基づいてキヤシユ
デイレクトリ２４の該当するエントリの内容すな
わちビツトＶが論理“１”であるか否かの判定が
行なわれる（第６図のフローチヤートのステツプ
S11）。Ｖ＝“１”であれば、論理アドレス中のセ
グメント番号SNで示されるセグメントのセグメ
ント記述子の写しがセグメント表キヤツシユ２３
に存在するもの（すなわちキヤツシユヒツト）と
判断されステツプS12に進む。ステツプS12では
上記論理アドレス中のセグメント番号SNに基づ
いてセグメント表キヤツシユ２３がアクセス（い
わゆるキヤツシユアクセス）される。この結果、
セグメント表キヤツシユ２３から該当セグメント
のセグメント記述子が読み出される。
７図のフローチヤートを参照して説明する。今、
論理アドレスレジスタ１１に論理アドレスが保持
されており、この論理アドレスを物理アドレス
PAにアドレス変換してメモリアクセスが行なわ
れるようにしているものとする。まず、論理アド
レス中のセグメント番号SNに基づいてキヤシユ
デイレクトリ２４の該当するエントリの内容すな
わちビツトＶが論理“１”であるか否かの判定が
行なわれる（第６図のフローチヤートのステツプ
S11）。Ｖ＝“１”であれば、論理アドレス中のセ
グメント番号SNで示されるセグメントのセグメ
ント記述子の写しがセグメント表キヤツシユ２３
に存在するもの（すなわちキヤツシユヒツト）と
判断されステツプS12に進む。ステツプS12では
上記論理アドレス中のセグメント番号SNに基づ
いてセグメント表キヤツシユ２３がアクセス（い
わゆるキヤツシユアクセス）される。この結果、
セグメント表キヤツシユ２３から該当セグメント
のセグメント記述子が読み出される。
これに対し、Ｖ＝“０”であれば該当セグメン
トのセグメント記述子の写しがセグメント表２３
に存在しないものと判断されステツプS13に進
む。ステツプS13ではセグメント表ベースレジス
タ２２の内容と論理アドレス中のセグメント番号
SNとに基づいてセグメント表２１iが参照され
る。セグメント表ベースレジスタ２２には現在実
行中のタスクに対応するセグメント表２１iの起
点を示すベースアドレスが保持されている。そし
て、このベースアドレスによつてセグメント表２
１iの起点を知り、論理アドレス中のセグメント
番号SNによつて当該セグメント表２１iにおいて
該当するセグメントのセグメント記述子が記憶さ
れている相対位置を知ることができる。本実施例
ではセグメント表２１iは論理アドレスと物理ア
ドレスとが一致するセグメントに属しており、し
たがつてセグメント表ベースレジスタ２２の内容
とセグメント番号SNとに基づいて（アドレス変
換を行なうことなく）主メモリ上のセグメント表
２１iがアクセスされる。この結果、セグメント
表２１iから該当セグメントのセグメント記述子
が読み出される。そして、セグメント表２１iか
ら読み出されたセグメント記述子は、上述のステ
ツプS13においてセグメント表キヤツシユ２３の
対応するエントリに記憶される。次にステツプ
S14に進み、キヤツシユデイレクトリ２４の対応
するエントリのビツトＶが論理“１”状態にされ
る。そして、ステツプS11のYES判定の場合と同
様にステツプS12に進み、セグメント表キヤツシ
ユ２３から該当セグメントのセグメント記述子が
進み出される。このようにして、セグメント表キ
ヤツシユ２３からセグメント記述子が読み出され
ると、該当セグメント記述子中のベースアドレス
BASEと論理アドレス中のセグメント内相対アド
レスSBAとが加算器１３によつて加算される。
この加算結果は物理アドレスPAとして物理アド
レスレジスタ１４に置換される。なお、ステツプ
S11でNO判定、すなわちＶ＝“１”の場合、ステ
ツプS13においてセグメント表キヤツシユ２３に
記憶するためにセグメント表２１iから読み出し
たセグメント記述子（中のベースアドレス
BASE）を用いて上述の加算を行なうようにして
もよい。この場合にはステツプS12を実行する必
要がなくなる。
トのセグメント記述子の写しがセグメント表２３
に存在しないものと判断されステツプS13に進
む。ステツプS13ではセグメント表ベースレジス
タ２２の内容と論理アドレス中のセグメント番号
SNとに基づいてセグメント表２１iが参照され
る。セグメント表ベースレジスタ２２には現在実
行中のタスクに対応するセグメント表２１iの起
点を示すベースアドレスが保持されている。そし
て、このベースアドレスによつてセグメント表２
１iの起点を知り、論理アドレス中のセグメント
番号SNによつて当該セグメント表２１iにおいて
該当するセグメントのセグメント記述子が記憶さ
れている相対位置を知ることができる。本実施例
ではセグメント表２１iは論理アドレスと物理ア
ドレスとが一致するセグメントに属しており、し
たがつてセグメント表ベースレジスタ２２の内容
とセグメント番号SNとに基づいて（アドレス変
換を行なうことなく）主メモリ上のセグメント表
２１iがアクセスされる。この結果、セグメント
表２１iから該当セグメントのセグメント記述子
が読み出される。そして、セグメント表２１iか
ら読み出されたセグメント記述子は、上述のステ
ツプS13においてセグメント表キヤツシユ２３の
対応するエントリに記憶される。次にステツプ
S14に進み、キヤツシユデイレクトリ２４の対応
するエントリのビツトＶが論理“１”状態にされ
る。そして、ステツプS11のYES判定の場合と同
様にステツプS12に進み、セグメント表キヤツシ
ユ２３から該当セグメントのセグメント記述子が
進み出される。このようにして、セグメント表キ
ヤツシユ２３からセグメント記述子が読み出され
ると、該当セグメント記述子中のベースアドレス
BASEと論理アドレス中のセグメント内相対アド
レスSBAとが加算器１３によつて加算される。
この加算結果は物理アドレスPAとして物理アド
レスレジスタ１４に置換される。なお、ステツプ
S11でNO判定、すなわちＶ＝“１”の場合、ステ
ツプS13においてセグメント表キヤツシユ２３に
記憶するためにセグメント表２１iから読み出し
たセグメント記述子（中のベースアドレス
BASE）を用いて上述の加算を行なうようにして
もよい。この場合にはステツプS12を実行する必
要がなくなる。
本実施例においてセグメント表はタスク毎に主
メモリ（図示せず）上に用意されている。したが
つてタスクが切り換わればセグメント表も切り換
えられる。このセグメント表の切り換えは、セグ
メント表ベースレジスタ２２の保持内容を、該当
するタスクに対応するセグメント表の（起点を示
す）ベースアドレスに更新することにより行なわ
れる。ところで、タスク切り換え時において、セ
グメント表キヤツシユ２３には切り換え前のタス
クに対応するセグメント表の内容の（一部または
全部の）写しが入つている。このため、タスク切
り換えに際しセグメント表キヤツシユ２３の内容
の切り換えを行なう必要がある。そこで、タスク
切り換えのときに、まずキヤツシユデイレクトリ
２４の全てのエントリの内容すなわち全てのビツ
トＶを論理“０”にする。これによりセグメント
表キヤツシユ２３の全てのエントリの内容が無効
にされ、アドレス変換に際し旧タスクに関係する
セグメント記述子が誤つてセグメント表キヤツシ
ユ２３から読み出される恐れはなくなる。そし
て、タスク切り換え後のタスクの実行に伴つて必
要となるセグメント記述子は第６図のフローチヤ
ートに従つてアドレス変換の都度セグメント表キ
ヤツシユ２３に記憶される。このようにしてセグ
メント記述子がいつたんセグメント表キヤツシユ
２３に記憶され前述したようにキヤツシユデイレ
クトリ２４の対応するビツトＶが論理“１”にさ
れると、セグメント表キヤツシユ２３の該当する
エントリの内容は次のタスク切り換えのときで有
効となる。明らかなように、参照の必要のないセ
グメント記述子はセグメント表キヤツシユ２３に
記憶されることはない。なお、セグメント表キヤ
ツシユ２３のエントリ数ｍは論理アドレス中のセ
グメント番号SNの最大値に応じて決定されるこ
とが好ましい。たとえばセグメント番号SNが８
ビツト構成（最大値は10進表示で128）であれば、
256個のエントリ数を用意すればよい。
メモリ（図示せず）上に用意されている。したが
つてタスクが切り換わればセグメント表も切り換
えられる。このセグメント表の切り換えは、セグ
メント表ベースレジスタ２２の保持内容を、該当
するタスクに対応するセグメント表の（起点を示
す）ベースアドレスに更新することにより行なわ
れる。ところで、タスク切り換え時において、セ
グメント表キヤツシユ２３には切り換え前のタス
クに対応するセグメント表の内容の（一部または
全部の）写しが入つている。このため、タスク切
り換えに際しセグメント表キヤツシユ２３の内容
の切り換えを行なう必要がある。そこで、タスク
切り換えのときに、まずキヤツシユデイレクトリ
２４の全てのエントリの内容すなわち全てのビツ
トＶを論理“０”にする。これによりセグメント
表キヤツシユ２３の全てのエントリの内容が無効
にされ、アドレス変換に際し旧タスクに関係する
セグメント記述子が誤つてセグメント表キヤツシ
ユ２３から読み出される恐れはなくなる。そし
て、タスク切り換え後のタスクの実行に伴つて必
要となるセグメント記述子は第６図のフローチヤ
ートに従つてアドレス変換の都度セグメント表キ
ヤツシユ２３に記憶される。このようにしてセグ
メント記述子がいつたんセグメント表キヤツシユ
２３に記憶され前述したようにキヤツシユデイレ
クトリ２４の対応するビツトＶが論理“１”にさ
れると、セグメント表キヤツシユ２３の該当する
エントリの内容は次のタスク切り換えのときで有
効となる。明らかなように、参照の必要のないセ
グメント記述子はセグメント表キヤツシユ２３に
記憶されることはない。なお、セグメント表キヤ
ツシユ２３のエントリ数ｍは論理アドレス中のセ
グメント番号SNの最大値に応じて決定されるこ
とが好ましい。たとえばセグメント番号SNが８
ビツト構成（最大値は10進表示で128）であれば、
256個のエントリ数を用意すればよい。
次にメモリ保護について説明する。このメモリ
保護のためには、現在行なわれるようとしている
メモリアクセスがアクセス違反となつているか否
かを検出する必要がある。本実施例ではこのアク
セス違反検出は前述したアドレス変換の過程で第
７図のフローチヤートに従つて実行される。ま
ず、現在行なわれるようとしているメモリアクセ
スの位置が、該当するセグメントの領域内に入つ
ているか否かが調べられる（ステツプS21）。こ
れは、アドレス変換過程でセグメント表キヤツシ
ユ２３（またはセグメント表２１i）から読み出
されたセグメント記述子中のセグメントサイズ
SIZEと、論理アドレスレジスタ１１に置数され
ている論理アドレス中のセグメント内相対アドレ
スSRAとの大小を比較することによつて行なわ
れる。そしてSRA＜SIZEでなければ、すなわち
セグメント内相対アドレスSRAが該当セグメン
トの外へはみ出していればNO判定となり、アク
セス違反が検出される。これによりアドレス変換
後のアドレス（物理アドレスPA）を用いたメモ
リアクセスは禁止され、メモリが保護される。
保護のためには、現在行なわれるようとしている
メモリアクセスがアクセス違反となつているか否
かを検出する必要がある。本実施例ではこのアク
セス違反検出は前述したアドレス変換の過程で第
７図のフローチヤートに従つて実行される。ま
ず、現在行なわれるようとしているメモリアクセ
スの位置が、該当するセグメントの領域内に入つ
ているか否かが調べられる（ステツプS21）。こ
れは、アドレス変換過程でセグメント表キヤツシ
ユ２３（またはセグメント表２１i）から読み出
されたセグメント記述子中のセグメントサイズ
SIZEと、論理アドレスレジスタ１１に置数され
ている論理アドレス中のセグメント内相対アドレ
スSRAとの大小を比較することによつて行なわ
れる。そしてSRA＜SIZEでなければ、すなわち
セグメント内相対アドレスSRAが該当セグメン
トの外へはみ出していればNO判定となり、アク
セス違反が検出される。これによりアドレス変換
後のアドレス（物理アドレスPA）を用いたメモ
リアクセスは禁止され、メモリが保護される。
これに対しステツプS21でYES判定がなされた
場合、すなわちセグメント内相対アドレスSRA
が該当セグメント内に入つていることが判断され
た場合、現在行なわれるようにしているメモリア
クセスのアクセス形態に関し、該当セグメントの
全般的アクセスが許可されているか否かが調べら
れる（ステツプS22）。これは、セグメント記述
子内のアクセス権情報Ｆに含まれている第１種ア
クセス県情報F1，F2，F3のなかの該当するアク
セス形態に対応するアクセス権情報を参照するこ
とによつて行なわれる。そして、ステツプS22に
おいて全域的アクセスが許可されているものと判
定された場合、該当するメモリアクセスは許可さ
れる。一方ステツプS22において全域的アクセス
が許可されていないものと判定された場合、ステ
ツプS23に進む。
場合、すなわちセグメント内相対アドレスSRA
が該当セグメント内に入つていることが判断され
た場合、現在行なわれるようにしているメモリア
クセスのアクセス形態に関し、該当セグメントの
全般的アクセスが許可されているか否かが調べら
れる（ステツプS22）。これは、セグメント記述
子内のアクセス権情報Ｆに含まれている第１種ア
クセス県情報F1，F2，F3のなかの該当するアク
セス形態に対応するアクセス権情報を参照するこ
とによつて行なわれる。そして、ステツプS22に
おいて全域的アクセスが許可されているものと判
定された場合、該当するメモリアクセスは許可さ
れる。一方ステツプS22において全域的アクセス
が許可されていないものと判定された場合、ステ
ツプS23に進む。
ステツプS23では、現在行なわれるようにして
いるメモリアクセス形態に関し、該当セグメント
内の一部特定領域に対するアクセス（すなわち部
分的アクセス）が許可されているか否かが調べら
れる。これは、セグメント記述子内のアクセス権
情報Ｆに含まれている第２種アクセス権情報F1′，
F2′，F3′のなかの該当するアクセス形態に対応す
るアクセス権情報を参照することによつて行なわ
れる。そして、ステツプS23において部分的アク
セスが許可されていないものと判定された場合、
該当するメモリアクセスは違反しているものとみ
なされる。これに対し、ステツプS23において部
分的アクセスが許可されているものと判定された
場合、ステツプS24に進む。
いるメモリアクセス形態に関し、該当セグメント
内の一部特定領域に対するアクセス（すなわち部
分的アクセス）が許可されているか否かが調べら
れる。これは、セグメント記述子内のアクセス権
情報Ｆに含まれている第２種アクセス権情報F1′，
F2′，F3′のなかの該当するアクセス形態に対応す
るアクセス権情報を参照することによつて行なわ
れる。そして、ステツプS23において部分的アク
セスが許可されていないものと判定された場合、
該当するメモリアクセスは違反しているものとみ
なされる。これに対し、ステツプS23において部
分的アクセスが許可されているものと判定された
場合、ステツプS24に進む。
ステツプS24では、現在行なわれようとしてい
るメモリアクセスの位置が、該当するセグメント
の部分アクセスが許されている領域内に入つてい
るか否かの判定が行なわれる。この判定は論理ア
ドレス中のセグメント内相対アドレスSRAと、
セグメント記述子中の開始相対アドレス
START、最終相対アドレスENDとの大小を比
較し、上記SRAがSTART≦SRA≦ENDを満足
しているか否かによつて行なわれる。そして、
SRAがSTART≦SRA≦ENDを満足していない
場合、すなわちNO判定の場合、該当するメモリ
アクセスは違反しているものとみなされる。これ
に対し、YES判定の場合には該当するメモリア
クセスは違反していないものとみなされ、当該メ
モリアクセスは許可される。
るメモリアクセスの位置が、該当するセグメント
の部分アクセスが許されている領域内に入つてい
るか否かの判定が行なわれる。この判定は論理ア
ドレス中のセグメント内相対アドレスSRAと、
セグメント記述子中の開始相対アドレス
START、最終相対アドレスENDとの大小を比
較し、上記SRAがSTART≦SRA≦ENDを満足
しているか否かによつて行なわれる。そして、
SRAがSTART≦SRA≦ENDを満足していない
場合、すなわちNO判定の場合、該当するメモリ
アクセスは違反しているものとみなされる。これ
に対し、YES判定の場合には該当するメモリア
クセスは違反していないものとみなされ、当該メ
モリアクセスは許可される。
以上の動作説明から明らかなように本実施例に
よれば次に列挙される種々の作用効果を得ること
ができる。
よれば次に列挙される種々の作用効果を得ること
ができる。
セグメント表を主メモリ上に用意しているの
でセグメント総数を多くとることができる。
でセグメント総数を多くとることができる。
しかも主メモリ上にはセグメント表がタスク
毎に用意されており、タスク切り換えのために
はセグメント表ベースレジスタの内容を更新す
るだけで良いため、タスク切り換え時のオーバ
ヘツドが解消される。
毎に用意されており、タスク切り換えのために
はセグメント表ベースレジスタの内容を更新す
るだけで良いため、タスク切り換え時のオーバ
ヘツドが解消される。
セグメント表キヤツシユを設け、キヤツシユ
ヒツト時にはこのセグメント表キヤツシユから
該当セグメントのセグメント記述子を読み出す
ことができるので、主メモリ上のセグメント表
をアクセスすることがなく、したがつて変換を
高速に行なうことができる。
ヒツト時にはこのセグメント表キヤツシユから
該当セグメントのセグメント記述子を読み出す
ことができるので、主メモリ上のセグメント表
をアクセスすることがなく、したがつて変換を
高速に行なうことができる。
セグメント全体だけでなく、セグメント内の
任意の一部領域をも保護対象としてメモリ保護
が行なえる。
任意の一部領域をも保護対象としてメモリ保護
が行なえる。
上記の理由により、例えば多くのタスクか
ら共通に参照されるデータ領域を一つのセグメ
ントとしている場合において、当該セグメント
の全域を読み出す必要はあるが、書き込みに関
しては当該セグメントの特定の一部領域にしか
書き込まないタスクに対し、それぞれのアクセ
ス形態に応じて全域保護または一部領域保護と
メモリ保護対象を切り換えることができる。し
たがつて特にセグメントに対する全域的読み出
し／部分的書き込みというアクセス形態につい
て確実なメモリ保護が行なえる。
ら共通に参照されるデータ領域を一つのセグメ
ントとしている場合において、当該セグメント
の全域を読み出す必要はあるが、書き込みに関
しては当該セグメントの特定の一部領域にしか
書き込まないタスクに対し、それぞれのアクセ
ス形態に応じて全域保護または一部領域保護と
メモリ保護対象を切り換えることができる。し
たがつて特にセグメントに対する全域的読み出
し／部分的書き込みというアクセス形態につい
て確実なメモリ保護が行なえる。
なお前記実施例では、各セグメント記述子内
に設けられている開始相対アドレスSTARTお
よび最終相対アドレスENDとの対が１種、す
なわち部分的アクセスが許可される領域が各セ
グメント内に多くて１つの場合について説明し
たが、複数の部分領域を設定してもよいことは
勿論である。
に設けられている開始相対アドレスSTARTお
よび最終相対アドレスENDとの対が１種、す
なわち部分的アクセスが許可される領域が各セ
グメント内に多くて１つの場合について説明し
たが、複数の部分領域を設定してもよいことは
勿論である。
また、前記実施例では、アドレス変換の高速
化のためにセグメント表キヤツシユ２３および
キヤツシユデイレクトリ２４を設けた場合につ
いて説明したが本実施例の要旨によれば必ずし
も必要でない。また、セグメント表については
レジスタ群で構成されるものであつてもよい。
化のためにセグメント表キヤツシユ２３および
キヤツシユデイレクトリ２４を設けた場合につ
いて説明したが本実施例の要旨によれば必ずし
も必要でない。また、セグメント表については
レジスタ群で構成されるものであつてもよい。
以上詳述したように本発明のメモリ保護方式に
よれば、各セグメントの全域だけでなくセグメン
ト内の一部領域についてもメモリ保護の対象とす
ることができるので、特にセグメントに対する全
域的読み出し／部分的書き込みというアクセス形
態についても確実なメモリ保護が行なえる。
よれば、各セグメントの全域だけでなくセグメン
ト内の一部領域についてもメモリ保護の対象とす
ることができるので、特にセグメントに対する全
域的読み出し／部分的書き込みというアクセス形
態についても確実なメモリ保護が行なえる。
第１図は従来例を示すブロツク図、第２図は上
記従来例で適用されるセグメント記述子のフオー
マツトを示す図、第３図は上記従来例におけるメ
モリ保護手順を示すフローチヤート、第４図は本
発明の一実施例を示すブロツク図、第５図は上記
実施例で適用されるセグメント記述子のフオーマ
ツトを示す図、第６図および第７図は動作を説明
するためのフローチヤートである。 １１……論理アドレスレジスタ、１２，２１i
…２１i…２１o……セグメント表、１３……加算
器、２２……セグメント表ベースレジスタ、２３
……高速バツフアメモリ（セグメント表キヤツシ
ユ）、２４……デイレクトリメモリ（キヤツシユ
デイレクトリ）。
記従来例で適用されるセグメント記述子のフオー
マツトを示す図、第３図は上記従来例におけるメ
モリ保護手順を示すフローチヤート、第４図は本
発明の一実施例を示すブロツク図、第５図は上記
実施例で適用されるセグメント記述子のフオーマ
ツトを示す図、第６図および第７図は動作を説明
するためのフローチヤートである。 １１……論理アドレスレジスタ、１２，２１i
…２１i…２１o……セグメント表、１３……加算
器、２２……セグメント表ベースレジスタ、２３
……高速バツフアメモリ（セグメント表キヤツシ
ユ）、２４……デイレクトリメモリ（キヤツシユ
デイレクトリ）。
１ メモリ８の読出／書込を制御するメモリ制御
部７と、上記メモリに対して読出要求を発する処
理装置６に第１の高速バス１を介して接続された
送受信回路TR１と、入出力装置１２に共通バス
１０を介して接続された送受信回路TR３とがロ
ーカルバス２で結ばれたシステムにおいて、 一端が上記ローカルバス２に接続され、他端が
第２の高速バス３を介して上記メモリ制御部７に
接続された第１の駆動回路Ｄ１と、 一端が上記第２の高速バス３を介して上記メモ
リ制御部７に接続され、他端が上記第１の高速バ
ス１を介して上記処理装置６に接続され、高速素
子で構成された第２の駆動回路Ｄ２と、 上記処理装置６からの読出要求に応じて上記第
２の駆動回路Ｄ２を有効にし、上記入出力装置１
２からの読出要求に応じて上記第１の駆動回路Ｄ
１を有効にする転送制御部９とを備え、 上記処理装置６からのメモリ読出要求に対して
は、上記第１の高速バス１と第２の高速バス３を
使用して上記メモリ８からデータ転送を行い、上
記入出力装置１２からのメモリ読出要求に対して
は、上記第２の高速バス３とローカルバス２と共
通バス１０を使用して上記メモリ８からデータ転
送を行うことを特徴するデータ転送制御方式。
部７と、上記メモリに対して読出要求を発する処
理装置６に第１の高速バス１を介して接続された
送受信回路TR１と、入出力装置１２に共通バス
１０を介して接続された送受信回路TR３とがロ
ーカルバス２で結ばれたシステムにおいて、 一端が上記ローカルバス２に接続され、他端が
第２の高速バス３を介して上記メモリ制御部７に
接続された第１の駆動回路Ｄ１と、 一端が上記第２の高速バス３を介して上記メモ
リ制御部７に接続され、他端が上記第１の高速バ
ス１を介して上記処理装置６に接続され、高速素
子で構成された第２の駆動回路Ｄ２と、 上記処理装置６からの読出要求に応じて上記第
２の駆動回路Ｄ２を有効にし、上記入出力装置１
２からの読出要求に応じて上記第１の駆動回路Ｄ
１を有効にする転送制御部９とを備え、 上記処理装置６からのメモリ読出要求に対して
は、上記第１の高速バス１と第２の高速バス３を
使用して上記メモリ８からデータ転送を行い、上
記入出力装置１２からのメモリ読出要求に対して
は、上記第２の高速バス３とローカルバス２と共
通バス１０を使用して上記メモリ８からデータ転
送を行うことを特徴するデータ転送制御方式。
Claims (1)
- は、論理アドレス中のセグメント内相対アドレス
が上記上限、下限アドレス情報で示される領域内
の相対位置を示していることをもつて該当するメ
モリアクセスの許可を判定することを特徴とする
特許請求の範囲第１項記載のメモリ保護方式。 ３ 上記格納部が各セグメントのベースアドレス
を保持するセグメント表であることを特徴とする
特許請求の範囲第１項または第２項記載のメモリ
保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088569A JPS58205995A (ja) | 1982-05-25 | 1982-05-25 | メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088569A JPS58205995A (ja) | 1982-05-25 | 1982-05-25 | メモリ保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205995A JPS58205995A (ja) | 1983-12-01 |
| JPH0368421B2 true JPH0368421B2 (ja) | 1991-10-28 |
Family
ID=13946491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088569A Granted JPS58205995A (ja) | 1982-05-25 | 1982-05-25 | メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2851804A1 (en) | 2013-09-20 | 2015-03-25 | Fujitsu Limited | Arithmetic processing device, information processing device, control method for information processing device, and control program for information processing device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758500B2 (ja) * | 1987-02-20 | 1995-06-21 | 株式会社東芝 | 携帯可能電子装置 |
| JPH01106150A (ja) * | 1987-10-17 | 1989-04-24 | Fanuc Ltd | ローカルメモリ保護方式 |
-
1982
- 1982-05-25 JP JP57088569A patent/JPS58205995A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2851804A1 (en) | 2013-09-20 | 2015-03-25 | Fujitsu Limited | Arithmetic processing device, information processing device, control method for information processing device, and control program for information processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58205995A (ja) | 1983-12-01 |
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