JPH0471046A - 共有メモリの部分書込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ多階層のマルチプロセッサシステムに
おける共有メモリに対する部分書込み制御方式に係り、
特に、バッファメモリを有する処理装置が、該バッファ
メモリを利用して部分書込みを全書込みの形に変換し、
複数の処理装置が共有する中間バッファメモリ（ワーク
ストレージ）に書込み処理する場合の制御に関する。

〔従来の技術〕

一般に、メモリへの部分書込みは、部分書込みを行なう
べき領域を含むワード等のアクセス単位を一度読出して
、そのデータの一部と書込みデータとのマージ処理を行
なってから改めて書込むために、２メモリサイクルを必
要とする。

ところで、処理の高速化を意図する計算機においては、
処理装置に高速バッファメモリを設けて、使用頻度の高
い情報を主メモリからこのバッファメモリに写し取って
おき、処理装置は、メモリ参照要求のつど主メモリを参
照することなく、バッファメモリの内容を使用し、かく
して処理の高速化を達成する方法が採用されることが多
い。このバッファメモリを利用すれば、主メモリへの部
分書込み指令が発せられた際に、その部分書込みを行な
うべき領域を含むワードがバッファメモリにある限り、
これを読出して書込みデータとマージすることにより修
正されたワードを形成し、これを主メモリに対する全書
込み（これを本明細書では特殊全書込みと呼ぶ）として
書込みを行なうことができる。この方法によれば、部分
書込みの動作も１メモリサイクルで遂行される。

しかしながら、主メモリを複数の処理装置が共有するシ
ステムでは、前記特殊全書込みが実行される直前に他の
処理装置から同じワード位置への書込みが行われた場合
に、この新しいデータが特殊全書込みのためにバッファ
メモリ内の旧データで再度置換されてしまうという問題
がある。

この事情を第４図によって詳述する。第４図で、処理装
置１のバッファメモリ（ＢＳ）２に写し取られていたデ
ータＤ、は主メモリ（ＭＳ）５０の元のデータＤ、に一
致しているものとする。いま、処理装置ｌでデータＤ１
による部分書込みの指令が発せられると、データＤ、に
対するバッファメモリ２内でのデータＤ１の部分書込み
によりデータＤ、を形成し、このデータＤ、を書込みデ
ータとして主メモリ５０への特殊全書込みが行なわれる
。

ところで、この直前に他の処理装置１００がらの要求に
よりデータＤ、の位置にデータＤ、が書込まれたとすれ
ば、そこのデータはり、のようになっている。ここで処
理装置１がらの前記特殊全書込みが行われれば、データ
Ｄ、はデータＤ、（＝データＤ、）になってしまう。本
来ならば、この位置のデータはデ〜りり、のようになる
べきところである。

従来、この問題を解決するため、例えば特公昭５４−４
０３４３号公報に記載のように、ある処理装置からの特
殊全書込みの要求を受ける鋳に他の処理装置からの書込
み要求を実行した場合には、主メモリ制御部が両要求の
書込みアドレスを比較し、一致した場合に特殊全書込み
を元の部分書込みに再変更するという方法が知られてい
るが、この方法は、特殊全書込み要求が到達してからア
ドレスの比較を行なうため、制御は複数であり、時間的
にもきわどいところがある。

この解決策の一つに、例えば特開昭６０−１４０４４４
号公報に記載されているように、処理装置にあるバッフ
ァメモリのためのアドレス登録ディレクトリ（バッファ
メモリ内のデータの主メモリ上のアドレスが登録される
）の写しとして主メモリ側に設けられているアドレス登
録ディレクトリを利用し、他の処理装置からの書込み要
求があったときに、この主メモリ側のアドレス登録ディ
レクトリを参照して、その書込みアドレスがバッファメ
モリに写し取られているブロックに属することを検知し
たならば、特殊全書込みを抑止し、部分書込みとして処
理する方法がある。

〔発明が解決しようとする課題〕

バッファメモリ、中間バッファメモリ（ワークストレー
ジ）、主メモリのメモリ多階層をとり、中間バッファメ
モリが主メモリとの間で、書込み要求の処理をストア・
イン方式で行なうシステムにおいては、一般に中間バッ
ファメモリに書込み要求の対象ブロックが存在しない時
は、主メモリから該当ブロックを転送して中間バッファ
メモリに登録した後、該中間バッファメモリ上のブロッ
クに対して書込み動作を行なう。この場合、処理の一層
の高速化の為に、主メモリからのブロック転送の待ち時
間の間に、中間バッファメモリを後続のアクセス要求に
使用させる処理方式をとることがある。その際、ブロッ
ク転送を起動した書込み要求は、再アクセスステージに
移動し、ブロック転送でデータが中間バッファメモリ上
に登録された後、再び該中間バッファメモリにアクセス
することとなる。この関係を第５図を用いて説明する。

第５図において、２０１及び２０２は図示しない処理装
置１及び２から発行されたアクセス要求、２０及び２１
はこれらアクセス要求を保持するアクセス要求バッファ
、２３及び２４は再アクセスステージでのアクセス要求
を保持する再アクセスステージバッファである。２０７
及び２０８は特殊全書込み要求を元の部分書込み要求へ
変換する変換論理部で、これについては後述する。３０
は複数のアクセス要求の中からアクセスを受付けるもの
を選択する受付制御回路である。２０５は中間バッファ
メモリ（ＷＳ）、２ｏｅ、はＷＳ２０５のためのアドレ
ス登録ディレクトリ（ＷＡＡ）、５０は主メモリ（ＭＳ
）である。なお、バッファメモリ（ＢＳ）は処理装置１
が有しているとする。

いま、例えばアクセス要求２０１が受付は制御回路３０
で受付けられてＷＳ　２０５にアクセスした際、ＷＡＡ
　２０６を検索し、ＷＳ　２０５に対象ブロックが存在
しないことが判定されると、ＭＳ５ｏに経路２１１を介
してブロック転送要求を出し、該アクセス要求２０１は
２０１′として再アクセスステージバッファ２３へ移動
する。そして、ＭＳ５０からブロック転送データがＷＳ
　２０５に転送される迄の空き時間、後続の例えばアク
セス要求２０２に対してＷＳ　２０５へのアクセスを許
可する。一方、再アクセスステージバッファ２３のアク
セス要求２０１′は、ＭＳ５０からＷＳ２０５へ経路２
１０を通ってデータブロックが登録された後、再び受付
は制御回路３０を通過してＷＳ２０５にアクセスする。

ここで便宜上、アクセス要求２０１，２０２を第１回目
のアクセスリクエストでＦＡリクエスト、再アクセスス
テージバッファ２４のアクセス要求２０１’　、２０２
’　をＲＤリクエストと呼ぶことにする。

さて、上記構成をとるシステムに先の特開昭６０−１４
０４４４号公報に記載の部分書込み制御方法を適用した
場合を考えてみる。

第５図において、処理装置２のアクセス要求２０２が受
付制御回路３０で受付けられ、ＷＳ２０５に書込み動作
が行われたとする。この時、その書込みアドレスのデー
タを含むブロックが処理装置１のＢＳに写し取られてい
れば、いわゆるブロックキャンセルが行われる。同時に
、特殊全書込み要求がアクセス要求ブツファ２０．再ア
クセスステージバッファ２３に存在するかどうか調べ、
存在すれば、変換論理部２０７．２０８において当該特
殊全書込み要求を元の部分書込み要求に切換える。

このように、従来技術においては、他の処理装置からの
書込み動作によるブロックキャンセルの発生に基づき、
そのとき保持されているＦＡリクエストおよびＲＤリク
エストの両方について、特殊全書込み要求を元の部分書
込み要求に切換える論理が必要になり、処理が複雑化す
る問題があった。

本発明の目的は、特殊全書込み要求を元の部分書込み要
求に切換える処理論理の単純化を可能とする共有メモリ
の部分書込み制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、各処理装置から
のアクセス要求を受は取って中間バッファメモリ（ＷＳ
）や主メモリ（ＭＳ）のアクセス制御を行うメモリ制御
装置に、ブロックキャンセルのときにＦＡリクエスト中
の特殊全書込み要求についてそれを元の部分書込み要求
に切り換える手段と、アクセス要求をＲＤリクエストス
テージに移行する際に、特殊全書込み要求を一義的に元
の部分書込み要求に切り換える手段とを設けたことを特
徴とする。

［作　用］ アクセス要求をＲＤリクエストステージに移行する際に
、特殊全書込み要求を一義的に元の部分書込み要求に切
り換えることにより、ＲＤリクエスト中に特殊全書込み
リクエストの存在しないことが保証される。従って、ブ
ロックキャンセルが発生した時、ＦＡリクエストについ
てのみ特殊全書込み要求が存在かるかどうか調べて、特
殊全書込み要求を元の部分書込み要求に切り換える処理
を行えばよく、ＲＤリクエストに対応する当該処理論理
は不要となる。

最近の多階層メモリシステムでは、ＷＳ八へ分書込みを
行う時、アクセス対象ブロックがＷＳに存在しない場合
には、部分書込みデータとＭＳから転送してきたデータ
とをマークピットに従ってマージし、全書込みとして処
理する。つまり、ＲＤリクエストに関しては、全書込み
も部分書込みも処理性能は同じであり、ＲＤリクエスト
について特殊全書込みを一律に元の部分書込み要求に戻
しても処理性能が低下することはない。

〔実施例〕

第１図は本発明で対象としているシステムの全体構成図
を示したものである。処理装置（ＩＰ）１は、バッファ
メモリ　（ＢＳ）２とそのアドレス登録ディレクトリ　
（ＢＡＡ）３を有し、主メモリ（ＭＳ）５０へのアクセ
ス要求はすべてアクセス要求制御部（ＲＱＣＴＬ）４が
処理する。別の処理装置（ＩＯＰ）１００にもアクセス
要求部１１が設けられている。

主メモリ制御装置（ＭＣＵ）２００は、ＩＰＩのＲＱＣ
ＴＬ４に接続されたアクセス要求バッフｙ　（ＲＱＣＴ
Ｌ）２０を有し、ココにＩＰＩからのアクセス要求をス
タックして処理する。別のアクセス要求バッファ（（Ｒ
ＱＢＦＢ）２１は、工０Ｐ１００からのアクセス要求を
スタックして処理する。これらのアクセス要求バッファ
２０．２１にスタックされたアクセス要求は、受付制御
回路（ＰＲＩ）３０によって順次受付けられて、バッフ
ァメモリ（ＷＳ）２０５へのアクセスが実行される。受
付けられたアクセス要求については、ＷＳのアドレス登
録ディレクトリ　（ＷＡＡ）２０６を検索し、対象ブロ
ックがＷＳ２０５にあれば該ＷＳ　２０５をアクセスし
、ＷＳ　２０５にない時は、ＭＳ５０よりブロックを転
送してＷＳ　２０５へ登録した後、アクセスする。なお
、第１図では、再アクセスステージに関連する構成は省
略しである。

ＭＣＵ２０ｏには、また、ＩＰＩ内（７）ＢＡＡ３の写
しであるアドレス登録ディレクトリ（ＦＡＡ）４ｏが設
けられている。なお、ＭＳ５０とＷＳ２０５は、いずれ
も８バイトのワード単位で読出し、書込みが行なわれる
ものとする。

以下、各種アクセス要求の処理手順を説明する。

まず、ＩＰＩ内で命令やオペランドの読出し要求が生じ
、そのデータがＢＳ２になかったとき、すなわち該当す
るアドレスがＢＡＡ３に登録されていなかったときは、
ＲＱＣＴＬ４からＷＳ　２０５へのブロック転送要求が
発行される。このブロック転送要求は、ＲＱＣＴＬ４か
らＲＱＢ　ＦＡ　２０に入り、ＰＲＩ３０で受付けられ
、対象ブロックがＷＳ２０５にあると、ＷＳ　２０５を
アクセスし、ＷＳ−ＢＳＳツブロック転送行われ、デー
タはＢＳ２に吸込まれ、そのブロックアドレスはＢＡＡ
３に登録される。これと同時に、このブロックアビレス
はＦＡＡ４０にも登録される。すなわち、ＢＡＡ３とＦ
ＡＡ４０にはブロック転送時に同一ブロックアドレスが
同時登録される。もし、対象ブロックがＷＳ　２０５に
もなければ、ＭＳ５０よりＷＳ　２０５へのブロック転
送が行われた後、データがＢＳ２に取込まれる。

次に、ＩＰＩからＭＳ５０への書込みの処理を説明する
。ＩＰＩ内で部分書込み要求が発生すると、ＲＱＣＴＬ
４は該当アドレスについてＢＡＡ３を参照し、そのアド
レスがＢＡＡ３内に登録されていれば、対応するＢＳ２
のアドレスからデ−タを読出して、この読出したデータ
に対して、書込みデータを部分書込みフラグに従って所
定のバイト位置に組み込み、その結果できた８バイトの
データをＢＳ２に全書込みする。同時に、この８バイト
のデータを書込みデータとして、ＲＱＣＴＬ４からＭＳ
５０への特殊全書込み要求をＲＱＢＦＡ２０に送付する
。もし、この部分書込み要求アドレスがＢＡＡ３に存在
しなければ、ＢＳ２へのアクセスは行われず、通常の部
分書込み要求がＲＱＣＴＬ４からＲＱＢＦＡ２０に送付
される。

全書込み要求がＩＰＩ内で発生した場合は、該当アドレ
スがＢＡＡ３にあれば、ＢＳ２にも８バイトの全書込み
を行ない、同時にＲＱＣＴＬ４からＲＱＢＦＡ２０に全
書込み要求が送付される。

ＲＱＢＦＡ２０に入った書込み要求はＰＲＩ３０にて受
付けられ、対象ブロックがＷＳ　２０５にあると、その
ままＷＳ２０５への書込み処理が行なれる。もし、対象
ブロックがＷＳ　２０５になければ、ＭＳ５０よりＷＳ
　２０５へのブロック転送が行われた後、ＷＳ　２０５
への書込処理が行われ次に、ｌ０Ｐ１００からの書込み
要求がＲＱＢＦＢ２＋に入ったときの処理を説明する。

ＲＱＢＦＢ２１の書込み要求がＰＲＩ３０にて受付られ
ると、該当アドレスにおいてＷＳ　２０５への書込みが
行われるが、これと並行して、そのアドレスについてＢ
ＡＡ３の写しであるＦＡＡ、４０が参照される。この参
照でそのアドレスがＦＡ、Ａ４０に存在していることが
わかると、ＦＡＡ４０におけるそのブロック登録を無効
（いわゆるブロックキャンセル）するとともに、そのア
ドレス情報が信号線６８にてＴＰＩに送り出され、ＢＡ
Ａ３における当該ブロックの登録をブロックキャンセル
する。

このとき、同時に、そのアドレスがＦＡＡ４０に存在し
ていることを示す信号が線６９にてＲＱＣＴＬ４とＲＱ
ＢＦＡ２０に送付される。この信号が来た瞬間に、ＲＱ
ＣＴＬ４にて処理中の部分書込み要求があれば、その書
込みアドレスがＢＡＡ３に！録されていても、それの特
殊全書込み要求への変換を抑止して部分書込み要求のま
ま処理を進め、また、ＲＱ、ＢＦＡ２０に存在している
特殊全書込み要求があれば、それを元の部分書込み要求
にもどす処理を行なう。

この処理により、もしもＴＰＩの特殊全書込み要求アド
レスを含むワードとｌ０Ｐ１００の書込み要求アドレス
を含むワードとか一致していても、ＷＳ　２０５に誤ま
った特殊全書込みが行なわれるのを防ぐことができる。

以上が本発明で対象としているシステムの処理の概要で
ある。

第２図は、第１図のＭＣＵ　２００内の本発明に関連す
る部分の詳細構成を示したものである。第２図において
、２０はＩＰＩからのアクセス要求（ＦＡリクエスト）
２ｏ１を保持しているアクセス要求バッファ（ＲＱＢＦ
Ａ）、２１は■○Ｐ１００からのアクセス要求２０２を
保持しているアクセス要求バッファ（ＲＱＢＦＢ）であ
る。また、２３及び２４はアクセス要求２０１，２０２
に対応する再アクセスステージでのアクセス要求（ＲＤ
リクエスト）２０］’　、２０２’　　を保持するスス
データバッファ（ＲＤバッファ）である。２０７はＩＰ
Ｉ内の８Ｍ２のブロックキャンセル時、ＲＱＢＦＡ２０
に存在する特殊全書込み要求を元の部分書込み要求に切
換える変換論理部である。

５０３はＲＤリクエスト中の特殊全書込み要求を一義的
に部分書込み要求に変換する変換回路であり、これが本
発明の特徴とする構成である。

アクセス要求２０１又は２０２が受付制御回路（ＰＲＩ
）３０で受付けられると、ＭＣｔＪ２００では、ＷＡＡ
２０６を検索して、アクセス対象ブロックがＷＳ　２０
５に存在するか否かを調べる。

もし、対象ブロックがＷＡ　２０５に存在すれば（ＩＮ
ＷＳ）、そのままＷＳ２０５へアクセスする。ＷＳ２０
５に存在しなければ（ＮＩＷＳ）、ＭＳ５０に対してブ
ロック転送の起動をかけて、アクセス要求２０１又は２
０２は再アクセスステージバッファ（ＲＤバッファ）２
３又は２４にＲＤリクエスト２０１′又は２０２′　と
して保留する。ＭＳ５０からブロック・データが転送さ
れるまでの間は、ＷＳ　２０５は空いており、ＲＱＢＦ
Ａ２０又はＲＱＢＦＢ２１の後続のアクセス要求をＰＲ
Ｉ３０で受付けてＷＳ　２０５へアクセスする。ＲＤリ
クエスト２ｏｌ′又は２０２′は、ＭＳ５０から転送さ
れるブロックがＷＳ　２０５へ到着すると再びＰＲＩ３
０で受付けられ、ＷＳ２０５へアクセスする。

ここまでは第５図で説明した動作と同様である。

次に、本発明の特徴的動作について説明する。

ＲＱＢＦＡ２０内（７）　Ｉ　Ｐ　１　ノア）ｙセ：ｙ
、要求２゜１がＰＲＩ３０で受付けられ、ＷＡＡ　２０
６での検索の結果、ＮＩＷＳの場合、該アクセス要求２
０１のコードが特殊全書込みを示していると、変換回路
５０３で該コードを部分書込みを示すコードに一義的に
変換し、ＲＤバッファ２３にＲＤリクエスト２０１′と
して部分書込み要求のリクエストを保留する。このＲＤ
リクエスト２０１′は、ＭＳ５０から転送されるブロッ
クがＷＳ２０５へ到着するときに再びＰＲＩ３０で受付
けられ、書込みデータと転送ブロックデータがマークピ
ットに従ってマージ処理されてＷＳ　２０５に書込まれ
る。

書込み要求に対しては、ＲＤリクエストは特殊全書込み
でも部分書込みでも処理性能は同じである。即ち、第３
図に示すように、ＭＳからのブロック転送データ３０３
と書込みデータ３０１のマージ処理において、マークビ
ット３０２が全て立っているか、一部立っているかの違
いで、ＷＳへのブロック格納処理性能は変わらない。第
３図は部分書込みを示したものであるが、全書込み場合
はＷＳ書込みブロックデータ３０４のＤｏの部分が全て
書込みデータ３０１に置き替わるだけである。

次に、ブロックキャンセルが発生した場合について説明
する。第２図において、ＲＱＢＦＢ２１内の■○Ｐ１０
０のアクセス要求２０２がＰＲＩ３０で受付けられ、Ｗ
ＡＡ　２０６での検索の結果、ＩＮＷＳの場合、該アク
セス要求２０２が書込みリクエストであればＷＳ　２０
５への書込みが行われる。これと並行して、ＩＰＩ内の
ＢＡＡ３の写しであるＦＡＡ４０を検索し、書込みアド
レスがＦＡＡ４０に存在していれば、いわゆるブロック
キャンセルが行われる。変換論理部２０７は、こめ書込
みアドレスがＦＡＡ４０に存在していることを示す信号
を線６９を通して受取ると、ＲＱＢＦＡ２０内に特殊全
書込み要求があるかどうか調べ、あれば、それを元の部
分書込み要求にもどす処理を行う。

ここで、従来技術では、第５図に示したように１、変換
論理部２０７の他にＲＤリクエスト用の変換論理部２０
８も設け、ブロックキャンセル時、ＲＤバッファ２３の
ＲＤリクエストについて、上記変換論理部２０７と同様
の処理を変換論理部２０８で行わせる必要があったが、
第２図では、このＲＤリクエスト用の変換論理部は不要
である。その代りに、変換回路５０３を必要とするが、
これは入力された特殊全書込み要求を一義的に部分書込
み要求に変換するだけであり、変換論理部２０７や２０
８に比べて論理は単純であり、従って、簡単な構成で実
現できる。

以上説明した実施例では、バッファメモリを持つＩＰ（
ＣＰＵ）とこれを持たないＴＯＰの場合を示したが、バ
ッファメモリ付きのＣＰＬＩを２台以上持つ、いわゆる
マルチプロセッサシステムについても、基本的には同じ
である。ただ、この場合には、バッファメモリのアドレ
ス登録ブイレフ１　　（ＢＡＡ）（７）写しであ６ＦＡ
Ａを、ＭＣＵ内に各ＣＰＵ対応に設ける。そして、ある
ＣＰＵがらの主メモリ書込み要求を受付けたときは、他
の各ＣＰＵに対応するＦＡＡを、主メモリへのアクセス
と並行して参照し、該当アドレスを登録しているＦＡＡ
があれば、それに対応するＣＰＩＪとＲＱＢＦで筋に説
明したのと同じ処理を行なえばよい。

また、的記実施例では、ＦＡＡはＢＡＡと全く同じもの
（完全なコピー）として説明した。しかし、ＦＡＡのハ
ードウェア量削減のためには、エントリあたりの登録ア
ドレスビット数を少し削減してもよい、この場合には、
ＦＡＡからは余分なブロックキャンセル要求がＢＡＡに
出されるが、それに対して、（１）そのままＢＡＡもブ
ロックキャンセルするか、（２）ＢＡＡはそのエントリ
の登録アドレスの全ビットを比較し直して、一致時にの
みＢＡＡとＦＡＡをキャンセルするかの、２方式が考え
られる。この（１）、　（２）いずれの方式でも、特殊
全書込み要求の部分書込みへの変更は、ＦＡＡでの一致
検出時に直ちに行えばよい。

これは、ＩＯＰあるいはあるＣＰＵからの主メモリ書込
み時におけるブロックキャンセルのためのＦＡＡ参照に
際して、その書込みアドレスと他のＣＰＵの既登録アド
レスの一致が生ずる（すなわち、あるＣＰＵのバッファ
メモリに写し取られているブロックに他のＣＰＵやＩＯ
Ｃからの書込み要求が生じる）確率は、一般に非常に小
さい。

したがって、ＦＡＡ参照時のアドレス一致によって無条
件で該当ＣＰＵの特殊全書込みを部分書込みに戻しても
、それによるＣＰＵの性能低下は、特殊全書込み方式の
採用による性能向上に比較すれば、無視できる程度のも
のであるという考察にもとづいている。

もちろん、ＣＰＵからの特殊全書込み要求を受付ける前
に他プロセツサからの書込み要求を実行した場合には、
メモリ制御部（ＭＣＵ）が両要求の書込みアドレスを比
較し、一致した場合に特殊全書込みを元の部分書込みに
再変更するという方法もある。

本発明によれば、後者の方式の場合には、ＲＤリクエス
トについてのアドレス比較機能も不要となり、ハードウ
ェア量の低減効果が大きい。

［発明の効果］ 以上述べたように、メモリ多階層のマルチプロセッサシ
ステムにおいて、複数の処理装置で共有する中間バッフ
ァメモリ（ＷＳ）への特殊全書込みに伴うデータ破壊の
問題を確実に解決して、特殊全書込みの機能の充分な活
用が可能になる。しかも本発明は、ＷＳがＮＩＷＳの時
、再アクセスステージにアクセス要求を遷移させる時に
一義的に特殊全書込み要求を部分書込み要求に変更する
為、少ないハードウェア量で確実・容易に実現出来る。

【図面の簡単な説明】

第１図は本発明で対象とするシステムの全体構成図、第
２図は本発明の要部の一実施例の詳細構成図、第３図は
ＲＤリクエストでは特殊全書込みても部分書込みでも処
理性能は同じであることを説明するための図、第４図は
特殊全書込みに伴うデータ破壊を説明するための図、第
５図は第２図に対応する従来例の構成図である。 １．１００・・・処理装置、　　２・・・バッファメモ
リ（ＢＭ）、　　３・・・３Ｍディレクトリ　（ＢＡＡ
）、４０・・・ＢＡＡ写しディレクトリ、 ２０５・・・中間バッファメモリ（Ｗ　Ｓ　）、２０６
・・・ＷＳディレクトリ、　　２００・・・メモリ制御
装置、　４，１１・・・アクセス要求制御部、２０．２
１・・・アクセス要求バッファ、２３．２４・・・再ア
クセスステージバッファ、５０・・主メモリ、　２０７
・・・変換論理部、５０３・・変換回路。 事ソソ軒什タ ブ′Ｑ′７り牽禾ヌ（テータ

Claims (1)

【特許請求の範囲】
1. （１）主メモリと、該主メモリの部分的写しをもつ中間
   バッファメモリと該中間バッファメモリを共有する複数
   の処理装置と、前記中間バッファメモリや主メモリのア
   クセス制御を行うメモリ制御装置とからなり、 前記複数の処理装置のうち少なくとも一つの処理装置は
   、前記中間バッファメモリの全部あるいは部分的写しを
   もつバッファメモリを内蔵し、該処理装置は、主メモリ
   への部分書込み要求が発生したときに、その書込アドレ
   スを含むブロックが前記バッファメモリに存在すれば、
   該バッファメモリの該当ブロックのデータと書込みデー
   タをマージして該部分書込み要求を全書込み要求（以下
   、これを特殊全書込み要求という）に変更する手段を有
   し、 前記メモリ制御装置は、各処理装置からのアクセス要求
   を選択し、前記中間バッファメモリにアクセス対象ブロ
   ックが存在すれば該中間バッファメモリへアクセスし、
   存在しない場合は、前記主メモリからブロック転送を行
   うとともに、当該アクセス要求を再アクセスステージに
   移行して後続のアクセス要求で中間バッファメモリをア
   クセスする手段を有する情報処理システムにおいて、 前記メモリ制御装置に、ある処理装置からの書込み要求
   を選択して前記中間バッファメモリへ書込みを行ったと
   きに、該書込みアドレスを含むブロックが他の処理装置
   のバッファメモリに存在するか調べ、存在すれば、該他
   の処理装置からのアクセス要求のうち、再アクセスステ
   ージ移行前の特殊全書込み要求についてそれを元の部分
   書込み要求に変える手段と、アクセス要求を再アクセス
   ステージに移行するときに、特殊全書込み要求について
   それを一義的に元の部分書込み要求に変える手段とを設
   けたことを特徴とする共有メモリの部分書込み制御方式
   。