JPS6126702B2

JPS6126702B2 -

Info

Publication number: JPS6126702B2
Application number: JP56126581A
Authority: JP
Inventors: Hiroyuki Nishimura; Mikya Akagi; Hideki Nishimura
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-08-14
Filing date: 1981-08-14
Publication date: 1986-06-21
Also published as: JPS5829187A

Description

【発明の詳細な説明】本発明は中央処理装置（以下、CPUと呼ぶ）
及び主記憶装置の間に設けられるキヤツシユメモ
リ及びこのキヤツシユメモリを制御する制御回路
とを含むキヤツシユメモリ制御装置に関する。

一般に、この種のキヤツシユメモリ制御装置を
有する情報処理装置は主記憶装置に記憶されてい
る情報の一部を一時的に記憶し、主記憶装置に代
りそれよりも高速でCPUとの間で情報の授受を
行なうキヤツシユメモリを用いることにより、高
速で情報を処理することができる。また、処理速
度をより向上させるために、この形式の情報処理
装置ではパイプライン制御によつて各命令を処理
している。

従来、キヤツシユメモリを有する情報処理装置
として、オペランド用キヤツシユメモリと命令用
のキヤツシユメモリとを設け、CPUからの要求
がオペランドの読み出しのときにはオペランド用
キヤツシユメモリから読み出しを行ない、他方、
CPUからの要求が命令のときには、命令用キヤ
ツシユメモリから読み出しを行なう情報処理装置
が提案されている。

オペランド読出し要求と命令読出し要求とが競
合するような場合に、この提案に係る情報処理装
置は各要求をオペランド用及び命令用のキヤツシ
ユメモリに分散して出すことができるため、前述
した要求の競合を回避することができる。しかし
ながら、パイプライン制御を行なう情報処理装置
では、命令読み出し要求とオペランド読み出し要
求とが競合するだけでなく、格納要求と命令又は
オペランド読み出し要求とがキヤツシユメモリに
おいて競合することをも考慮しておく必要があ
る。

このように、格納要求と読み出し要求とが競合
する場合に対する対策として、本発明者等は複数
のエントリを有するキヤツシユストアバツフア回
路をオペランド用及び命令用キヤツシユメモリに
それぞれ対応して一組ずつ設けたキヤツシユメモ
リ制御装置を提案した（特願昭55−118627号）。
この形式のキヤツシユメモリ制御装置は２組のキ
ヤツシユバツフアストア回路を用いるため、命令
に対する格納要求及びオペランドに対する格納要
求とを独立に処理できるという利点を備えている
反面、ハードウエアが多くなるという欠点をも有
している。

また、通常プログラムは論理アドレスを用いて
書かれているため、キヤツシユメモリ制御装置で
は、この論理アドレスを実アドレスに変換するア
ドレス変換器が必要である。しかしながら、前述
した特許出願では、キヤツシユストアバツフア回
路を有するキヤツシユメモリ制御装置に適したア
ドレス変換器について何等考慮されていない。

本発明の目的は格納要求と読み出し要求との競
合並びにオペランド読み出し要求と命令読出し要
求との競合をも防止できるキヤツシユメモリ制御
装置を提供することである。

本発明の他の目的はハードウエアが少なく、し
たがつて、経済的なキヤツシユメモリ制御装置を
提供することである。

本発明のより他の目的は格納要求と読み出し要
求との競合を防止できる形式のキヤツシユメモリ
制御装置に適したアドレス変換器を提供すること
である。

以下、図面を参照して、本発明の実施例を説明
する。

第１図を参照すると、本発明の一実施例に係る
キヤツシユメモリ制御装置は中央処理装置（以
下、CPUと略称）１１と主記憶装置１２との間
に設けられている。このキヤツシユメモリ制御装
置はオペランド用及び命令用の第１及び第２のキ
ヤツシユメモリ３０及び３１と、各キヤツシユメ
モリ３０及び３１を制御するための第１及び第２
のキヤツシユメモリ制御回路２０及び２１とをそ
れぞれ備えている。CPU１１はある命令のオペ
ランドアドレスの計算がすむと、このオペランド
アドレスをオペランドアドレス出力ライン２４を
介して出力する。更に、CPU１１はこのライン
２４を介して制御情報もともに出力し、この命令
が演算結果をあるメモリアドレスに格納するよう
な種類の命令である場合には、出力されたオペラ
ンドアドレスはアドレスバツフア回路４０に格納
される。また、アドレスバツフア回路４０に格納
されたメモリアドレスに格納すべき演算結果のデ
ータが得られると、CPU１１は制御情報と共に
それをストアデータ出力ライン２６を介して出力
し、該データはオペランドとしてデータバツフア
回路５０に格納される。前記バツフア回路４０，
５０は、ともに同じ深さをもつ先入れ先出制御
（FIFO）のバツフア回路で構成されている。前
記メモリアドレスとそれに対応するデータとは、
前記バツフア回路４０及び５０の対応する場所
（同じバツフアアドレス）に格納される（すなわ
ち回路４０に格納されたメモリアドレスに対応す
るデータは回路５０の対応するバツフアアドレス
に格納される）。バツフア回路４０の中に格納さ
れているすべての内容（前記メモリアドレス）
は、それぞれからのアドレス比較ライン７０を介
し、それぞれ第１及び第２のアドレス一致検出回
路６０及び６１のそれぞれの一方の入力端子に供
給されている。

第１のアドレス一致検出回路６０のもう一方の
入力は、CPU１１がオペランドをメモリアドレ
スから読み出すための読出し要求を出す場合にそ
のメモリアドレスが供給され、かくして、前記ア
ドレスバツフア回路４０の中に格納されている前
記いずれかのメモリアドレスと前記読出し要求メ
モリアドレスとが一致した場合には、前記第１の
アドレス一致検出回路６０は一致検出信号を第１
及び第２のキヤツシユメモリ制御回路２０及び２
１に与える。第１のアドレス一致検出回路６０か
ら一致検出信号を受信すると、第１のキヤツシユ
メモリ制御回路２０は動作状態となり、他方、第
２のキヤツシユメモリ制御回路２１は不動作状態
になる。また、前記第２の一致検出回路６１のも
う一方の入力には、CPU１１が命令をメモリア
ドレスから読み出す要求を出す場合に、読み出す
べき命令のメモリアドレスが供給され、もしこの
メモリアドレスが前記アドレスバツフア回路４０
に格納されているいずれかのメモリアドレスと一
致する場合には第２のアドレス一致検出回路６１
は一致検出信号を第２及び第１のキヤツシユメモ
リ制御回路２１及び２０に与える。この場合、第
２のキヤツシユメモリ制御回路２１が動作状態と
なり、第１のキヤツシユメモリ制御回路２０は不
動作となる。

これらの一致検出信号が与えられた場合の前記
回路２０及び２１の動作については後述すること
にして、最初は、これらの一致検出信号がない場
合の動作について説明する。

さて、前記アドレスバツフア回路４０からのバ
ツフア格納要求情報とその出力とは、アドレスバ
ツフア出力ライン８０を介し、前記第１及び第２
のキヤツシユメモリ制御回路２０及び２１に供給
されている。ここで、メモリアドレスに演算結果
のデータを格納するような型の命令が現われた場
合には、その命令のしかるべきステツプにおい
て、メモリアドレスは前記アドレスバツフア回路
４０に、また、演算結果のデータは前記回路５０
にそれぞれ遅滞なく格納され、従来の装置で見ら
れるような読出し及び格納のためのメモリアクセ
スの競合によつておこるパイプラインの流れの乱
れを回避することができる。こうして前記バツフ
ア回路４０及び５０に内容が格納されると、前記
アドレスバツフア回路４０はバツフア格納要求情
報を前記出力ライン８０を介してそれぞれの前記
第１及び第２のキヤツシユメモリ制御回路２０及
び２１に供給する。

一方、第１のキヤツシユメモリ制御回路２０
は、前記出力ライン２４を介して、CPU１１か
らある命令のオペランド読出し要求を受け、その
とき、前記一致検出信号が無い場合には、この読
出し要求を前記回路４０からのバツフア格納要求
に優先して受付ける。この場合、前記バツフア回
路４０及び５０はCPU１１からの格納要求に応
じて格納すべきデータを一時格納することができ
るので、その結果、第１のキヤツシユメモリ制御
回路２０はCPU１１からの格納要求をバツフア
回路４０及び５０で保留して、読出し要求を優先
して受付けることが可能である。従つて、CPU
１１からの読出し要求と格納要求とが競合したと
しても、パイプラインの流れの乱れを回避するこ
とができる。こうして読出し要求を受付けると、
前記回路２０は、前記ライン２４を介して供給さ
れるメモリアドレスのデータを、第１のキヤツシ
ユメモリ３０から読み出しCPU１１に供給する
（このとき指定されたメモリアドレスが前記キヤ
ツシユメモリ３０に有効に存在しない場合には、
前記回路２０は、そのメモリアドレスのデータを
含むブロツクを主記憶装置１２から読み出し前記
第１のキヤツシユメモリ３０に格納し、それとと
もに、指定されたメモリアドレスのデータを
CPU１１に供給するように制御する）。

CPU１１から前記読出し要求がなく、前記ア
ドレスバツフア回路４０からの前記格納要求があ
る場合には、前記第１のキヤツシユメモリ制御回
路２０は、この格納要求を受付け、前記ライン８
０を介して読み出されるアドレスデータで指定さ
れる、前記第１のキヤツシユメモリ３０のメモリ
アドレスに、このアドレスデータに対応する、前
記回路５０に格納されているデータを１つ読み出
して格納する。このとき、もし前記第１のキヤツ
シユメモリ３０の中に、このメモリアドレスが有
効に存在しない場合には、これらのデータは前記
バツフア回路４０及び５０から読み捨てられるだ
けでよい。それは下記の理による。

すなわち、特に図示していないが、主記憶装置
１２には前記アドレスバツフア回路４０及び前記
データバツフア５０と同じ深さをもちそれぞれと
全く同じ内容が書き込まれるアドレスバツフア回
路および、データバツフア回路が別に設けられて
おり、前記メモリアドレスに格納すべきデータ
は、現在説明しているキヤツシユメモリ（オペラ
ンド用キヤツシユメモリ３０及び命令用キヤツシ
ユメモリ３１）への格納処理と全く独立して、主
記憶装置１２への格納処理が別になされるように
なつているからである。すなわち、前記回路４０
及び回路５０に一時格納されているデータは、も
ともと主記憶装置１２の指定されたメモリアドレ
スに書き込むためのデータであり、上述の主記憶
装置１２内のアドレスバツフア回路とデータバツ
フア回路とは、主記憶装置１２に対する他回路か
らのアクセスの空き時間を利用して、前記データ
を主記憶装置１２に格納するために、そのデータ
を一時格納しておくバツフアである。このよう
に、主記憶装置１２への格納に対しては、独立し
たルートが別に設けられているので、前記第１の
キヤツシユメモリ３０に格納すべきメモリアドレ
スが有効に存在しない場合には、とくにこれに対
して特別な処理を行なう必要はない。

さて、第１のキヤツシユメモリ３０に対するの
と全く同じ形の処理が第２のキヤツシユメモリ３
１に対しても行なわれる。すなわち、アドレスバ
ツフア回路４０は、自分がデータをもつている場
合には、前記バツフア出力ライン８０を介して格
納要求を第２のキヤツシユメモリ制御回路２１に
も与える。前記回路２１は、もう一方では、
CPU１１から命令読出し要求ライン２８を介
し、命令読出し要求を受けている。この要求が受
付けられ、かつ、前記第２のアドレス一致検出回
路６１からの一致検出信号がない場合には、前記
回路２１は、前記ライン２８で指定されるメモリ
アドレスの内容を第２のキヤツシユメモリ３１か
ら読み出してCPU１１に供給する（このとき、
もし指定されたメモリアドレスのデータが前記キ
ヤツシユメモリ３１に有効に存在しない場合に
は、主記憶装置１２から読み出して供給するが、
その方法は前述の第１のキヤツシユメモリ３０の
場合と同様である）。CPU１１から命令読出しの
要求がなく、前記回路４０からの格納要求がある
場合には、前記回路２１は、前記回路４０から格
納すべきメモリアドレスを読み出し、もしそのメ
モリアドレスが前記第２のキヤツシユメモリ３１
に有効に存在する場合には、該メモリアドレスの
データを、データバツフア回路５０から読み出し
たデータによつて書き換える。しかし、もし前記
格納すべきメモリアドレスが前記キヤツシユメモ
リ３１に有効に存在しない場合には、前述した通
り、前記バツフア回路４０及び５０の対応するデ
ータを１つ読み捨てるだけとする。

さて、以上は前記アドレス一致検出回路６０及
び６１からの一致検出信号が存在しない場合の動
作であるが、何れかの一致検出信号がある場合に
は下記のようになる。

今、前述のようにCPU１１からのオペランド
読出し要求があり、そのオペランドのメモリアド
レスが、アドレスバツフア回路４０の中に格納さ
れているあるデータ（アドレス）と一致したとす
ると、第１の一致検出回路６０は一致検出信号を
第１及び第２のキヤツシユメモリ制御回路２０及
び２１に与える。これを受けると前記回路２０は
前記回路４０からの格納要求を優先して受付け、
前記一致がおこつたアドレスまでの前記回路４０
に格納されているアドレスと前記回路５０の中に
格納されている対応するデータとを順次（FIFO
制御で）読み出し、前者で指定されるメモリアド
レスに後者のデータを格納する。この場合に、も
し指定されたあるメモリアドレスがキヤツシユメ
モリ３０の中に有効に存在しない場合には、前述
のようにそのメモリアドレスに対応するデータは
読み捨てるだけでよい。こうして一致が起つたメ
モリアドレスまでの格納要求を処理してから前記
回路２０は前記CPU１１からの読出し要求を受
付ける。このように制御することによつて、先行
命令が第１のキヤツシユメモリ３０のあるメモリ
アドレスを更新する場合に、後続命令が該メモリ
アドレスのデータをオペランドとして使用するよ
うな事態が発生すると、オペランドの先取りや格
納すべきデータの一時保留等の動作に関係なく後
続命令は必ず先行命令によつて更新されたデータ
をオペランドとして使用することになるので誤動
作を起すことがない。

この場合、第２のキヤツシユメモリ制御回路２
１にも第１のアドレス一致検出回路６０からの一
致検出信号が送られるが、第２のキヤツシユメモ
リ制御回路２１は第１のアドレス一致検出回路６
０からの入力であることを識別して動作を停止す
る。

同様に、CPU１１が命令読出し要求ライン２
８を介して命令の読出し要求を行ない、この命令
を読み出すべき指定されたメモリアドレスが、ア
ドレスバツフア回路４０に格納されているいずれ
かのデータと一致した場合には、第２のアドレス
一致検出回路６１は一致検出信号を第２及び第１
のキヤツシユメモリ制御回路２１及び２０に与え
る。これを受けると前記回路２１は前記回路４１
からの格納要求を優先して受付け、前記一致が起
つたアドレスまでの前記回路４０に格納されてい
るアドレスと前記回路５０の中に格納されている
対応するデータとを順次（FIFO制御で）読み出
し、第２のキヤツシユメモリ３１の前者で指定さ
れるメモリアドレスに後者のデータを格納する。
この場合に、もし指定されたあるメモリアドレス
がキヤツシユメモリ３１の中に有効に存在しない
場合には、前述のように、そのメモリアドレスに
対応するデータを読み捨てるだけにする。こうし
て、一致が起つたメモリアドレスまでの前記回路
４０からの格納要求を処理してから、前記回路２
１は前記CPU１１からの命令読出し要求を受付
ける。このように制御することにより、第２のキ
ヤツシユメモリ３１のあるメモリアドレスを更新
する命令のすぐあとで、CPU１１が該メモリア
ドレスのデータ（命令）を命令として読み出すよ
うな場合に、キヤツシユメモリ３１に格納すべき
命令を一時保留し前記回路４０及び５０に格納し
ておくという処理があるにもかかわらず、必ず先
行命令で更新された命令が命令用キヤツシユメモ
リ３１より読み出されてCPU１１に供給される
ことになるので誤動作を起すことがない。

また、この場合にも、前記回路２０にも前記一
致検出信号が送られるので、前記回路２０は第１
のアドレス一致検出回路６０で一致検出信号が検
出された時と同様に動作を停止する。

また、上の実施例では、一致検出回路６０また
は６１で一致が検出された場合に、その一致が検
出されたアドレスに対応するデータまでを他に優
先してFIFOでキヤツシユメモリ３０または３１
に書き込むように制御したが、このかわりに、一
致が起つたアドレスのデータだけを他に優先して
キヤツシユメモリに書き込むように制御すること
もできる。このような制御により、処理速度を更
に改善することができる。

第２図及び第３図を参照すると、本発明の第２
の実施例に係るキヤツシユメモリ制御回路はオペ
ランドの読出し要求及び格納要求に付随するアド
レス情報として、論理アドレスが与えられる情報
処理システムに適用される。このため、この実施
例は、第２図に示すように、CPU１１からの論
理アドレスを実アドレスに変換するアドレス変換
回路９０を備えている。一般に、命令読出し要求
に伴なうアドレスも論理アドレスの形で与えられ
るから、第２のキヤツシユメモリ制御回路２１に
もアドレス変換回路を接続する必要があるが、説
明を簡略化するために、ここでは省略している。
尚、第２のアドレス一致検出回路６１には、論理
アドレスのままで、命令読出し要求に伴なうアド
レスが与えられている。

また、図示されたアドレス変換回路９０は単に
論理アドレスを実アドレスに変換するだけでな
く、後述するように、論理アドレスの一部又は全
部をアドレスバツフア回路４０及び第１のアドレ
ス一致検出回路６０に送出する機能を有し、他
方、アドレスバツフア回路４０は実アドレスだけ
でなく論理アドレスをも格納する機能を有してい
る。ここで、第１及び第２のアドレス一致検出回
路６０及び６１はアドレスバツフア回路４０内に
格納されているアドレスと読出し要求に伴なうア
ドレスとを論理アドレスの形で比較する。このよ
うに、この実施例では、アドレスバツフア回路４
０内のアドレスを実アドレスに変換することな
く、アドレス比較を行なつているため、迅速に一
致及び不一致を検出できる。

第３図を参照して、第２図に示されたアドレス
変換回路９０を第１のキヤツシユメモリ制御回路
２０、第１のキヤツシユメモリ３０、アドレスバ
ツフア回路５０、及び第１のアドレス一致検出回
路６０に関連して説明する。尚、読出要求及びス
トア要求は図示しないCPU１１内の回路で識別
されるものとする。

CPU１１からの読出要求及びストア要求に付
随する論理アドレスはアドレス変換回路９０内の
論理アドレスレジスタ９１（略称LAR）にセツ
トされる。LARにセツトされた論理アドレスは
アドレス変換KEY部９２を牽引し論理アドレス
から実アドレスへの対応が登録されているか否か
をチエツクする。前記アドレス変換KEY部
（TLB―KEY部）９２に登録されていれば対応す
るアドレス変換データ部（TLB―DATA部）９
３に実ページアドレスが登録されており切換回路
２７ではTLB―DATA部の出力が切換回路２８
ではLARのページ内アドレスがそれぞれ選択さ
れ実アドレスが得られ物理アドレスレジスタ２６
（略称PAR）にセツトされる。前記TLB―KEY部
９２に前記論理アドレスが登録されていない場
合、アドレス変換を行なつてその結果が前記
TLB―KEY部９２、TLB―DATA部９３に登録
される。このアドレス変換アルゴリズムは公知で
あるので、ここでは説明を省く。

CPU１１からストア要求があつた場合、前記
アドレス変換回路９０から実アドレスを得てアド
レスバツフア回路４０内の実アドレス部（略称
STB―RA）４５に格納される。同じタイミング
で前記LAR９１にセツトされている論理アドレ
スは前記アドレスバツフア回路４０内の論理アド
レス部（略称STB―LA）４２に格納される。本
実施例では前記回路４０はFIFOに構成されてい
る。前記CPU１１からストアデータがデータバ
ツフア回路５０に与えられると前記CPU１１に
対するストア動作は完了したとみなすが、CPU
１１はパイプラインによる先行制御を行なつてい
る為、ストア用アドレスはストアデータとは独立
に前記回路４０に格納される。

読出動作の場合、前記アドレス変換回路９０か
ら実アドレスを得ると共に、それと並行して前記
キヤツシユメモリ制御回路２０内のキヤツシユメ
モリ用のデイレクトリであるアドレスアレイ２３
を索引してオペランド用キヤツシユメモリ３０に
所望のデータを含む１ブロツクが登録されている
か否かを比較回路２４により調べその結果をアド
レスアレイヒツトレジスタ２５（略称AHR）に
セツトする。通常バツフアメモリに登録されてい
る場合、FOUND BLOCK（略称FDB）といい、
登録されていない場合、NOT FOUND BLOCK
（略称NFB）という。前記CPU１１からオペラン
ド読出要求があると、前記LAR９１にその読出
要求論理アドレスがセツトされる。

一方、前記LAR９１の全アドレス情報または
一部は、第１のアドレス一致検出回路６０内のｎ
個の比較回路６２に接続され前記STB―LA４２
に登録されているストア論理アドレスの全部また
は一部と比較され、所望のデータが前記回路５０
に格納されているか否かを検出し、その結果をス
トアバツフアヒツトレジスタ６３（略称SHR）
にセツトし、該SHR６３からは一致検出信号が
切換回路４６及び前記回路２０に送られ、前記
LAR９１にセツトされた読出要求に伴なうアド
レス情報は一時的に止められ、前記STB―RA４
５のアドレス情報が前記回路２０内のストアバツ
フア出力アドレスレジスタ（SAR）２９に送ら
れ前記切換回路２８を介して前記AA２３を索引
し対応するブロツクアドレスがAA２３に登録さ
れていれば前記AHR２４から前記回路３０内の
データアレイ３２に前記回路５０からのストアデ
ータが前記PAR２６で示されるアドレスにスト
アすべく指示が出される。かくして前記回路５０
に格納されているストアデータが全てまたは、前
記回路６０で一致信号が検出されたSTB―LA内
のストアアドレスに対応するストアデータが前記
DA３２にストアされた後、前記LAR９１で一時
的に止められた読出要求論理アドレスが前記
TLB―KEY部９２，TLB―DATA部９３、比較
回路９４、ゲート回路９５を通して前記PAR２
６にセツトされ、所望のデータが前記AA２３に
登録されていれば前記DA３２から前記PAR２６
と前記AHR２５で示される所望データがゲート
３３を介して読み出され前記切換回路４６を介し
て前記CPU１１に送られる。

本実施例では特にストアバツフアとAAを並列
索引していてAAの索引結果をレジスタAHRにセ
ツトしている為、ストアバツフアの索引を論理ア
ドレスで行なう長所が生まれる。すなわちストア
バツフアの索引の結果はレジスタSHRにセツト
されていてストアバツフア及びバツフアメモリの
データの有無をレジスタ（フリツプフロツプから
構成される）の出力で直接判断できる為、ハード
ウエアにとつて論理素子の遅延時間に関し、非常
に有利となり、従つて制御もやりやすくなる。

ところで仮想記憶方式では、異なる論理アドレ
スに対し、同じ実アドレスを割り付けることがあ
る。この場合、１つの論理空間において異なる論
理アドレスが同時に同じ実アドレスを指してはい
けないという条件が必要である。論理空間の切
換、及び主記憶装置のメモリエリアのページイ
ン、ページアウトに際しては、アドレス変換バツ
フアの同期化が必要であり、且つ、書込要求がス
トアバツフアに存在しないことを確認しなければ
ならない。もし、書込要求がストアバツフアに保
持されている場合は、すべての書込要求をストア
バツフアから掃き出して、情報処理装置内で書込
処理が終了した後、論理空間の切換え、及び主記
憶装置のページイン、ページアウトが可能とな
る。これは、本発明にかかわらず通常、行なつて
いることであり、本発明を実施する為の制限とは
ならない。

以上述べたように、本発明によれば、アドレス
バツフア回路とデータバツフア回路を一組設け、
この一組のバツフア回路を別々に設けられたオペ
ランド用キヤツシユメモリと命令用キヤツシユメ
モリとを組み合せた構成を備えている。したがつ
て、本発明では、比較的少ないハードウエアでキ
ヤツシユのヒツト率およびスループツトを高めか
つパイプライン方式の先行制御を行なうCPUを
もつ情報処理装置のパイプラインの流れの乱れに
よる時間損失を改善しかつ先行制御によるオペラ
ンドの先取りや命令の先取りの結果生ずる問題を
解決したキヤツシユメモリ制御装置を提供するこ
とができる。これにより情報処理装置の処理効率
が改善できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るキヤツシユメ
モリ制御装置のブロツク図、第２図は本発明の他
の実施例に係るキヤツシユメモリ制御装置のブロ
ツク図、及び第３図は第２図の実施例で使用され
るアドレス変換器のブロツク図である。第１図において、１１…中央処理装置
（CPU）、２４…オペランドアドレス出力ライ
ン、２６…ストアデータ出力ライン、１２…主記
憶装置、２８…命令読出し要求ライン、２０…オ
ペランド用キヤツシユメモリ制御回路、２１…命
令用キヤツシユメモリ制御回路、３０…オペラン
ド用キヤツシユメモリ、３１…命令用キヤツシユ
メモリ、４０…アドレスバツフア回路、５０…デ
ータバツフア回路、６０…第１のアドレス一致検
出回路、６１…第２のアドレス一致検出回路、７
０…アドレス比較ライン、８０…アドレスバツフ
ア出力ライン、９０…アドレス変換回路、９２…
TLB KEY部、９３…TLBデータ部、２３…アド
レスアレイ略称AA、３２…データアレイ略
称DA、４２…ストアバツフアの論理アドレス部
略称STB―LA、４５…ストアバツフアの実ア
ドレス部略称STB―RA、９１…論理アドレス
レジスタ略称LAR、２６…物理アドレスレジ
スタ略称PAR、２９…ストアバツフア出力ア
ドレスレジスタ略称SAR、２５…アドレスアレ
イヒツトレジスタ略称AHR、６３…ストアバ
ツフアヒツトレジスタ略称SHR、９４…比較
回路、２４…比較回路、６２…比較回路、２７…
切換回路１、２８…切換回路２、４６…切換回路
３、９５…ANDゲート、３３…ANDゲート。

Claims

【特許請求の範囲】

１主記憶装置と中央処理装置との間に設けられ
たキヤツシユメモリ制御装置において、前記主記
憶装置に記憶されている命令情報の一部を一時的
に記憶し、前記主記憶装置の代りに、前記中央処
理装置との間で命令情報の授受を行なう命令用キ
ヤツシユメモリと；前記主記憶装置に記憶されて
いるオペランド情報の一部を一時的に記憶し、前
記主記憶装置の代りに、前記中央処理装置との間
でオペランド情報の授受を行なうオペランド用キ
ヤツシユメモリと；前記中央処理装置から前記主
記憶装置へのストア要求に応答して、前記ストア
要求に伴なうストアアドレス情報とストアデータ
情報とをそれぞれ独立に受け取り一時的に記憶
し、出力すべきストアアドレス情報とストアデー
タ情報とが揃うと、前記命令用キヤツシユメモ
リ、前記オペランド用キヤツシユメモリ、前記主
記憶装置にバツフアストア要求を発生するキヤツ
シユストアバツフア回路と；前記中央処理装置及
び前記キヤツシユストアバツフア回路とに結合さ
れ、前記中央処理装置からの命令読出し要求アド
レス情報と前記キヤツシユストアバツフア回路に
一時的に記憶されている全てのアドレス情報とを
比較し、一致したアドレスが検出されると、命令
アドレス一致検出情報を発生する命令アドレス一
致検出回路と；前記中央処理装置に結合されると
共に、前記キヤツシユストアバツフア回路に前記
命令アドレス一致検出回路と共通に結合され、前
記中央処理装置からのオペランド読出し要求アド
レス情報と前記キヤツシユストアバツフア回路に
一時的に記憶されている全てのアドレスが検出さ
れると、オペランドアドレス一致検出情報を発生
するオペランドアドレス一致検出回路と；前記中
央処理装置、前記主記憶装置、前記命令用キヤツ
シユメモリ、及び前記キヤツシユストアバツフア
回路とに結合された命令用キヤツシユメモリ制御
部；及び前記中央処理装置、前記主記憶装置、前
記オペランド用キヤツシユメモリ及び前記キヤツ
シユストアバツフア回路とに結合されたオペラン
ド用キヤツシユメモリ制御部と；を備え、前記命
令用キヤツシユメモリ制御部は前記中央処理装置
からの命令読出し要求に応答して前記命令用キヤ
ツシユメモリにその要求アドレスが存在するか否
かをチエツクし、要求アドレスがあれば該命令用
キヤツシユメモリから要求アドレスの命令情報を
読み出し、要求アドレスがなければ前記主記憶装
置から前記要求アドレスの命令情報を読み出し前
記命令用キヤツシユメモリに記憶するよう制御
し、前記キヤツシユストアバツフア回路からのス
トア要求に応答して前記命令用キヤツシユメモリ
に該ストアアドレスが存在するか否かをチエツク
し要求アドレスがあれば前記ストアバツフア回路
からのストア情報を該命令用キヤツシユメモリの
要求アドレスにストアするよう制御し、前記命令
アドレス一致検出情報が発生した場合、前記オペ
ランド用キヤツシユメモリ制御回路を停止させた
状態で前記キヤツシユストアバツフア回路からの
ストア要求を優先して処理するように制御し、前
記オペランド用キヤツシユメモリ制御部は前記中
央処理装置からのオペランド読出し要求に応答し
て前記オペランド用キヤツシユメモリにその要求
アドレスが存在するか否かをチエツクし要求アド
レスがあれば該オペランド用キヤツシユメモリか
ら要求アドレスのオペランド情報を読み出し要求
アドレスがなければ前記主記憶装置から前記要求
アドレスのオペランド情報を読み出し前記オペラ
ンド用キヤツシユメモリに記憶するよう制御し、
前記キヤツシユストアバツフア回路からのストア
要求に応答して前記オペランド用キヤツシユメモ
リに該ストアアドレスが存在するか否かをチエツ
クし要求アドレスがあれば前記ストアバツフア回
路からのストア情報を該オペランド用キヤツシユ
メモリの要求アドレスにストアするよう制御し、
前記オペランドアドレス一致検出情報が発生した
場合、前記命令用キヤツシユメモリ制御回路を停
止させた状態では前記キヤツシユストアバツフア
回路からのストア要求を優先して処理するように
制御することを特徴とするキヤツシユメモリ制御
装置。