JPS6116350A - 情報処理装置のバツフア記憶装置 - Google Patents
情報処理装置のバツフア記憶装置Info
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- JPS6116350A JPS6116350A JP59137805A JP13780584A JPS6116350A JP S6116350 A JPS6116350 A JP S6116350A JP 59137805 A JP59137805 A JP 59137805A JP 13780584 A JP13780584 A JP 13780584A JP S6116350 A JPS6116350 A JP S6116350A
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- Japan
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- buffer
- buffer storage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は情報処理装置に用いられるバッファ記憶装置
に関するものである。
に関するものである。
「従来技術」
一般にプログラムにおいて命令語は記憶領域上で連続性
を有するが、オペランドデータ語は偏在することが多い
傾向にあることが知られている。
を有するが、オペランドデータ語は偏在することが多い
傾向にあることが知られている。
また、主記・諺装置の一部の写しとしてバッファ記憶回
路を持つ高性能１１′」報処理装置に於いては、命令語
の先取°り制御が行われる為、バッファ記憶回路に対す
る命令語のアクセス頻度が高くなり、命令アクセスとオ
ペランドアクセスとの競合頻度が高くなり、バッファ記
憶回路のアクセス性能を低下させる欠点があった。
路を持つ高性能１１′」報処理装置に於いては、命令語
の先取°り制御が行われる為、バッファ記憶回路に対す
る命令語のアクセス頻度が高くなり、命令アクセスとオ
ペランドアクセスとの競合頻度が高くなり、バッファ記
憶回路のアクセス性能を低下させる欠点があった。
この様な欠点に対処すべく、バッファ記憶装置をオペラ
ンド用と命令用とに分前し、オペランドと命令とを別々
にアクセス可能にさせることによりアクセス競合を無く
す方式とか、命令アクセスベランドアクセスに対するブ
ロックロードに比べ何ブロックが余分に予めバッファ記
憶回路にロードしておく方式等が考えられている。
ンド用と命令用とに分前し、オペランドと命令とを別々
にアクセス可能にさせることによりアクセス競合を無く
す方式とか、命令アクセスベランドアクセスに対するブ
ロックロードに比べ何ブロックが余分に予めバッファ記
憶回路にロードしておく方式等が考えられている。
前者の方式はオペランドアクセスと命令アクセスとの競
合を無くすだけで基本的にバッファ記憶回路のヒツト率
、つ捷りバッファ記憶回路から読み出す率の向」二には
あまり効果がない。また後者の方式も主記憶装置からバ
ッファ記憶回路にロードするブロックの大きさが命令ア
クセスとオペランドアクセスとで同じ場合には、例えば
オペランド要求に対してバッファ記憶回路でミスヒツト
した場合、主記憶装置からブロックロードして来たオペ
ランドブロックにより、予めバッファ記憶回路にロード
しておいた命令ブロックが置きかえられてしまい、バッ
ファ記憶回路のミスヒツト率が高くなる欠点があった。
合を無くすだけで基本的にバッファ記憶回路のヒツト率
、つ捷りバッファ記憶回路から読み出す率の向」二には
あまり効果がない。また後者の方式も主記憶装置からバ
ッファ記憶回路にロードするブロックの大きさが命令ア
クセスとオペランドアクセスとで同じ場合には、例えば
オペランド要求に対してバッファ記憶回路でミスヒツト
した場合、主記憶装置からブロックロードして来たオペ
ランドブロックにより、予めバッファ記憶回路にロード
しておいた命令ブロックが置きかえられてしまい、バッ
ファ記憶回路のミスヒツト率が高くなる欠点があった。
この発明の目的は主記憶装置からバッファ記憶回路への
ロード単位であるブロックを、命令アクセスに対するブ
ロックとオペランドアクセスに対するブロックとで区別
し、命令ブロックサイズをオペランドデータブロノクザ
イズの複数倍にすることにより、命令データが記憶領域
上で連続する傾向にある性質を考慮し、少ないブロック
ロード回数で命令領域の連続領域データをバッファ泥上
〇回路にとり込み、バッファ記憶装置のヒツト率を高め
ると共に、バッファ記憶回路のアクセスに関してもオペ
ランドアクセスと命令アクセスとで一回の読み出しデー
タバイト幅を変えることにより、命令アクセスに対して
は一度に多くの命令語をアクセス出来るようにしてバッ
ファ記憶回路に対する命令アクセス頻度を丁げ、バッフ
ァ記憶回路へのアクセス競合による性能低下の防止に効
果のある情報処理装置のバッファ記憶装置を提供するこ
とにある。
ロード単位であるブロックを、命令アクセスに対するブ
ロックとオペランドアクセスに対するブロックとで区別
し、命令ブロックサイズをオペランドデータブロノクザ
イズの複数倍にすることにより、命令データが記憶領域
上で連続する傾向にある性質を考慮し、少ないブロック
ロード回数で命令領域の連続領域データをバッファ泥上
〇回路にとり込み、バッファ記憶装置のヒツト率を高め
ると共に、バッファ記憶回路のアクセスに関してもオペ
ランドアクセスと命令アクセスとで一回の読み出しデー
タバイト幅を変えることにより、命令アクセスに対して
は一度に多くの命令語をアクセス出来るようにしてバッ
ファ記憶回路に対する命令アクセス頻度を丁げ、バッフ
ァ記憶回路へのアクセス競合による性能低下の防止に効
果のある情報処理装置のバッファ記憶装置を提供するこ
とにある。
「発明の構成」
この発明においては主記憶装置のオペランドデータ領域
の一部を、あるバイト長の大きさのオペランドブロック
単位にブロックロードして記憶する機能と、前記主記悌
：装置のａ全データ領域の一部を前記オペランドブロッ
クの複数（ｎ）倍のバイト長の大きさをもつ命令ブロッ
ク単位でブロックロードして記憶する機能とを持つアド
レス指定可能なバッファ記憶回路と、そのバッファ記憶
回路とインタフェースを持つ処理装置と、その処理装置
から出されるオペランドアクセス要求に応答して前記バ
ッファ記憶回路から複数（ホ）バイト幅でオペランドデ
ータを読み出し、前記処理装置に転送し、前記処理装置
から出される命令アクセス要求に応答して前記バッファ
記憶回路からｎ×ｍバイト幅で命令データを読み出し、
前記処理装置に転送するよう制御するバッファ制御回路
とからバッファ記憶装置が構成される。
の一部を、あるバイト長の大きさのオペランドブロック
単位にブロックロードして記憶する機能と、前記主記悌
：装置のａ全データ領域の一部を前記オペランドブロッ
クの複数（ｎ）倍のバイト長の大きさをもつ命令ブロッ
ク単位でブロックロードして記憶する機能とを持つアド
レス指定可能なバッファ記憶回路と、そのバッファ記憶
回路とインタフェースを持つ処理装置と、その処理装置
から出されるオペランドアクセス要求に応答して前記バ
ッファ記憶回路から複数（ホ）バイト幅でオペランドデ
ータを読み出し、前記処理装置に転送し、前記処理装置
から出される命令アクセス要求に応答して前記バッファ
記憶回路からｎ×ｍバイト幅で命令データを読み出し、
前記処理装置に転送するよう制御するバッファ制御回路
とからバッファ記憶装置が構成される。
「第１実施例」
次にこの発明について図面を参照して詳細に説明する。
この発明の第１の実施例を示す第１図を用いて、１ずオ
ペランドブロックザイスか６４バイト命令プロソクザイ
ズか２５６バイト、オペランドデータアクセス幅が８バ
イト、命令データアクセス幅か３２バイトで２コンパー
トメントで構成される３２にバイト容量のバッファ記憶
回路３−及びバッファ制御回路２のＨ！＋（明を行なう
。
ペランドブロックザイスか６４バイト命令プロソクザイ
ズか２５６バイト、オペランドデータアクセス幅が８バ
イト、命令データアクセス幅か３２バイトで２コンパー
トメントで構成される３２にバイト容量のバッファ記憶
回路３−及びバッファ制御回路２のＨ！＋（明を行なう
。
まずリクエストレジスタ１ｏには処理装置１がら信号線
１０１を介してオペラ／トフェノチリクエストかまたは
命令ンＪノチリクエストがセットされ、アドレスレジス
タＩＪには処理装置１からアドレス線１０２を介してリ
クエストアドレス情報かセットされる。この実施例は３
２ビットのリクエストアドレストスると、祉ずアドレス
レジスタ１１の下位ビット１８〜ビツト２５で示される
バッファアクセスアドレス情報がアドレス線１］０て、
主記惰回路４の一部データを記憶するバッファメモリ５
と、そのバッフアノモリ５に登録されているブロックデ
ータに対応するブロックアドレスを記憶しているバノノ
アディレクトリ６とに分配される。との実施例では１２
８バイトｊｉｊ−位のブロックアドレスがバノファテイ
レクトリ６に登録されているのでオペランドブロックは
各エントリに対応するが、命令ブロックはバッファディ
レクトす６の各４工／トリに対応させる必要かある。こ
のことはバソファデイレクトリ６に要求アドレスが登録
されていない状態（ミスヒツト）が発生した時に影響す
るので後で説明することに′して、まずリクエストレジ
スタ１０にオペランドフェッチリクエストがセットされ
た場合を例にとシ動作説明する。
１０１を介してオペラ／トフェノチリクエストかまたは
命令ンＪノチリクエストがセットされ、アドレスレジス
タＩＪには処理装置１からアドレス線１０２を介してリ
クエストアドレス情報かセットされる。この実施例は３
２ビットのリクエストアドレストスると、祉ずアドレス
レジスタ１１の下位ビット１８〜ビツト２５で示される
バッファアクセスアドレス情報がアドレス線１］０て、
主記惰回路４の一部データを記憶するバッファメモリ５
と、そのバッフアノモリ５に登録されているブロックデ
ータに対応するブロックアドレスを記憶しているバノノ
アディレクトリ６とに分配される。との実施例では１２
８バイトｊｉｊ−位のブロックアドレスがバノファテイ
レクトリ６に登録されているのでオペランドブロックは
各エントリに対応するが、命令ブロックはバッファディ
レクトす６の各４工／トリに対応させる必要かある。こ
のことはバソファデイレクトリ６に要求アドレスが登録
されていない状態（ミスヒツト）が発生した時に影響す
るので後で説明することに′して、まずリクエストレジ
スタ１０にオペランドフェッチリクエストがセットされ
た場合を例にとシ動作説明する。
バッファディレクトリ６からはアドレス線１１０で示さ
れるバッファアクセスアドレス情報により、１２８バイ
ト単位ブロックアドレス情報が２個同時に読み出され、
比較器７，８に大々入力される。
れるバッファアクセスアドレス情報により、１２８バイ
ト単位ブロックアドレス情報が２個同時に読み出され、
比較器７，８に大々入力される。
一方アドレスレジスタ１１の上位ビットＯ〜ビット１９
で示されるブロックアドレス情報がアドレス線１１４で
比較器７及び８に入力され、バッファディレクトリ６の
出力と比較され、要求オペランドブロックアドレスが登
録されているか否かのチェックが行われ、バッファディ
レクトリ６のコンパートメントＯか１のどちらかに登録
アドレスが存在すれば一致信号線１１５または１１６が
有効と々す、ＯＲゲート２１を介してヒントレジスタ２
３がセットされる。ヒツトし７スタ２３がセットされる
と、リクエストレジスタ１０の出力を受けたりブライレ
ジスタ１２の出力の正値信号はオペランドリプライを示
す信号と、負値信号は命令リプライを示す信号とそれぞ
れＡＮＤゲート１４ 、１５で条件がとられ、オペラン
ドリプライ信号１０５が有効となり処理装置１に返され
る。
で示されるブロックアドレス情報がアドレス線１１４で
比較器７及び８に入力され、バッファディレクトリ６の
出力と比較され、要求オペランドブロックアドレスが登
録されているか否かのチェックが行われ、バッファディ
レクトリ６のコンパートメントＯか１のどちらかに登録
アドレスが存在すれば一致信号線１１５または１１６が
有効と々す、ＯＲゲート２１を介してヒントレジスタ２
３がセットされる。ヒツトし７スタ２３がセットされる
と、リクエストレジスタ１０の出力を受けたりブライレ
ジスタ１２の出力の正値信号はオペランドリプライを示
す信号と、負値信号は命令リプライを示す信号とそれぞ
れＡＮＤゲート１４ 、１５で条件がとられ、オペラン
ドリプライ信号１０５が有効となり処理装置１に返され
る。
この動作と並行してアドレス＜ｉ：’１１０で指定され
たバッファメモリ５の出力データ１．１７ 、１．１８
。
たバッファメモリ５の出力データ１．１７ 、１．１８
。
１１９ 、１２０の各３２バイｉ・データが切替回路１
．８ 、１．９でアドレスレジスフ１１のビット２６の
切替信ケ１０９で切替られ、３２バイトのコンパートメ
ント１出力１２１と３２バイトのコンパートメント１出
力１２２となり夫々コンパ−トノシト切替回路２０に入
力される。切替回路２０ば一致信号線１１５ ｔたは１
１６で一致一信号の有効な力に切替られ、その出力は３
２バイトのデータ線１２３を介してリプライデータレジ
スタ１７にセットされる。このセットされたオペランド
リプライデータは切替回路２２でアドレスレ／クタ１１
の下位ヒツト２７ 、２８により８バイトデータに３２
択され、オペランドリプライデータ綿１０８を介して処
理装置１に返される。
．８ 、１．９でアドレスレジスフ１１のビット２６の
切替信ケ１０９で切替られ、３２バイトのコンパートメ
ント１出力１２１と３２バイトのコンパートメント１出
力１２２となり夫々コンパ−トノシト切替回路２０に入
力される。切替回路２０ば一致信号線１１５ ｔたは１
１６で一致一信号の有効な力に切替られ、その出力は３
２バイトのデータ線１２３を介してリプライデータレジ
スタ１７にセットされる。このセットされたオペランド
リプライデータは切替回路２２でアドレスレ／クタ１１
の下位ヒツト２７ 、２８により８バイトデータに３２
択され、オペランドリプライデータ綿１０８を介して処
理装置１に返される。
リクエストレジスタ１０に命令フェッチリクエストがセ
ットされた場合にもオペラントフェッチリクエスト時と
同様にバッファディレクトリ６が検索され、バッファメ
モリ５から読み出されたデータがリプライデータレジス
タ１７にセットされるが、命令フェッチに対するリプラ
イ時には命令リプライ信号１０６か有効になることと、
３２バイトのりプライデータ線１０７が有効になること
とがオペランドフェッチに対するリプライとの相違であ
る。以上カオペラ／ドフエッチ、命令フェッチに対する
リブライデータ幅の可変動作についての説明である。
ットされた場合にもオペラントフェッチリクエスト時と
同様にバッファディレクトリ６が検索され、バッファメ
モリ５から読み出されたデータがリプライデータレジス
タ１７にセットされるが、命令フェッチに対するリプラ
イ時には命令リプライ信号１０６か有効になることと、
３２バイトのりプライデータ線１０７が有効になること
とがオペランドフェッチに対するリプライとの相違であ
る。以上カオペラ／ドフエッチ、命令フェッチに対する
リブライデータ幅の可変動作についての説明である。
次にバッファミスヒツト時、即ちバッファディレクトす
６に要求アドレスブロックが今様されていなかった場合
のブロツクロード動作について説明する。この実施例で
はバッファディレクトリ６には第２図で示す様にオペラ
ンドブロックアドレスは各１エントリにブロックアドレ
スが登録されるが、命令ブロックアドレスは各４エント
リに跨かつてアドレスが登録される。これは命令ブロッ
クサイズがオペランドブロックサイズの４倍であること
を意味している。
６に要求アドレスブロックが今様されていなかった場合
のブロツクロード動作について説明する。この実施例で
はバッファディレクトリ６には第２図で示す様にオペラ
ンドブロックアドレスは各１エントリにブロックアドレ
スが登録されるが、命令ブロックアドレスは各４エント
リに跨かつてアドレスが登録される。これは命令ブロッ
クサイズがオペランドブロックサイズの４倍であること
を意味している。
命令フェッチリクエストかリクエストレ／スク１０ニ十
ノドされ、ア）・レスレジスタ１１に十ノドされた命令
フェッチリクエストアドレスのブロックアドレスかバッ
ファディレクトリ６に登尽されていない場合、ヒツトレ
ジスタ２３かセットされず、その結果レジスタ２３０ｆ
＋、出力とりブライレジスタ１２の出力とで命令ブロツ
クロード要求がリクエストａ１０４を介して主記１．じ
装置４に、リクエストアトレスレー／スタ１３の出ＪＪ
１０３と共に送出される。
ノドされ、ア）・レスレジスタ１１に十ノドされた命令
フェッチリクエストアドレスのブロックアドレスかバッ
ファディレクトリ６に登尽されていない場合、ヒツトレ
ジスタ２３かセットされず、その結果レジスタ２３０ｆ
＋、出力とりブライレジスタ１２の出力とで命令ブロツ
クロード要求がリクエストａ１０４を介して主記１．じ
装置４に、リクエストアトレスレー／スタ１３の出ＪＪ
１０３と共に送出される。
主記憶装置４からはブロックロードリグライ腺１１１ヲ
介して、３２バイトのバッファ書込レー／スタ１６に８
回、計２５６ハイトの命令ブロックデータか返され、バ
ッフアメ七り５に登録される。１だ図には示してい々い
がバソファティレクトす６にも第２図で丞した様にアト
レスレ／スタ１１のブロックアドレスが４エンドす＋／
ｒＣ同じアドレス・［前室Ｋか４７録される。バッファ
ディレクトリ６及びバッファメモリ５に登録後再び前述
のアクセス動作をくり返し、処理装置１にリプライデー
タを返す。
介して、３２バイトのバッファ書込レー／スタ１６に８
回、計２５６ハイトの命令ブロックデータか返され、バ
ッフアメ七り５に登録される。１だ図には示してい々い
がバソファティレクトす６にも第２図で丞した様にアト
レスレ／スタ１１のブロックアドレスが４エンドす＋／
ｒＣ同じアドレス・［前室Ｋか４７録される。バッファ
ディレクトリ６及びバッファメモリ５に登録後再び前述
のアクセス動作をくり返し、処理装置１にリプライデー
タを返す。
同様にオペランドフェッチリクエストがリクエストレジ
スタ１０にセントされ、アドレスレジスタ１１にセット
されたオペラノトフエノチリクエスドアトレスのブロッ
クアドレスかバッファディレクトリ６に登録されてい々
い場合はヒツトレジスタ２３がセットされず、その結果
し／メタ２３の負出力とりプライレ／スタ１２の出力と
でオペランドブロックロード要求がリクエスト線１０４
を介して主記憶装置４に、リクエストアドレスレジスタ
１３の出力４０３と共に送出される。主記憶装置４から
はブし１ツクロートリプライ線１１１を介して３２バイ
トのバッファ書込レジスタ１６に２回計６４バイトのオ
゛ペランドブロックデータが返され、バッフアノモリ５
に登録される。これと共にバッファディレクトリ６にも
アドレスレジスタ１１のブロックアドレスが１エントリ
に登録される。
スタ１０にセントされ、アドレスレジスタ１１にセット
されたオペラノトフエノチリクエスドアトレスのブロッ
クアドレスかバッファディレクトリ６に登録されてい々
い場合はヒツトレジスタ２３がセットされず、その結果
し／メタ２３の負出力とりプライレ／スタ１２の出力と
でオペランドブロックロード要求がリクエスト線１０４
を介して主記憶装置４に、リクエストアドレスレジスタ
１３の出力４０３と共に送出される。主記憶装置４から
はブし１ツクロートリプライ線１１１を介して３２バイ
トのバッファ書込レジスタ１６に２回計６４バイトのオ
゛ペランドブロックデータが返され、バッフアノモリ５
に登録される。これと共にバッファディレクトリ６にも
アドレスレジスタ１１のブロックアドレスが１エントリ
に登録される。
内金Ｑするコンパートメントの決定に当って１は一般に
知られているＬＲＵ方式、 ’Ｒｏｕｎｄ Ｉ％（＋ｂ
ｉｎ （ラウ７１・ロヒン）方式等かあるが、この実施
例の様に２コンパートメントならどちらを使っても大差
はない。
知られているＬＲＵ方式、 ’Ｒｏｕｎｄ Ｉ％（＋ｂ
ｉｎ （ラウ７１・ロヒン）方式等かあるが、この実施
例の様に２コンパートメントならどちらを使っても大差
はない。
第１図に示した実施例の構成をとることによりグログラ
ムにおいて命令データが記憶頒域土で連続する傾向にあ
る性寅を最大限に考慮した情報処理装置を提供すること
が出来る。
ムにおいて命令データが記憶頒域土で連続する傾向にあ
る性寅を最大限に考慮した情報処理装置を提供すること
が出来る。
「第２実施例」
第３図に第２の実施例としてバッファ記憶回路３をオペ
ランド用バッファ記憶回路３０と命令用バッファ記憶回
路３１とに分離した構成を示す。これらバッファ記憶回
路３０ 、３１に対する制御はそれぞれオペランド用バ
ッファ制御回ｆＪ３２．命令用バッファ制御回路３３で
行う。
ランド用バッファ記憶回路３０と命令用バッファ記憶回
路３１とに分離した構成を示す。これらバッファ記憶回
路３０ 、３１に対する制御はそれぞれオペランド用バ
ッファ制御回ｆＪ３２．命令用バッファ制御回路３３で
行う。
この第２の実施例では第１の実施例の様にバッファディ
レクトリ６にオペラットブロックアトレスいので制御が
簡単になり、かつオペランドアクセスと命令アクセスと
の競合が完全になくなるというフリントがある。だだ両
バッファディレクトリ６で同時にミスヒツトか検出され
た場合は、飢先順位判定回路３４でアクセス順が決定さ
れ、リクエスト選択線１２５でリクエスト切替回路２４
及びリクエストアドレス切替回路２５が切替られブロツ
クロード要求レジスタ２７ 、 ２８及びブロツクロー
ドアドレスレジスタ２９を介して主記憶装置４にブロツ
クロード要求が出され、ブロツクロードデータはブロツ
クロードリプライ線１１１を介してブロツクロード笈求
し／メタ２フの出力で示さｆするバッファ記憶回路３０
捷たば３１に返すという制御が必要となる。
レクトリ６にオペラットブロックアトレスいので制御が
簡単になり、かつオペランドアクセスと命令アクセスと
の競合が完全になくなるというフリントがある。だだ両
バッファディレクトリ６で同時にミスヒツトか検出され
た場合は、飢先順位判定回路３４でアクセス順が決定さ
れ、リクエスト選択線１２５でリクエスト切替回路２４
及びリクエストアドレス切替回路２５が切替られブロツ
クロード要求レジスタ２７ 、 ２８及びブロツクロー
ドアドレスレジスタ２９を介して主記憶装置４にブロツ
クロード要求が出され、ブロツクロードデータはブロツ
クロードリプライ線１１１を介してブロツクロード笈求
し／メタ２フの出力で示さｆするバッファ記憶回路３０
捷たば３１に返すという制御が必要となる。
この発明は第２の実施例で示す構成をとることにより最
大限の効果か期待出来る。
大限の効果か期待出来る。
「発明の効果」
Ｊｕｌ二述べたようにこの発明によれば主記憶装置から
バッファ記憶回路へのロード単位であるブロックを命令
アクセスに対するブロックと、オペラットアクセスに対
するブロックとを区別して命告ブロノクサ・イズをλベ
ラノトブロノクサイズの複数倍にすることにより、少な
いブロックロード回数で６「テ令狽域の連続領域データ
をバッファ記憶回路へ取込み、しかもプログラムにおい
て命令語は主記憶領域上で連続性をもっことが多いメヒ
．め、バッファ記憶回路のヒツト率が向上する。寸だバ
ッファ記憶回路の読み出しもオペラットアクセスと命令
アクセスとにより１回の読み出しデータバイト幅を変え
ており、命令アクセスに対しては一度に多くの命令語か
ａ’ｔ’ｃみ出されるため、バッファ記・１想回路に対
する命令アクセス頻度が下り、バッファ記憶回路へのア
クセス競合による性能低下か防止される。
バッファ記憶回路へのロード単位であるブロックを命令
アクセスに対するブロックと、オペラットアクセスに対
するブロックとを区別して命告ブロノクサ・イズをλベ
ラノトブロノクサイズの複数倍にすることにより、少な
いブロックロード回数で６「テ令狽域の連続領域データ
をバッファ記憶回路へ取込み、しかもプログラムにおい
て命令語は主記憶領域上で連続性をもっことが多いメヒ
．め、バッファ記憶回路のヒツト率が向上する。寸だバ
ッファ記憶回路の読み出しもオペラットアクセスと命令
アクセスとにより１回の読み出しデータバイト幅を変え
ており、命令アクセスに対しては一度に多くの命令語か
ａ’ｔ’ｃみ出されるため、バッファ記・１想回路に対
する命令アクセス頻度が下り、バッファ記憶回路へのア
クセス競合による性能低下か防止される。
第１［ン１はこの発明の一実施例を示すブロック［シ１
、第２［スは第１図で示す実施例のバッファディレクト
リ６の内容を説明した［ン１、第３［）ｊはこの発明の
第２の実施例を示ずブ［Ｊツク図である。 １・処理装置、２・バッファｉｉｔｌｌ ｊＪＩ匠路、
３・・バッファ記憶回路、・１・・主記憶装置、５・・
バッフアノモリ、６・・ハノノアディレクトリ、７・・
・比較器、８・・比較器、９・・・リゾシ・工制御回路
、１０・・リクエストレジスタ、１１ アドレスレジ
スタ、１２・・リプライレジスタ、１３・・・リクエス
トアドレスレジスタ、１４・・ＡＮＤゲート、１５・・
・ＡＮＤゲート、１６・・・バッファ書込レジスタ、１
７ リプライデータレジスタ、１８・切替回路、１９
・・切替回路、２０・・切替回路、２１− ＯＲゲート
、２２・・・切替回路、２３ヒツトレジスタ、２４・・
・リクエスト切替回路、２５・ＯＲゲート、２６・・・
リクエストアドレス切替回路、２７ ブロツクロー
ド要求レジスタ、２８・・・ブロツクロード要求レジス
タ、２９・ブロツクロードアドレスレジスタ、３０・・
・オペランド用バッファ記憶回路、３１・命令用バッフ
ァ記憶回路、３２ オペランド用バノンア制御回路、
３３・・・命令用バッファ制御回路、３４・優先順位判
定回路。
、第２［スは第１図で示す実施例のバッファディレクト
リ６の内容を説明した［ン１、第３［）ｊはこの発明の
第２の実施例を示ずブ［Ｊツク図である。 １・処理装置、２・バッファｉｉｔｌｌ ｊＪＩ匠路、
３・・バッファ記憶回路、・１・・主記憶装置、５・・
バッフアノモリ、６・・ハノノアディレクトリ、７・・
・比較器、８・・比較器、９・・・リゾシ・工制御回路
、１０・・リクエストレジスタ、１１ アドレスレジ
スタ、１２・・リプライレジスタ、１３・・・リクエス
トアドレスレジスタ、１４・・ＡＮＤゲート、１５・・
・ＡＮＤゲート、１６・・・バッファ書込レジスタ、１
７ リプライデータレジスタ、１８・切替回路、１９
・・切替回路、２０・・切替回路、２１− ＯＲゲート
、２２・・・切替回路、２３ヒツトレジスタ、２４・・
・リクエスト切替回路、２５・ＯＲゲート、２６・・・
リクエストアドレス切替回路、２７ ブロツクロー
ド要求レジスタ、２８・・・ブロツクロード要求レジス
タ、２９・ブロツクロードアドレスレジスタ、３０・・
・オペランド用バッファ記憶回路、３１・命令用バッフ
ァ記憶回路、３２ オペランド用バノンア制御回路、
３３・・・命令用バッファ制御回路、３４・優先順位判
定回路。
Claims (1)
- （１）主記憶装置のオペランドデータ領域の一部を、あ
る大きさのオペランドブロツク単位にブロツクロードし
て記憶する機能と、前記主記憶装置の命令データ領域の
一部を、前記オペランドブロツクの複数（ｎ）倍の大き
さをもつ命令ブロツク単位でブロツクロードして記憶す
る機能とを持つアドレス可能なバツフア記憶回路と、 そのバツフア記憶回路とインターフエースを持つ処理装
置と、その処理装置から出されるオペランドアクセス要
求に応答して前記バツフア記憶回路から複数（ｍ）バイ
ト幅でオペランドデータを読み出し、前記処理装置に転
送し、前記処理装置から出される命令アクセス要求に応
答して前記バツフア記憶回路からｎ×ｍバイト幅で命令
データを読み出し、前記処理装置に転送する制御をする
バツフア制御回路とを持つことを特徴とする情報処理装
置のバツフア記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137805A JPS6116350A (ja) | 1984-07-02 | 1984-07-02 | 情報処理装置のバツフア記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137805A JPS6116350A (ja) | 1984-07-02 | 1984-07-02 | 情報処理装置のバツフア記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116350A true JPS6116350A (ja) | 1986-01-24 |
Family
ID=15207260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137805A Pending JPS6116350A (ja) | 1984-07-02 | 1984-07-02 | 情報処理装置のバツフア記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324653A (ja) * | 1989-06-21 | 1991-02-01 | Hitachi Ltd | キャッシュ・メモリ制御方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537662A (en) * | 1978-09-11 | 1980-03-15 | Toshiba Corp | Information processor |
| JPS5792476A (en) * | 1980-11-25 | 1982-06-09 | Nec Corp | Cash memory controller |
| JPS5829187A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | キヤツシユメモリ制御装置 |
| JPS5991546A (ja) * | 1982-10-13 | 1984-05-26 | ハネウエル・インフオメ−シヨンシステムズ・インコ−ポレ−テツド | 中央処理装置 |
-
1984
- 1984-07-02 JP JP59137805A patent/JPS6116350A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537662A (en) * | 1978-09-11 | 1980-03-15 | Toshiba Corp | Information processor |
| JPS5792476A (en) * | 1980-11-25 | 1982-06-09 | Nec Corp | Cash memory controller |
| JPS5829187A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | キヤツシユメモリ制御装置 |
| JPS5991546A (ja) * | 1982-10-13 | 1984-05-26 | ハネウエル・インフオメ−シヨンシステムズ・インコ−ポレ−テツド | 中央処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324653A (ja) * | 1989-06-21 | 1991-02-01 | Hitachi Ltd | キャッシュ・メモリ制御方式 |
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