JPH0548497B2 - - Google Patents
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- JPH0548497B2 JPH0548497B2 JP59204179A JP20417984A JPH0548497B2 JP H0548497 B2 JPH0548497 B2 JP H0548497B2 JP 59204179 A JP59204179 A JP 59204179A JP 20417984 A JP20417984 A JP 20417984A JP H0548497 B2 JPH0548497 B2 JP H0548497B2
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- 230000004044 response Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バツフア（別名キヤツシユ）メモリ
に関し、特に、連想メモリを用いたバツフアメモ
リにおける、データの有効性を表示する情報の取
扱いと、それに関連して行なわれる所要データの
存否の判定に関する。
に関し、特に、連想メモリを用いたバツフアメモ
リにおける、データの有効性を表示する情報の取
扱いと、それに関連して行なわれる所要データの
存否の判定に関する。
バツフアメモリは、主メモリの内容の一部の写
しを保持し、データ処理装置が主メモリのデータ
を必要とする時には、まずバツフアメモリを検索
して、当該データがバツフアメモリ内に存在すれ
ば、主メモリにアクセスすることなく、バツフア
メモリ内のデータを使用し、当該データがバツフ
アメモリ内に存在しない場合に始めて、主メモリ
にアクセスする。この動作において、所要データ
がバツフアメモリ内に存在するか否か（すなわ
ち、ヒツトしたか否か）の判定（すなわち、ヒツ
ト判定）が遅れると、ヒツトしなかつた場合にお
ける主メモリへのアクセス動作の起動がそれだけ
遅れる結果、処理速度の低下をきたす。
しを保持し、データ処理装置が主メモリのデータ
を必要とする時には、まずバツフアメモリを検索
して、当該データがバツフアメモリ内に存在すれ
ば、主メモリにアクセスすることなく、バツフア
メモリ内のデータを使用し、当該データがバツフ
アメモリ内に存在しない場合に始めて、主メモリ
にアクセスする。この動作において、所要データ
がバツフアメモリ内に存在するか否か（すなわ
ち、ヒツトしたか否か）の判定（すなわち、ヒツ
ト判定）が遅れると、ヒツトしなかつた場合にお
ける主メモリへのアクセス動作の起動がそれだけ
遅れる結果、処理速度の低下をきたす。
ところで、バツフアメモリの制御方式の一つ
に、バツフアメモリ中の各データ部分（例えばバ
イト）に対応して有効性フラグを設けるものがあ
る。この有効性フラグは、当該データ部分の内容
が主メモリ中の対応データと一致しているか否か
を示す。例えば、システム中の他の機器（例えば
Ｉ／Ｏ機器）からのデータの書込みなどにより、
主メモリ中のある部分の内容が更新されたとき
に、当該部分のデータが以前にバツフアメモリに
写し取られていれば、対応する有効性フラグを切
替えることにより、更新のあつたことを表示して
更新前のデータが処理の対象となるのを防止する
のである。この方式の下では、ヒツト判定のため
に、有効性フラグの調査が不可欠である。
に、バツフアメモリ中の各データ部分（例えばバ
イト）に対応して有効性フラグを設けるものがあ
る。この有効性フラグは、当該データ部分の内容
が主メモリ中の対応データと一致しているか否か
を示す。例えば、システム中の他の機器（例えば
Ｉ／Ｏ機器）からのデータの書込みなどにより、
主メモリ中のある部分の内容が更新されたとき
に、当該部分のデータが以前にバツフアメモリに
写し取られていれば、対応する有効性フラグを切
替えることにより、更新のあつたことを表示して
更新前のデータが処理の対象となるのを防止する
のである。この方式の下では、ヒツト判定のため
に、有効性フラグの調査が不可欠である。
第３図は、連想メモリを用いたバツフアメモリ
における、有効性フラグの調査を含むヒツト判定
機構の、常識的な構成を示す。タグアレイ１００
とデータアレイ１３０とからなる連想メモリが、
バツフアメモリの本体を構成する。タグアレイ１
００の各ワード１１０−１〜１１０−ｎには、デ
ータアレイ１３０の対応するワード１４０−１〜
１４０−ｎの、主メモリ上のアドレス（32ビツ
ト）の上位30ビツトが入つている。データアレイ
１３０の各ワードは、４バイトのデータＤ０〜Ｄ
３と、各バイトに対応する有効性フラグＶ０〜Ｖ
３とからなる。データ処理装置が主メモリ内のデ
ータを必要とする時には、アドレス線１７０に32
ビツトのアドレスデータが供給され、その上位30
ビツト１５０はタグアレイ１００に検索入力とし
て与えられる。タグアレイ１００においては、そ
の各ワードの内容であるアドレスデータと検索入
力として与えられたアドレスデータとの異同が並
列に検査され、一致があれば、そのワード位置に
対応するワード一致線１２０−１〜１２０−ｎの
１本が付勢される。この付勢に応答して、データ
アレイ１３０の対応するワードのＤ０〜Ｄ３とＶ
０〜Ｖ３とが読出され、その内のＶ０〜Ｖ３はヒ
ツト判定回路１９０に送られる。ヒツト判定回路
１９０は、アドレスデータの下位２ビツト１６０
とデータ長情報１８０とに基づき、必要なデータ
バイトに対応する有効性フラグを調べ、それらが
すべて有効であることを確認すると、ヒツト信号
２００を発生する。
における、有効性フラグの調査を含むヒツト判定
機構の、常識的な構成を示す。タグアレイ１００
とデータアレイ１３０とからなる連想メモリが、
バツフアメモリの本体を構成する。タグアレイ１
００の各ワード１１０−１〜１１０−ｎには、デ
ータアレイ１３０の対応するワード１４０−１〜
１４０−ｎの、主メモリ上のアドレス（32ビツ
ト）の上位30ビツトが入つている。データアレイ
１３０の各ワードは、４バイトのデータＤ０〜Ｄ
３と、各バイトに対応する有効性フラグＶ０〜Ｖ
３とからなる。データ処理装置が主メモリ内のデ
ータを必要とする時には、アドレス線１７０に32
ビツトのアドレスデータが供給され、その上位30
ビツト１５０はタグアレイ１００に検索入力とし
て与えられる。タグアレイ１００においては、そ
の各ワードの内容であるアドレスデータと検索入
力として与えられたアドレスデータとの異同が並
列に検査され、一致があれば、そのワード位置に
対応するワード一致線１２０−１〜１２０−ｎの
１本が付勢される。この付勢に応答して、データ
アレイ１３０の対応するワードのＤ０〜Ｄ３とＶ
０〜Ｖ３とが読出され、その内のＶ０〜Ｖ３はヒ
ツト判定回路１９０に送られる。ヒツト判定回路
１９０は、アドレスデータの下位２ビツト１６０
とデータ長情報１８０とに基づき、必要なデータ
バイトに対応する有効性フラグを調べ、それらが
すべて有効であることを確認すると、ヒツト信号
２００を発生する。
このような構成では、第４図に示すように、ヒ
ツト判定の完了までに、タグアレイの検索と、デ
ータアレイの読出しと、ヒツト判定論理演算の、
３動作段階を経なければならない。
ツト判定の完了までに、タグアレイの検索と、デ
ータアレイの読出しと、ヒツト判定論理演算の、
３動作段階を経なければならない。
本発明の目的は、バツフアメモリにおいて、ヒ
ツト判定に要する時間を可及的に短いものにする
ことにある。
ツト判定に要する時間を可及的に短いものにする
ことにある。
本発明の代表的実施形態は、連想型バツフアメ
モリにおいて、各データ部分に対する有効性フラ
グをタグアレイ中に収容し、タグアレイの検索に
際して、アクセスすべきデータ部分とアクセスモ
ードとに応じて各有効性フラグを検索対象に含め
るか否かを決定した上で、アドレスと所定の有効
性フラグとを同時に検索し、検索結果の出力であ
るワード一致信号から直接にヒツト判定信号を得
るものであつて、これにより、データアレイの読
出しを待つことなく、ヒツト判定結果を得ること
ができる。
モリにおいて、各データ部分に対する有効性フラ
グをタグアレイ中に収容し、タグアレイの検索に
際して、アクセスすべきデータ部分とアクセスモ
ードとに応じて各有効性フラグを検索対象に含め
るか否かを決定した上で、アドレスと所定の有効
性フラグとを同時に検索し、検索結果の出力であ
るワード一致信号から直接にヒツト判定信号を得
るものであつて、これにより、データアレイの読
出しを待つことなく、ヒツト判定結果を得ること
ができる。
第１図は、本発明の一実施例を示す。タグアレ
イ３００とデータアレイ３３０とからなる連想メ
モリが、バツフアメモリの本体部分を構成してい
る。データアレイ３３０は、ワード３４０−１〜
３４０−ｎからなり、これらのワードのそれぞれ
には、44バイト（Ｄ０〜Ｄ３）からなる主メモリ
内のデータブロツクの写しが格納される。タグア
レイ３００は、データアレイの各ワードに対応す
るワード３１０−１〜３１０−ｎからなり、これ
らのワードのそれぞれには、対応するデータアレ
イワードのアドレスデータ（32ビツト）の上位30
ビツト部分ADRと、各バイトＤ０〜Ｄ３に対す
る有効性フラグＶ０〜Ｖ３とが格納される。な
お、アドレスはバイト単位に付けられており、有
効性フラグは“１”のとき有効を示し、“０”の
とき無効を示すものとする。タグアレイの各ワー
ドに対する検索の結果は、ワード一致線３２０−
１〜３２０−ｎ上の信号に現れ、それが“１”な
らば検索の成功（検索入力とワード内容の一致）
を表わし、“０”ならば不成功を表わす。
イ３００とデータアレイ３３０とからなる連想メ
モリが、バツフアメモリの本体部分を構成してい
る。データアレイ３３０は、ワード３４０−１〜
３４０−ｎからなり、これらのワードのそれぞれ
には、44バイト（Ｄ０〜Ｄ３）からなる主メモリ
内のデータブロツクの写しが格納される。タグア
レイ３００は、データアレイの各ワードに対応す
るワード３１０−１〜３１０−ｎからなり、これ
らのワードのそれぞれには、対応するデータアレ
イワードのアドレスデータ（32ビツト）の上位30
ビツト部分ADRと、各バイトＤ０〜Ｄ３に対す
る有効性フラグＶ０〜Ｖ３とが格納される。な
お、アドレスはバイト単位に付けられており、有
効性フラグは“１”のとき有効を示し、“０”の
とき無効を示すものとする。タグアレイの各ワー
ドに対する検索の結果は、ワード一致線３２０−
１〜３２０−ｎ上の信号に現れ、それが“１”な
らば検索の成功（検索入力とワード内容の一致）
を表わし、“０”ならば不成功を表わす。
信号線４２０には、主メモリにアクセスするた
めのアドレスデータ（32ビツト）が供給され、そ
の上位30ビツト４００はタグアレイ３００へ送ら
れて検索入力となり、下位２ビツトはマスク制御
回路４８０に送られる。マスク制御回路４８０
は、更に、アクセスするデータの長さ（バイト
数）４６０と、アクセスモード（リード又はライ
ト）指示４７０とを受取り、これらの入力情報に
基づいて、タグアレイ中の各有効性フラグＶ０〜
Ｖ３を検索対象に含めるか否かを指示するマスク
信号Ｍ０〜Ｍ３を発生する。マスク信号Ｍ０〜Ｍ
３は有効性フラグＶ０〜Ｖ３に対応し、それが
“１”ならば対応する有効性フラグを検索対象に
含めることを示し、“０”ならば除外することを
示す。なお、アクセスするデータは、最下位バイ
トのアドレスとデータ長とを示すことによつて指
定されるものとする。フラグ信号Ｍ０〜Ｍ３は、
アドレスの下位２ビツト４１０と、データ長４６
０と、アクセスモード４７０の組合せに応じて、
第２図に示す値をとる。ただし、第２図におい
て、「φ」はその欄の内容が無関係であることを
表わす。
めのアドレスデータ（32ビツト）が供給され、そ
の上位30ビツト４００はタグアレイ３００へ送ら
れて検索入力となり、下位２ビツトはマスク制御
回路４８０に送られる。マスク制御回路４８０
は、更に、アクセスするデータの長さ（バイト
数）４６０と、アクセスモード（リード又はライ
ト）指示４７０とを受取り、これらの入力情報に
基づいて、タグアレイ中の各有効性フラグＶ０〜
Ｖ３を検索対象に含めるか否かを指示するマスク
信号Ｍ０〜Ｍ３を発生する。マスク信号Ｍ０〜Ｍ
３は有効性フラグＶ０〜Ｖ３に対応し、それが
“１”ならば対応する有効性フラグを検索対象に
含めることを示し、“０”ならば除外することを
示す。なお、アクセスするデータは、最下位バイ
トのアドレスとデータ長とを示すことによつて指
定されるものとする。フラグ信号Ｍ０〜Ｍ３は、
アドレスの下位２ビツト４１０と、データ長４６
０と、アクセスモード４７０の組合せに応じて、
第２図に示す値をとる。ただし、第２図におい
て、「φ」はその欄の内容が無関係であることを
表わす。
第１図に戻り、信号４９０−０４９０−３は、
タグアレイ３００中の有効性フラグＶ０〜Ｖ３に
対する検索入力であり、常に“１”である。これ
らの信号は、マスク信号Ｍ０〜Ｍ３中の対応する
信号が“１”の時に有効な検索入力となり、“０”
の時には検索入力として作用しない。マスク信号
Ｍ０〜Ｍ３のどれかが“０”であれば、対応する
有効性フラグ位置は、一致状態に強制される。こ
の強制は、メモリセルの構造によるが、例えば、
当該メモリセルの２本の相補検索入力用桁信号線
をどちらも“１”（又は“０”）にすることで実現
される。ORゲート４３０はヒツト判定回路とし
て機能し、ワード一致線３２０−１〜３２０−ｎ
を受けて、ヒツト判定信号４４０を発生する。ワ
ード一致線のいずれかに“１”が生じれば、ヒツ
ト判定信号４４０が“１”になり、所要データの
存在を示す。信号４５０はデータアレイ３３０に
対する入出力データである。
タグアレイ３００中の有効性フラグＶ０〜Ｖ３に
対する検索入力であり、常に“１”である。これ
らの信号は、マスク信号Ｍ０〜Ｍ３中の対応する
信号が“１”の時に有効な検索入力となり、“０”
の時には検索入力として作用しない。マスク信号
Ｍ０〜Ｍ３のどれかが“０”であれば、対応する
有効性フラグ位置は、一致状態に強制される。こ
の強制は、メモリセルの構造によるが、例えば、
当該メモリセルの２本の相補検索入力用桁信号線
をどちらも“１”（又は“０”）にすることで実現
される。ORゲート４３０はヒツト判定回路とし
て機能し、ワード一致線３２０−１〜３２０−ｎ
を受けて、ヒツト判定信号４４０を発生する。ワ
ード一致線のいずれかに“１”が生じれば、ヒツ
ト判定信号４４０が“１”になり、所要データの
存在を示す。信号４５０はデータアレイ３３０に
対する入出力データである。
次に動作を説明する。まず、データの読出しを
行なう場合、データ処理装置は、主メモリに対し
て実際にフエツチ起動をかける前に、バツフアメ
モリにそのデータが存在するか否かを調べる。そ
のため、32ビツトのアドレスデータ４２０と、デ
ータ長４６０が供給され、アクセスモード４７０
はリードを指定する。マスク制御回路４８０は、
第２図に従つてマスク信号Ｍ０〜Ｍ３を発生し、
有効性フラグＶ０〜Ｖ３のどれが検索対象になる
かを指示する。タグアレイ３００は、検索対象に
指定された有効性フラグとアドレスの上位30ビツ
トについて検索され、その検索結果は、ワード一
致線３２０−１〜３２０−ｎからORゲート４３
０を経て、直ちにヒツト判定信号４４０として現
れる。
行なう場合、データ処理装置は、主メモリに対し
て実際にフエツチ起動をかける前に、バツフアメ
モリにそのデータが存在するか否かを調べる。そ
のため、32ビツトのアドレスデータ４２０と、デ
ータ長４６０が供給され、アクセスモード４７０
はリードを指定する。マスク制御回路４８０は、
第２図に従つてマスク信号Ｍ０〜Ｍ３を発生し、
有効性フラグＶ０〜Ｖ３のどれが検索対象になる
かを指示する。タグアレイ３００は、検索対象に
指定された有効性フラグとアドレスの上位30ビツ
トについて検索され、その検索結果は、ワード一
致線３２０−１〜３２０−ｎからORゲート４３
０を経て、直ちにヒツト判定信号４４０として現
れる。
ヒツト判定信号４４０が“１”であれば、所要
データはデータアレイ３３０内に存在し、しかも
それは有効である。したがつて、主メモリに対す
るフエツチ起動はかけられることなく、代つて、
検索に対する一致があつたタグアレイワードに対
応するデータアレイワードからの出力信号４５０
が、データ処理装置に転送される。
データはデータアレイ３３０内に存在し、しかも
それは有効である。したがつて、主メモリに対す
るフエツチ起動はかけられることなく、代つて、
検索に対する一致があつたタグアレイワードに対
応するデータアレイワードからの出力信号４５０
が、データ処理装置に転送される。
ヒツト判定信号４４０が“０”の場合は、指定
されたアドレスのデータが存在しないが、あるい
は、存在しても無効のときである。したがつて、
データ処理装置は、主メモリに対してフエツチ起
動をかけて、所要データを読出す。本発明におい
ては、ヒツト判定の結果が、データアレイ３３０
を読出す以前に得られることに注意すべきであ
る。
されたアドレスのデータが存在しないが、あるい
は、存在しても無効のときである。したがつて、
データ処理装置は、主メモリに対してフエツチ起
動をかけて、所要データを読出す。本発明におい
ては、ヒツト判定の結果が、データアレイ３３０
を読出す以前に得られることに注意すべきであ
る。
こうして主メモリから読出されたデータは、デ
ータ処理装置による演算の対象として使用される
ほかに、データアレイ３３０にも書込まれる。そ
のため、アクセスモードがライトに切替えられる
とともに、その格納位置の決定のため、再びタグ
アレイ３００が検索され、この時、アドレスデー
タ４２０は前回の検索の時と同じ値に保たれる。
ただし、アクセスモードはライトであるため、第
２図に示されたように、マスク信号Ｍ０〜Ｍ３は
すべて“０”となり、有効性フラグＶ０〜Ｖ３は
検索対象から除かれる。この検索で一致したワー
ドが検出されると、対応するデータアレイワード
に、主メモリから読出されたデータが書込まれ、
同時に、対応する有効性フラグが“１”にセツト
される。また、この検索で一致したワードが検出
されないときは、周知のように、予め定められた
ルールに従つて、空いているワード位置の１つを
選定し、その位置において、データアレイ３３０
には主メモリから読出されたデータを書込み、タ
グアレイ３００にはそのアドレスを書込むととも
に有効性フラグをセツトする。
ータ処理装置による演算の対象として使用される
ほかに、データアレイ３３０にも書込まれる。そ
のため、アクセスモードがライトに切替えられる
とともに、その格納位置の決定のため、再びタグ
アレイ３００が検索され、この時、アドレスデー
タ４２０は前回の検索の時と同じ値に保たれる。
ただし、アクセスモードはライトであるため、第
２図に示されたように、マスク信号Ｍ０〜Ｍ３は
すべて“０”となり、有効性フラグＶ０〜Ｖ３は
検索対象から除かれる。この検索で一致したワー
ドが検出されると、対応するデータアレイワード
に、主メモリから読出されたデータが書込まれ、
同時に、対応する有効性フラグが“１”にセツト
される。また、この検索で一致したワードが検出
されないときは、周知のように、予め定められた
ルールに従つて、空いているワード位置の１つを
選定し、その位置において、データアレイ３３０
には主メモリから読出されたデータを書込み、タ
グアレイ３００にはそのアドレスを書込むととも
に有効性フラグをセツトする。
主メモリにデータを格納する場合には、アクセ
スモード４７０がライトを指示するとともに、ア
ドレスデータ４２０とデータ長４６０が供給され
てタグアレイ３００がアドレスについてのみ検索
され、一致したワードがあれば、対応するデータ
アレイワードに、主メモリに格納すべきデータが
書込まれる。また、一致したワードがなければ、
空き位置の１つが選択されて、そこにデータとア
ドレスと有効性ビツトが書込まれる。これらの動
作は、前述した読出し時の動作において、所望の
データが存在しなかつた場合に主メモリから読出
されたデータを書込むときの動作と、実質上同じ
である。主メモリへの実際の書込みを、前記動作
と並行して行なうか、それとも別の機会に行なう
かは、バツフアメモリ制御方式によつて異なる
が、本発明と直接の関係はない。
スモード４７０がライトを指示するとともに、ア
ドレスデータ４２０とデータ長４６０が供給され
てタグアレイ３００がアドレスについてのみ検索
され、一致したワードがあれば、対応するデータ
アレイワードに、主メモリに格納すべきデータが
書込まれる。また、一致したワードがなければ、
空き位置の１つが選択されて、そこにデータとア
ドレスと有効性ビツトが書込まれる。これらの動
作は、前述した読出し時の動作において、所望の
データが存在しなかつた場合に主メモリから読出
されたデータを書込むときの動作と、実質上同じ
である。主メモリへの実際の書込みを、前記動作
と並行して行なうか、それとも別の機会に行なう
かは、バツフアメモリ制御方式によつて異なる
が、本発明と直接の関係はない。
有効性フラグは、バイトごとに限らず、他のデ
ータ単位ごとに設けられてもよい。また、アドレ
ス指定方式も、先頭バイトのアドレスとデータ長
により指定するものに限られない。固定語長方式
においても本発明が適用できる。
ータ単位ごとに設けられてもよい。また、アドレ
ス指定方式も、先頭バイトのアドレスとデータ長
により指定するものに限られない。固定語長方式
においても本発明が適用できる。
〔発明の効果〕
本発明によれば、バツフアメモリにおいて、デ
ータアレイの読出しの完了を待つことなく、タグ
アレイの検索の完了の直後にヒツト判定を行なう
ことができるので、有効な所望データが存在しな
かつた場合のオーバヘツドが削減され、ひいて
は、バツフアメモリを用いたデータ処理装置の総
合処理速度が改善される。
ータアレイの読出しの完了を待つことなく、タグ
アレイの検索の完了の直後にヒツト判定を行なう
ことができるので、有効な所望データが存在しな
かつた場合のオーバヘツドが削減され、ひいて
は、バツフアメモリを用いたデータ処理装置の総
合処理速度が改善される。
第１図は本発明の一実施例のブロツクダイヤグ
ラム、第２図は第１図におけるマスク制御回路の
入力・出力対照図、第３図は通常の連想型バツフ
アメモリのブロツクダイヤグラム、第４図は第３
図の装置の動作のタイムチヤートである。 ３００…タグアレイ、３２０−１〜３２０−ｎ
…ワード一致線、３３０…データアレイ、４３０
…ヒツト判定用ORゲート、４８０…マスク制御
回路、Ｖ０〜Ｖ３…有効性フラグ、Ｍ０〜Ｍ３…
マスク信号。
ラム、第２図は第１図におけるマスク制御回路の
入力・出力対照図、第３図は通常の連想型バツフ
アメモリのブロツクダイヤグラム、第４図は第３
図の装置の動作のタイムチヤートである。 ３００…タグアレイ、３２０−１〜３２０−ｎ
…ワード一致線、３３０…データアレイ、４３０
…ヒツト判定用ORゲート、４８０…マスク制御
回路、Ｖ０〜Ｖ３…有効性フラグ、Ｍ０〜Ｍ３…
マスク信号。
Claims (1)
- 【特許請求の範囲】 １ データを保持するためのデータアレイと検索
対象として前記データの主メモリアドレスを保持
するためのタグアレイとを有するバツフアメモリ
において、前記データアレイの各ワード内に保持
されたデータの各部分に対する有効性フラグを保
持するための前記タグアレイの各対応ワード内の
領域と、前記有効性フラグのそれぞれが検索対象
に含まれるか否かを指示する指示信号を前記有効
性フラグ保持領域に供給するマスク制御回路と、
前記タグアレイの各ワードにおける検索結果を示
す各ワード一致線上の信号に応答して所望データ
の存否を示す信号を発生するヒツト判定回路とを
備えることを特徴とする、バツフアメモリ。 ２ 前記マスク制御回路は、データ指定情報とア
クセスモード情報に応答して前記指示信号を前記
有効性フラグ保持領域に供給することを特徴とす
る、特許請求の範囲第１項記載のバツフアメモ
リ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204179A JPS6184753A (ja) | 1984-10-01 | 1984-10-01 | バツフアメモリ |
| US06/781,512 US4803616A (en) | 1984-10-01 | 1985-09-30 | Buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204179A JPS6184753A (ja) | 1984-10-01 | 1984-10-01 | バツフアメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184753A JPS6184753A (ja) | 1986-04-30 |
| JPH0548497B2 true JPH0548497B2 (ja) | 1993-07-21 |
Family
ID=16486144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204179A Granted JPS6184753A (ja) | 1984-10-01 | 1984-10-01 | バツフアメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4803616A (ja) |
| JP (1) | JPS6184753A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321534A (ja) * | 1988-06-24 | 1989-12-27 | Nec Corp | キャッシュメモリ装置 |
| JPH0290348A (ja) * | 1988-09-28 | 1990-03-29 | Nec Corp | データ無効化サイズ可変なキャッシュメモリシステム |
| US5193166A (en) * | 1989-04-21 | 1993-03-09 | Bell-Northern Research Ltd. | Cache-memory architecture comprising a single address tag for each cache memory |
| JPH0760411B2 (ja) * | 1989-05-23 | 1995-06-28 | 株式会社日立製作所 | バッファ記憶制御装置 |
| JPH0546475A (ja) * | 1991-08-15 | 1993-02-26 | Fujitsu Ltd | バツフア記憶制御方式 |
| US5664224A (en) * | 1993-07-23 | 1997-09-02 | Escom Ag | Apparatus for selectively loading data blocks from CD-ROM disks to buffer segments using DMA operations |
| US5860127A (en) * | 1995-06-01 | 1999-01-12 | Hitachi, Ltd. | Cache memory employing dynamically controlled data array start timing and a microcomputer using the same |
| DE102004031641A1 (de) * | 2004-06-30 | 2006-01-26 | Abb Patent Gmbh | Verfahren zur Bestimmung der Dichte und der Geschwindigkeit in einem strömenden Medium |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4349870A (en) * | 1979-09-05 | 1982-09-14 | Motorola, Inc. | Microcomputer with programmable multi-function port |
| US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
| US4400770A (en) * | 1980-11-10 | 1983-08-23 | International Business Machines Corporation | Cache synonym detection and handling means |
| US4363095A (en) * | 1980-12-31 | 1982-12-07 | Honeywell Information Systems Inc. | Hit/miss logic for a cache memory |
| US4410944A (en) * | 1981-03-24 | 1983-10-18 | Burroughs Corporation | Apparatus and method for maintaining cache memory integrity in a shared memory environment |
| US4426682A (en) * | 1981-05-22 | 1984-01-17 | Harris Corporation | Fast cache flush mechanism |
| JPS58102381A (ja) * | 1981-12-15 | 1983-06-17 | Nec Corp | バツフアメモリ |
| US4442487A (en) * | 1981-12-31 | 1984-04-10 | International Business Machines Corporation | Three level memory hierarchy using write and share flags |
| US4493026A (en) * | 1982-05-26 | 1985-01-08 | International Business Machines Corporation | Set associative sector cache |
| US4714990A (en) * | 1982-09-18 | 1987-12-22 | International Computers Limited | Data storage apparatus |
| US4736287A (en) * | 1983-06-20 | 1988-04-05 | Rational | Set association memory system |
| JPS60123936A (ja) * | 1983-12-07 | 1985-07-02 | Fujitsu Ltd | バッフア記憶制御方式 |
| JPS60124754A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | バッファ記憶制御装置 |
| JPS60142451A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | アドレス変換制御方式 |
| US4755936A (en) * | 1986-01-29 | 1988-07-05 | Digital Equipment Corporation | Apparatus and method for providing a cache memory unit with a write operation utilizing two system clock cycles |
-
1984
- 1984-10-01 JP JP59204179A patent/JPS6184753A/ja active Granted
-
1985
- 1985-09-30 US US06/781,512 patent/US4803616A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184753A (ja) | 1986-04-30 |
| US4803616A (en) | 1989-02-07 |
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