JPS602704B2 - バッファメモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装直に於けるバッファメモリ装置に
関するものである。

最近のハードウェア技術の進歩に伴い、データ処理シス
テムの中央処理装置の処理能力が向上するにつれて、シ
ステムの処理能力のなかで演算時間に比して主記憶装置
をアクセスするための時間の占める比率が増え、全体の
処理能力が主記憶菱贋のアクセス時間により抑えられる
という問題が生じている。

この問題を解決する手段として小容量で高速にアクセス
できるメモリを持ち主記憶装置上のデー夕の写しを記憶
するキャッシュメモリ（ＣａｃｈｅＭｅｍｏびまたはバ
ッファメモリ）が採用されている。

キャッシュメモリを使用する場合、中央処理菱鷹が主記
憶装置から新たなデータを謙母す際に、その情報も含め
て前後の情報を謙出し、それを上記キャッシュメモリに
保持しておき、その後のアクセスで必要とする情報がキ
ャッシュメモリ内に保持されている場合には、キャッシ
ュメモリからデータを謙出すことにより、主記憶装置ま
でアクセスする必要をなくし、実質的な主記憶アクセス
タイムをキャッシュメモリアクセスの速さまで高速化す
るという方法が探られている。この場合、主記憶装置へ
のデータの書込みが必要なときには、この主記憶装置に
対するデータの書込みと同時に、キャッシュメモ川こそ
のアドレス上のデータが記憶されていると、そのキャッ
シュメモリの内容も書き換えている。

また主記憶装置に対する他の中央処理装置または入出力
転送制御装置からのアクセス要求とのぶつかりによりア
クセス要求が主記憶装置でただちに受付けられず、待合
わせさせられる場合があり、これにより性能低下をまね
くことになる。これを解決する方法として、中央処理装
置の性能は主に主記憶装置に対する書込みアクセスタイ
ムには依存せず読出しアクセスタイムに影響されること
から、書込みアクセス情報を一時的に保持する書込みバ
ッファを用意し、書込みアクセス要求が主記憶装鷹に受
付けられずに待合わせごせられている時に、中央処理装
置から主記憶装置に議出しアクセス要求が発生すると、
謙出しアクセス要求を、書込みバッファ上の書込みアク
セス要求に優先して処理する方法が探られている。

ところがこのとき、あとで発生した読出しアクセス要求
は上記書込みバッファに保持されている書込みアクセス
要求と同じ主記憶エリアに対して行なわれる可能性があ
り、その読出しアクセスは書込みアクセスが終り、主記
憶装置内が新しい内容に書換えられたのちに行なわなけ
ればならない。

これを処理するために従来用いられていた方法は、書込
みバッファの各ワードのアドレスと講出しアクセスのア
ドレスの一致を調べるための特別な比較回路を持つか、
または特別な連想記憶により書込みバッファのアドレス
格納部を構成することにより書込みバッファに保持され
ているアドレスと議出しアクセスによるアドレスの一致
を調べ、もし議出しアクセスが保留中の書込みアクセス
と同一のデータに対して行なわれたことを検出すると書
込みバッファ内の書込みアクセスを先に処理し、そのあ
とで議出しアクセスを行なっている。

しかしながら、上述のごとき、主記憶装置に対する議出
しアクセスと書込みバッファ内の書込みアクセスとが主
記憶装置の同一エリアをアクセスしているか否かを検出
するための回路は書込みバッファのワード数が増えるに
伴い、多大なハードウェア量を必要とし、書込みバッフ
ァ制御方式における大きな欠点となっていた。

また、書込みバッファに登録されているアクセスと同一
のアドレスに対して中央処理装置からの書込みアクセス
が発生した場合、その書込みバッファ内のアクセス情報
を更新して主記憶装置にアクセスを行なえば、主記憶装
置に対する２回のアクセスを１回で行なうことができ、
性能の向上を計ることができる。

これを実現するには中央処理装置からの書込みアクセス
に対しても上記同様に書込みバッファ内のアクセス情報
との一致を調べ、処理する必要がある。本発明の目的は
、書込みバッファ上に登録されている書込みアクセス情
報の管理をも、キャッシュメモリに具備されているアド
レス情報格納用のメモリを使用して行なうことにより、
上記欠点を解決し「書込みバッファ内の書込みアクセス
と主記憶装置への議出しおよび書込みアクセスとのぶつ
かりを検出する手段を、連想記憶等の特別なハードウェ
アを持つことなしに実現し、かつ、書込みバッファ上に
登録されている書込みアクセスと同一のアドレスに対す
る書込みアクセスを主記憶装置に対する１回の書込みア
クセスにまとめて行なう手段を容易に実現した書込みバ
ッファを持ったデータバッファ装置を提供することにあ
る。

本発明によれば、命令制御部からアクセスされ、ブロッ
ク単位で主記憶装置上のデータを記憶するデータ記憶手
段と、前記主記憶装置への書込みアクセス情報を保持す
る書込みバッファ手段と、前記データ記憶手段の各ブロ
ックに対応してブロックデータの主記憶装置上のアドレ
ス情報を示す第１の情報と、該ブロックデータが前記デ
ータ記憶手段に格納されている場合を示す第２の情報と
、該ブロックデータが前記書込みバッファ手股に登録さ
れているアクセス情報に対応している場合を示す第３の
情報と、該ブロックデータが前記書込みバッファ手段に
登録されているアクセス情報のうちどのアクセス情報に
対応するか対応するアクセス情報の前記書込みバッファ
手段内のワード位置を示す第４の情報とを、記憶するア
ドレス情報記憶手段と、前記書込みバッファ手段への書
込みアクセス情報登録時に前記アドレス情報記憶手段内
にそのブロックアドレスが登録されていない場合に前記
アドレス情報記憶手段に萱込みデータを含むブロックデ
ー外こ対応する前記第１の情報と前記第３の情報と前記
第４の情報とをセットする手段と、書込みアクセス時、
前記アドレス情報記憶手段にその前記第１の情報と前記
第３の情報とが登録されている場合に前記第４の情報に
より示される前記書込みバッファ手段内の書込みアクセ
ス情報を更新する手段と、前記書込みバッファ手段の内
容により前記主記憶装置への警込みアクセスを行なう書
込みアクセス手段と、該書込みアクセス手段の動作時に
前記アドレス情報記憶手段の対応する前記第３の情報を
リセットする手段と、前記命令制御部からの議出しアク
セス時、議出しアドレスに対応する前記アドレス情報記
憶手段の前記第３の情報がセットされていると、その第
３の情報がリセットされるのを待合わせて前記主記憶装
置への論出しアクセスを行なう手段とから構成されるこ
とを特徴とするバッファメモリ装置が得られる。次に本
発明について図面を参照して詳細に説明する。

第１図に示した本発明の一実施例であるキャッシュメモ
リ装置２は、主記憶装置３上のデータの写しをブロック
単位で記憶するデータ記憶手段であるデータ格納用メモ
リ（以下キャッシュメモリと記述する）とその周辺回路
とからなるデータ格納部２１と、上記キャッシュメモリ
の各ブロックに対応して、そのブロックデータの有効性
（すなわちブロックデータがキャッシュメモＩＪ‘こ格
納されているかどうか）を示すビットＡ、該ブロックデ
ータの主記憶装置３上のアドレス、該ブロックデータが
書込みバッファ上に登録されているアクセス情報に対応
しているかどうかを示す有効ビットＢ、および該ブロッ
クデータが前記書込みバッファに登録されているアクセ
ス情報のうちどのアクセス情報に対応するか対応するア
クセス情報の前記書込みバッファ内のワード位直を示す
ビットＣを記憶するアドレス情報記憶手段であるメモリ
（以下アドレスアレイと記述する）とその周辺回路とか
らなるアドレス情報格納制御部２０と、主記憶装置３に
対する書込みアクセス情報を保持する書込みバッファを
含む書込みバッファ制御部２３と、主記憶袋贋３に対す
るアクセス制御を行なう主記憶アクセス制御部２４と、
命令制御部１からの議出しアクセス時にキャッシュメモ
リか主記憶装置３かのいずれかのデータを切換えて命令
制御部１に送る選択回路２２とから構成される。

命令制御部１は主記憶装置３に記憶されている命令を議
出し、実行するものであり、命令またはオペランドの主
記憶装置３からのアクセスが必要になるとパス１００お
よび１０１にアクセス情報を載せてアクセス要求を行な
う。議出しアクセスの場合、パス１００により送られて
くる主記憶装置３のアドレス情報によりアドレス情報格
納制御部２０のアドレスアレイを検索し、もしアドレス
が登録されており、かつ、有効ビットＡが論理‘‘１”
だと目的とするデータがキャッシュメモリ上に格納され
ていることを示し（キャッシュヒットと言う）、キャッ
シュメモリからの議出しデータを選択回路２２を介して
命令制御部１に送る。

アドレスアレイ上にアドレスが登録され、かつ、有効ビ
ットＢが論理“１”の場合には書込みバッファ上に書込
みアクセスが登録されていることを示し、書込みバッフ
ァ制御部２３からの有効ビットＢのリセット動作により
対応する有効ビットＢがリセットされるのを待合わせて
アクセス制御部２４に対して主記憶装置３の議出しアク
セスを要求する。

またアドレスアレイ上にアドレスが登録されていない場
合は直ちにアクセス制御部２４に対して講出しアクセス
を要求する。

上討議出しアクセスにより主記憶装置３からパス１０７
により議出しデータが送られると選択回路２２を介して
命令制御部１にデータを送ると共にキャッシュメモリに
データを格納し、かつアドレスアレイ上のアドレスの設
定および有効ビットＡをセットする。

命令制御部１からの書込みアクセスの場合、パス１００
によりアドレス情報、パス１０１により書込みデータが
送られてくる。

アドレス情報により講出しアクセスの場合と同様にアド
レスアレイの検索を行ない、もしキャッシュヒットであ
ると、書込みデータによりキャッシュメモリ上に記憶さ
れているデータを更新すると共に書込みバッファ上に書
込みアクセス情報を登録する。

キャッシュメモリ上にデータが登録されていない（キャ
ッシュミスヒットという）場合には、アドレスアレイ上
にアドレス情報を登録し、その有効ビットＢの論理“１
”にセットし、かつ登録すべき書込みバッファのワード
位置情報をビットＣにセットすると共に、書込みバッフ
ァにアクセス情報を登録する。このとき、そのアクセス
のアドレスがアドレスアレイ上に登録されていることを
示す書込みバッファ上のビットＥを論理“１”にセット
すると共に、アドレスアレイ上の位置を示す情報をビッ
トＬＯＣに登録する。

また書込みアクセス時に、アドレスアレイの有効ビット
Ｂが論理“１”でそのブロックアドレスが登録されてい
ると、そのビットＣにより示される書込みバッファの内
容を新たなアクセス情報により更新し、アドレスアレイ
への登録は行なわない。

書込みバッファ上に登録された書込みアクセス情報はＦ
ｍ○（ＦｉｒｓｔｌｎＦｉ岱ｔＯｕｔ）方式により謙出
され、アクセス制御部２４に送り主記憶装置の書込みア
クセスを送る。

書込みバッファから諸出された上記ビットＥが論理“１
”の場合、書込みアクセスを行なうと同時に、パス１０
４によりアドレスアレイの位置情報を送り、それにより
示されるアドレスアレイ上の有効ビット８を論理“０”
にリセットする。次に第２図〜第４図を参照しながら本
実施例の動作を詳細に説明する。

第２図はアドレスアレイ３０とキャッシュメモリ５０の
構成を示しており、本キャッシュメモリは４レベルのセ
ットアソシェィティブ方式の場合について示している。

各メモリは２５６セット×４個のェントリからなり、ア
ドレスアレイ３０は各ェント川こ対して有効ビットＡ、
有効ビットＢ、書込みバッファのワード指定ビットＣお
よびアドレスを格納するビットから構成され、キャッシ
ュメモリ５０はデータを記憶する。有効ビットＡが論理
“１”のときは、アドレスとデータ部が有効であり、有
効ビットＢが論理“１”のときはビットＣとアドレス部
が有効である。有効ビットＡと有効ビットＢとは排他的
にセットして使用する。第３図は書込みバッファ６０の
構成を示しており、本バッファはＦＩＦＯで制御される
８ワードの構成である。各ワードには主記憶装置３に対
するアクセスコマンド、主記憶アドレス、書込みデータ
および部分書込み指定時の書込みバイト位置を示すマー
クビットからなるアクセス情報とアドレスアレイ３０に
そのアドレスが登録されていることを示すビットＥとビ
ットＥが論理“１”のとき４個のブロックのどの位置か
を示すビットＬＯＣとを持つ。アドレスアレイ３０の有
効ビットＢが論理“１”のとき、書込みバッファ６０の
ビットＥが論理“１”となっている。第４図は第１図に
示す本実施例の構成をさらに詳細に示すブロック図であ
る。

第４図において、命令制御部１は議出しアクセス要求時
には主記憶アドレスをレジスタ１３に、アクセスコマン
ドをレジスタ１ １に設定し、書込みアクセス時にはア
ドレスをレジスタ１３に、アクセスコマンドとマークビ
ット情報をレジスタ１１に、さらに書込みデータをレジ
スタ１２に設定してアクセスを要求してくる。議出しア
クセスの場合、レジスタ１３のアドレス情報の下位ビッ
ト１００２を選択回路３１で選択し、パス２０１により
アドレスアレイ３０の論出しアクセスを行なう。

アドレスアレイ３０からの４個の各ブロックの議出しデ
ータ２０６，２０７，２０８および２０９の各々はビッ
ト検出回路３６においてアドレスの上位ビット１００１
と比較される。ヒット検出回路３６においてアドレスア
レイ３０からの４個のデータ各々について、その有効ビ
ットＡが論理“１”で、かつ、そのアドレスとデータ１
００１が一致しているか、有効ビットＢが論理“１”で
、かつ、そのアドレスとデータ１００１が一致している
か、または全てのデータについて上記一致が取れなかっ
たかについてチェックしている。

本動作と並行してアドレス１００２によりキャッシュメ
モリ５０と新規にデータを登録する時に４個のブロック
のうち、どのブロックデータを追い出すかを制御するり
プレースメント制御用のビットを記憶しているメモリ４
０の議出しアクセスを行なっている。もし、有効ビット
Ａが論理“１”で、かつ、両アドレスデータが一致する
とキャッシュヒットを意味しており、ヒットしたブロッ
クを示す信号２１１によりキャッシュメモリ５０から論
出した４個のブロックデータ２２１，２２２，２２３お
よび２２４のうちの１つを選択回賂５３で選択し、レジ
ス夕５４にセットしたのち選択回路２２を「してパス１
０９により命令制御部１に送る。有効ビットＢが論理“
１”で、かつ、両アドレスデータが一致すると、そのブ
ロックデータにする書込みアクセス要求が書込みバッフ
ァ６０に登録されていることを意味し、パス２３１のア
ドレスにより書込みバッファ制御部２３からアドレスア
レイの書換えアクセスが行なわれるまで命令制御部１の
動作を停止する。書込みバッファ制御部２３からのアク
セスが発生すると、それによりアドレスアレイが書換え
られた次のサイクルで命令制御部１からのアドレス情報
により前記同様にアドレスアレイ３０のアクセスおよび
ヒット検出回路３６でのチェックを行なう。

このチェックで再度有効ビットＢが論理“１”の一致を
検出すると書込みバッファ制御部２３からのアクセスを
再度待合わせ、同様の動作を繰り返す。

書込みバッファ制御部２３の書換えにより有効ビットＢ
が論理“１”の一致が無くなると、命令制御部１からの
主記憶装置３のアクセスコマンドとアドレスを主記憶ア
クセス制御部２４の選択回路７５と７２でそれぞれ選択
し、レジスタ７４および７３にセットしたのち主記憶装
贋３にアクセス要求を行なう。本要求に対して主記憶装
置３からの論出しデータがパス１０７により送られてく
ると、本データを選択回路２２を介して命令制御部１に
送ると共に、選択回路５１からしジスタ５２にセットし
、キャッシュメモリ５０内にも書込む。このとき、書込
むべきブロック位置は命令制御部１からのアドレスと、
メモリ４０内のりプレースメント制御ビットの内容とに
より追い出すべきブロックを決定してそのブロック位置
のキャッシュメモリ５０に前記主記憶装置からのデータ
を、アドレスアレイ３川こ主記憶アドレスの上位ビット
１００１と有効ビットＡを論理“１”および有効ビット
Ｂを論理“０”に設定する。このときメモリ４０の内容
も書換えるが、その動作については本発明と関係が無い
ため省略する。命令制御部１からのアクセス時にいずれ
のブロックでも一致が検出されなかった時は、ただちに
上記同様主記憶装置３の謙出しアクセスを行なし、、命
令制御部１へのデータの送出およびキャッシュメモリへ
の登録を行なう。命令制御部１からの書込みアクセスの
場合、パス１１０，１０１および１００のアクセス情報
は書込みバッファ６川こ送られ、本バッファの入力ワー
ド位直を示す十１の加算器付きのレジスタ６１で示され
るワード位置に書込むと同時に、パス１００２のアドレ
スにより論出しアクセスの場合と同様にアドレスアレイ
３０の論出しを行ない、ヒット検出回路３６での一致チ
ェックを行なう。

有効ビットＡによる一致を検出すると、パス１０１の書
込みデータをキャッシュメモリ５０のヒットしたブロッ
ク位置にも書込みパス２１２によりさ込みバッファのビ
ットＥには論理“０”を書込む。有効ビットＢによる一
致を検出した場合は、一致したブロックのビットＣ情報
を回路３６からバス２１３により書込みバッファ制御部
２３に送り、レジスタ６１の代りにパス２１３の内容を
選択回路６４で選択して書込みバッファ６０の書込みワ
ード指定とする。

そして書込みバッファのマークビットと書込みデータ部
に対してのみ次の書込み処理を行なう。マークビット部
はパス１１０上のマークビットが論理“１”のビットに
ついてのみその値、すなわち、論理“１’’をセットす
る。

書込みデータ部は上記マークビット１１０の論理“１”
に対応するバイトデータについてのみ書込み動作を行な
い、バス１０１の対応するデータを書込む。

有効ビットＡおよびＢによる一致を検出しなかった場合
は、パス１１０，１０１および１００の内容と、書込み
バッファ６０に対するビットＥは論理“１”データを、
ビットＬＯＣは追い出しブロック決定回路４２により決
定したブロックの位置を示すビットを回路３７により発
生したパス２１２の内容を書込みバッファ６０のレジス
タ６１で示されるワードに書込む。

このとき、アドレスアレイ３０の上記ブロック位置には
アドレス情報、有効ビットＡには論理“０”データ、有
効ビットＢには論理“１”データ、ビットＣにはしジス
タ６１の値をそれぞれ書込む。

書込みバッファ６０にアクセス情報を書込むとしジスタ
６１の内容は十１加算する。レジスタ６２はバッファ６
０の議出し用のワード位置を保持するレジスタで、本レ
ジスタも十１の加算機能がついている。

両レジスタの内容２３５と２３６との内容によりバッフ
ァ制御回路６３は書込みバッファ６０ヘアクセス情報が
保持されていることを検出し、命令制御部１とは非同期
に主記憶アクセス制御部２４へのアクセス要求を行なう
。

アクセス制御部２４は、主記憶装置３への議出しアクセ
ス要求が有れば、それを優先して処理し、もし無ければ
書込みバッファ制御部２３からの要求によりそのアクセ
ス情報をレジスタ７４，７１および７３に設定して主記
憶装置３への書込みアクセスを行なう。

書込みバッファ制御部２３が書込みアクセス要求を行な
うとき、そのワードのビットＥが論理“１”であると、
主記憶アドレスの下位ビット２３１を選択回路３１を介
してアドレスアレイ３０のアドレス２０１を指定し、パ
ス２３０のビットＬＯＣの内容を有効ビットＢ制御回路
３４に、り、その内容で示されるアドレスアレイ３０の
ブロックの有効ビットＢを論理“０”にリセツトする。

上記動作によりキャッシュメモリ５０に されていな
いブロックデータに対する書込みアクセスが書込みバッ
ファ６０内に登録されているとき、そのデー外こ対する
命令制御部１からの議出し要求がくると、その主記憶装
置３に対する議出しアクセスは、書込みバッファ６０の
書込みアクセスが終ったのちに行なうことになる。また
、書込みバッファ６０に保持されている書込みアクセス
と同一のアドレスに対して、さらに書込みアクセスが発
生したとき、新アクセスデー夕により、その内容を更新
することにより、主記憶装置３への書込みアクセス回数
を減らすことができる。

本発明は以上説明したように、書込みバッファに登録さ
れているアドレス情報をアドレス情報記憶手段（アドレ
スアレイ）上に登録するように構成することにより、議
出しアクセス時のアドレス情報記憶手段のアクセス動作
だけにより主記憶装置の同一データに対する書込みと議
出しのアクセスの順序性を保証する機能を実現すると共
に、旨込みバッファでの同一アドレスに対する複数の書
込みアクセスを１つのアクセスにまとめる機能を少ない
ハードウェアで容易に実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例で用いるアドレスアレイ３０とキャッシュメモ
リ５０の構成を示す図、第３図は本実施例で用いる書込
みバッファ６０の構成を示す図、第４図は第１図の詳細
な構成を示すブロック図である。 第１図〜第４図において、１・・・・・・命令制御部、
２……キャッシュメモリ装置、３……主記憶菱贋、２０
…・・・アドレス情報格納制御部、２１・・・・・・デ
ータ格納部、２２・・・…選択回路、２３・・・・・・
書込みバッファ制御部、２４・・・…主記憶アクセス制
御部、３０……アドレスアレイ、４０……メモリ、５０
…・・・キャッシュメモリ、６０・・・・・・書込みバ
ツフア、１１，１２，１３，３３，３５，３８，６２，
５４，６１，６２，７１，７３，７４・…・・レジスタ
、３１，５１，５３，６４，７２，７５…・・・選択回
路、３２・…・・有効ビットＡ制御部、３５……有効ビ
ットＢ制御部、３６・・・・・・ビット検出回路、３７
・・・・・・ブロック位置作成回路、４１……リブレー
スメントメモリ制御回路、４２・…・・追い出しブロッ
ク決定回路、６３・・・・・・書込みバッファ制御回聡
、１０１〜１１０，１００１，１００２，２０１〜２１
７，２１９〜２２６，２３０〜２３１，２３９，２４１
，２４２，１０６０〜１０６２．．・・・・接続ライン
。 第１図 第２図 第３図 図 イ 股

Claims (1)

【特許請求の範囲】
1. １ 命令制御部からアクセスされ、ブロツク単位で主記
   憶装置上のデータを記憶するデータ記憶手段と、前記主
   記憶装置への書込みアクセス情報を保持する書込みバツ
   フア手段と、前記データ記憶手段の各ブロツクに対応し
   て、ブロツクデータの主記憶装置上のアドレス情報を示
   す第１の情報と、該ブロツクデータが前記データ記憶手
   段に格納されている場合を示す第２の情報と、該ブロツ
   クデータが前記書込みバツフア手段に登録されているア
   クセス情報に対応している場合を示す第３の情報と、該
   ブロツクデータが前記書込みバツフア手段に登録されて
   いるアクセス情報のうちどのアクセス情報に対応するか
   対応するアクセス情報の前記書込みバツフア手段内のワ
   ード位置を示す第４の情報とを、記憶するアドレス情報
   記憶手段と、前記書込みバツフア手段への書込みアクセ
   ス情報登録時に前記アドレス情報記憶手段内にそのブロ
   ツクアドレスが登録されていない場合に前記アドレス情
   報記憶手段に書込データを含むブロツクデータに対応す
   る前記第１の情報と前記第３の情報と前記第４の情報と
   をセツトする手段と、書込みアクセス時、前記アドレス
   情報記憶手段にその前記第１の情報と前記第３の情報と
   が登録されている場合に前記第４の情報により示される
   前記書込みバツフア手段内の書込みアクセス情報を更新
   する手段と、前記書込みバツフア手段の内容により前記
   主記憶装置への書込みアクセスを行なう書込みアクセス
   手段と、該書込みアクセス手段の動作時に前記アドレス
   情報記憶手段の対応する前記第３の情報をリセツトする
   手段と、前記命令制御部からの読出しアクセス時、読出
   しアドレスに対応する前記アドレス情報記憶手段の前記
   第３の情報がセツトされていると、その第３の情報がリ
   セツトされるのを待合わせて前記主記憶装置への読出し
   アクセスを行なう手段とから構成されることを特徴とす
   るバツフアメモリ装置。