JPS6116348A - バツフア・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はバッファ・メモリ装置に関するものであり、
特に、追い出すべきブロックを予測しておき、ブロック
交換のさいのオーバヘッドを軽減できるようにされたバ
ッファ・メモリ装置に関するものである。

〔従来技術〕

電子計算機を中心とする情報処理システムにおい℃は、
大容量の主メモリ装置、（Ｍ−Ｍ、いと演算処理装置（
ＥＸＵ）との間Ｋ、記憶容量はＭ　１４より小さいが、
ＭＭよりも高速にアクセスすることのできるバッファ・
メモリ装Ｕ（ＨｓＢ、キャッシュと呼ばれることもある
）を設け、Ｍλイに記憶されている情報の一部の写しを
予めＨｓＢに格納しておき。

ＥＸＵは１通常は、このＨＥｔＢだゆをアクセスするこ
とにより情報処理の高速化がはかられている。

ＥＸＵによって実行きハているプログラムからみたとき
には、このバッファ・メモリ装置またはキャッシュはト
ランスペアレントなものであり、プログラムは、これを
直接的にはアクセスすることができないように７：、：
つているのが普通である。このようなキャッシュの一典
型として、ストア書イン方式のものが知られてＪ６す、
その構成例が第１図に示されている。

この第１図において、（／］はＥｘＵ、　（，２）＋’
ｉ　Ｔ（Ｂ　Ｂ、（３）はＭ　Ｍ　、　（ｐｌはアドレ
ス−アレイ（ＡＡ）であって、ＨＳ　Ｂ（ｕ）　Ｉｃ　
Ｍ　Ｍ　（、？）のデータの写しが格納されているか否
かについてのアドレス情報を保持するためのもの、　（
，３−１はＨ８Ｂパス線であって、ＥＢＢ（，２１をア
クセスするアドレス情報とＥｘＵ（１）からのストアデ
ータやＨＳ　Ｂ（Ｊ）からのフェッチデータを転送する
ためのもの、（６）はＨ３Ｐ（，２１とＭＭ（，７）と
の間で情報転送を行うためのＭＭバス線、そして、（り
）はＨＳ　Ｂ−）をアクセスするＨ８Ｂアドレス線であ
る。

このような装置においては１通常は、　ＭＭ（，７）Ｋ
記憶されている情報は適数個のブロックに分けられ。

各ブロックの写しをＨＳ　Ｂ（，２）に格納するように
されるものである。このような場合には、　ＭＭ（Ｊ）
内のなお、前記ブロックは数ワード軸数＋ワードの大き
さのものであり、また、前記ＡＡ（りのアドレス情報は
通常はエントリと呼ばれている。

次に、この第７図に示されている装置の動作につい℃説
明する。

Ｋ　Ｘ　Ｕ（１）からのアクセス要求（ストア又はフェ
ッチ）が発生すると、アクセスのためのアドレス、デー
タ情報がＥＸＵ（／ｌからＨＢＢパス線（５）経由−Ｃ
−ａｓｇａおよびＡＡ（４１１に転送される。Ａ　Ａ　
（ｌＩｌでは、アクセス　。

すべきデータがＨ３Ｐ（λ）に存在するかどうかが照会
される。そして、ＥＢＢ（λ）に必要なデータが存在し
ている場合は、Ｈ８Ｂアドレス線（り）を介してＥＢＢ
（コ）内の前記必要なデータがアクセス（ストア又はフ
ェッチ）される。

これに対して、必要なデータがＥＢＢ（Ｊ）に存在しな
い場合は、ＥＢＢ（コ）とＭＭ（ｊ）との間でＭＭパス
線（６）を介してブロックの交換が行われる。このとき
。

ＨＳ　Ｂ（，２）に空き領域が存在しない場合はＥＢＢ
（Ｊｌ内の最も使用されなかったブロックがＭＭ（，７
１へ追いだされ、目的とするブロックがＭＭ（Ｊ）から
ＨＳ　Ｂ（コ）へ６れる。このブロック入れ換えは、良
く知られているＬＲＵ方式により行われる。そして、Ｅ
ＢＢ−１に空き領域がある場合は、その空き領域に目的
とするブロックがＭ　Ｍ　（、？）からＨＳ　Ｂ（，２
１へ転送される。その後目的とするブロックのデータが
Ｈ８Ｂパス線（ｊ）　ヲ介してＥ　Ｘ　Ｕ（１）へ転送
される。

ところで１通常、プログラムが走行している状態では、
ＥＢＢ（コ）に空き領域が存在する確率は低いものであ
る。従って１通常の動作状態では、ＥＢＢ（ＪＪ内の最
も使用されなかったブロックがＭＭ（，７）へ追い出さ
れ、目的とするブロックがＭ　Ｍ　（ｊ）からＥＢＢ（
２）へ転送されるブロック交換動作が発生する。ｌブロ
ックは通常数ワード−数士ワードから構成されており、
また、ブロック交換作業は逐次処理で行われるため、相
当なオーバヘッドが生じ、更にはシステム性能が低下す
る要因となる。

従来のパンファ番メモリ装置は１以上のように構成され
、動作するものであるために、ＥＢＢに必要なデータが
存在しない場合には、ＥＢＢのブロックをまず追い出し
てＭＭから目的とするブロックを転送する逐次型ブロツ
ク交換のやり方がとられており、ＥＢＢのブロック追い
出しのためのオーバヘッドが生じ、システム性能が低下
するという欠点があった。

〔発明のｇ要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、プログラムの進行過程で不要とさ
れるＥＢＢのブロックを予測し、このブロックの追い出
し準備をしておくことにより。

ブロック交換の必要が生じた時の、古いＨＵＢブロック
追い出しのオーバヘッドを軽減することのできるように
されたバッファ・メモリ装置を提供することを目的とし
ている。

以下、この発明の笑細則を図について説明する。

第二図はＡＡ（＋１）のアドレス情報、すなわちエント
リの構成を表わすエントリ構成図であり、この中で、Ａ
Ｄは実アドレス１η報、ＰＩＤはプログラム識刷子、■
はそのエントリが有効かどうかを表わす有効性フラグ、
Ｓはそのエントリで指示される領域は、プログラムで使
用されておら−ｊ’、ＭＭ（ｊ）への追い出しがいつで
も可能な状態にあることを表わすスタンバイフラグであ
る。なお、ＰＩＤには例えばテーブルアドレス変換にお
ける５ＴＯ（セグメント　テーブルオリジン）が割当て
られるものである。

第３図は、この発明の実施例の要部を示すブロック図で
あって、第１図と同一符号は同−又は相当部分を示す。

この第３図において、（ｔａ）〜（ざｄ）はＡ　Ａ　（
りからのＡＡ出力信号線、（デ）は現在実行中のプログ
ラム識別子（ｃｐより）を保持するＣＰよりレジスタ、
（１０）は（”ＰＩＤレジスタ（９）から出力されるＣ
ＰＩＤ出力信号線、（ｌｌａ）〜（ｌｌｄ）はＡＡ出力
信号線（ｇａ）〜（ざｄ）上の信号とＣＰより出力信号
線（１０）上の信号とを比較する比較器。

（ｌ：ｌａ）〜（ｌコｄ）は比較器（ｌｌａ）〜（ｌｌ
ａ）から出る一致出力信号線、（１３ａ）　〜（１，？
ｄ）はＡＡ（りから読み出された情報をセットするため
のＡＡデータレジスタ、（ｚｐａ）　〜（ｌｐｄ）はＡ
Ａデー多レジスタ（１３ａ）〜（１３ｄ）からのＡＡデ
ータレジスタ出力信号線、（ｚ、ｔａ）械ｚｔａ）はＡ
Ａデータレジスタ（１３ａ）〜（ｌｌａ）内のＳフラグ
から出力される信号のためのＳフラグ信号線、（ＬＤは
Ｓフラグ信号線（ｌｌａ）〜（／よｄ）上の＠月を検知
するためのＳフラグ検知回路、（１７）はＳフラグ検知
回路（１６）からの８７ラク制御線、（ｉｇ）はＳフラ
グ制御ｌ（／り）によ１）ＡＡデータレジスタ出力信号
線（／１Ｉａ）〜（ｌｓｌｄ）上のいずれかの信号をセ
レクト（／ｆン するためのセレクタ、（ｚ９））ｔセレクビらのセレク
タ出力線、（２０）はセレクタ出力線（／９）上のデー
タを保持スるスタンバイレジスタ（ＳＢＦ）である。

なお、こへでは、説明の便宜上、ＡＡ（弘）はシ個の列
Ａ、Ｂ、Ｃ，Ｄから構成され〔いるとする。

次に、このような構成をもつこの発明の実施例について
、その動作を説明する。任意所望のプログラムが実行さ
れていくにつれて、ＡＡ（４１）がアクセスされ、その
各列（Ａ−Ｄ）の内容（エントリ）がＡＡ出力信号ＩＩ
ｉ！（ｔａ）〜（ｇｄ）に読み出されて。

当該エントリ中のＰＩＤとＣＰＩＤ出力信号線（／（７
）の現在実行中のプログラム識別子（ＣＰＩＤ）とが比
較器（／１５Ｌ）〜（ｌｌｄ）によって比較される。こ
の比較の結果として、一致出力信号線（ｌコミ）〜（／
ユｄ）上に一致信号が出力された場合、対応するＡＡレ
ジスタ（１３ａ）〜（／３ｄ）内のＳフラグをリセス）
　（Ｓ＝０　）する。これに対して、一致信号（ｌユａ
）〜（ｌコｄ）が出力されない場合は、対応するＡＡデ
ータレジスタ（／３ａ）〜（１３ｄ）内の８フラグをセ
ント（Ｓ＝／　）する。この場合、エントリのＶフラグ
がセットされていない（Ｖ＝Ｏ）ときには、Ｓフラグの
セント、リセット操作は行われない。

このようにしてＳフラグの所要のセット、リセット操作
が完了すると、この状態を表わす信号は８フラグ信号線
（ｌｌａ）〜（ｌｌａ）経由で８フラグ検知回路（１６
）に送られる。Ｓフラグ検知回路（ｔｂ）においては、
この受入れた信号に基づいて。

ＡＡデータレジスタ（１３ａ）〜（１３ｄ）の中で８フ
ラグがリセットされているものをセレクトする為の信号
を作成し、この信号はＳフラグ制−緑（／り）を介して
セレクタ（７ｇ）に送られる。そして、セレクタ（ｔｇ
）においては、ＡＡデータレジスタ出力信号線（ｚｐａ
）〜（１４１ｄ）の中の１本がセレクトされ、セレクト
された信号線上の信号はセレクタ出力線（ｌり）により
５ＢＲ（ｓｏ）に送られる。このとき、５ＢＲ（−〇）
が動作中でなければ、セレクタ出力Ｍ（／９）上のデー
タは５ＢＲ（２ｏ）にセットされる。これと同時に、セ
ットした５ＢＲ（２０）の内容と同じエントリ情報のＶ
ピントはリセットされ、ＡＡデータ出力線（ｌｐａ）　
〜（／９ｄ）経由でＡ　Ａ　（＋１に書戻される。これ
により５ＢＲ（２θ）にセットされたエントリは無効な
ものとなり１次にブロック交換の必要が生じた場合に利
用されることになる。

ソシテ、５ＢＲ（ユＯ）にセットされたデータに対応す
るデータがＨ８Ｂ（２）から読み出されて１ＭＭ（３）
に転送される。この場合、転送動作はＥ　Ｘ　Ｕ（１）
からＨＳ　Ｂ（，２）へのアクセス動作とは関係に並行
して実行される。また、５ＢＲ（Ｊθ）が動作中の場合
には。

ＡＡデ−ルジスタ出力線（／４ｔａ）〜（ｌｐａ　）　
Ａ１１ｌ！：由でそのままＡＡ（Ｆ）に書戻される。そ
のままＡＡ（＋１に書き戻されたエントリ情報は５ＢＲ
（コθ）の動作が完了し次の追い出し動作が可能になる
までＶ−／。

Ｓ＝／としてＡＡ（＋）に存在することになる。

そして、■−７．Ｓ＝／の状態にあるエントリは５ＢＲ
（コＯ）の動作が完了した時点で次に実行されることに
なる。

なお、５ＢＲ（，２０）の動作とＥ　Ｘ　Ｕｆ／）から
のアクセス動作とは独立して行わねる。また、上記実施
例ではＡＡの構成なり列のものとして説明さｔｌだが。

これに限られるものではない。

〔発明の効果〕

以上のように、この発明によれば八Ａのエントリにプロ
グラム識別子、Ｓフラグを設定し、キャッシュアクセス
の空き時間に不要となったブロックデータを主メモリ装
置側に追い出しておくように構成したので、ブロック交
換動作時のオーバヘッドが少なくなり従ってキャッシュ
またはバッファ・メモリ装置の使用効率が高まり、更に
は情報処理システム全体の効率が向上するという効果が
ある。

【図面の簡単な説明】

第１図は一般的なバッファ・メ舌す装置を示すブロック
図、第２図はこの発明の実施例において用イラれるアド
レス・アレイのエントリ構成を表ワスフ・オーマット図
、第３図はこの発明の実施例の要部構成を示すブロック
図である。 （１）・ｅＢＸＵ、（２）−・Ｈ３Ｐ、（３）・・ＭＭ
、（り）−・ＡＡ、（！ｒ）−−Ｈ８Ｂバス線、（ｘ）
ｚＭｕバスｇ、（７）−−Ｈ８Ｂアドレス線、（ｔｒａ
）　〜（ｚａ）−−ＡＡ出力信号線、（デ）・・ＣＰＩ
Ｄレジスタ、　（ｔＯ）＠・ＣＰＩＤ出力信号線　（／
／＆）〜（／／ｄ）・・比較器。 （１２ａ）〜（／、２ｄ）・・一致出力信号線、（／Ｊ
ａ）〜（／３ｄ）ｌＩＩＩＡＡデータレジスタ、（／４
’ａ）〜（／１Ｉｄ）−＠　ＡＡデータレジスタ出力信
号線、（１，ｒａ）〜（／’ｒｄ）−＊　ｓフラグ信号
ｉ、（／Ａ）−＠　Ｓフラグ検知回路、（／り）・・Ｓ
フラグ制御線、　　（７ｇ）・・セレクタ、（／？）・
・セレクタ出力線、（，２０）・　・　Ｓ　Ｅ　Ｐ、。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）主メモリ装置に記憶されている適数個のブロック
   に分けられたデータの所要部分の写しをブロック単位で
   格納し、演算処理装置によつてアクセスされるバッファ
   ・メモリ装置において、任意のブロック内のデータが上
   記バッファ・メモリ装置に格納されているか否かを指示
   するエントリ情報を保持するアドレスアレイが設けられ
   、上記エントリ情報には、少なくとも、上記バッファ・
   メモリ装置内の対応するブロックにおけるデータが属し
   ているプログラムを識別するための情報、および、当該
   データを含むブロックが追い出し可能であるか否かを指
   示するための情報が含まれていることを特徴とするバッ
   ファ・メモリ装置。
2. （２）上記エントリ情報には、上記バッファ・メモリ装
   置内の対応するブロックにおけるデータの有効性を指示
   するための情報が更に含まれていることを特徴とする特
   許請求の範囲第１項記載のバッファ・メモリ装置。